JP2010098737A - 多次元Ｖｏｌｔｅｒｒａ級数送信機の線形化 - Google Patents

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Abstract

【課題】増幅信号の線形化を改善するシステム及び方法を提供することを目的とする。
【解決手段】無線送信システムは、複数のVolterraエンジン（VE）リニアライザと、VEリニアライザに結合された電力増幅器（PA）と、VEリニアライザ及びPAに結合されたフィードバック回路と、フィードバック回路に結合された少なくとも１つの適応コントローラとを有し、各VEリニアライザは、直列、並列、又はこれらの双方で少なくとも他のVEリニアライザに結合され、前記PAからの出力信号の少なくとも１つの歪み側面を補うように構成される。
【選択図】図３

Description

本発明は、概して無線送信機での歪み補償に関し、特に増幅信号の線形化を改善するシステム及び方法に関する。
無線通信では、信号は、送信及び受信システム（無線型送信機及び受信機等）を使用して送信される。信号送信システムは、電力増幅器（PA：Power Amplifier）と、送信システムでの信号歪みを補うリニアライザと、アンテナと、他の信号処理構成要素とを含み得る。現在の無線通信標準（+4Gセルラ標準等）は、特別な信号フォーマット又は変調を必要とし、これは、OFDM（Orthogonal frequency-division multiplexing）型信号フォーマットのように、高く急速に変化するピーク対平均比（PAR：peak-to-average ratio）を示す。このような信号フォーマットをサポートするために、PAは、高コストのピーク電力低減（PPR：peak power reduction）技術と結合され得る。ピーク電力低減（PPR）技術はまた、いくつかの欠点又は非効率性を生じる。例えば、このような信号フォーマットのサポートは、電力バックオフの増加、強力なPPR技術の適用又はこれらの双方を必要とし、リンク容量及び／又はセル受信範囲の低下を生じる。
他方、高度なPA（Doherty又はAsymmetrical Doherty増幅器等）は、このような非効率性なしに、このような信号フォーマットをサポートすることができる。しかし、高度なPAは、強く不要なメモリ効果及び過渡現象での非線形応答（時間変化する動作等）を含み、かなりの歪みを取り込み得る。このような効果を補うために、高度なPAでデジタル・プレディストーション・リニアライザ（digital pre-distortion linearizer）が使用され得る。しかし、デジタル・プレディストーション・リニアライザは、複雑なモデル化及び多くのリソースを必要とし、実装することが困難になり得る。例えば、実装の複雑性に関連する不要な数値効果は、適応的又は柔軟的なモデルの使用を低下又は制限させ、次に、送信システムの全体性能を制限する。
増幅信号の線形化を改善するシステム及び方法を提供することを目的とする。
一実施例では、この開示は、無線送信システムを含む。無線送信システムは、直列構成、並列構成又はこれらの双方で結合された複数のVolterraエンジン（VE：Volterra Engine）リニアライザと、VEリニアライザに結合された電力増幅器（PA：power amplifier）と、VEリニアライザ及びPAに結合されたフィードバック回路と、フィードバック回路に結合された少なくとも１つの適応コントローラとを有し、直列構成、並列構成又はこれらの双方は、無線送信システムでの線形化効率及び歪み補償を改善する。
他の実施例では、この開示は、信号歪み補償システムを含む。信号歪み補償システムは、第１のVolterraエンジン（VE）リニアライザと、第１のVEリニアライザに結合された電力増幅器（PA）と、第１のVEリニアライザに結合された少なくとも１つの第２のVEリニアライザと、PA及び第２のVEリニアライザに結合されたフィードバック回路とを有し、第１のVEリニアライザは、PAにより増幅された出力信号の歪みを線形化及び低減するように構成され、第２のVEリニアライザは、フィードバック信号のフィードバック歪みを抽出する（de-embed）又は少なくとも１つのシステム応答をモデル化するように構成される。
更に他の実施例では、この開示は、信号歪み補償方法を含む。信号歪み補償方法は、デジタル入力信号をアナログ出力信号に変換し、アナログ出力信号を増幅し、増幅されたアナログ出力信号からデジタルフィードバック信号を受信し、複数の対応するデジタル参照信号を使用した複数の畳み込みVolterra級数（convolved Volterra-series）型モデル、単一の共有されたデジタル参照信号を使用した複数の選択的Volterra級数（alternative Volterra-series）型モデル又はこれらの双方に基づいて、デジタルフィードバック信号を使用して増幅されたアナログ出力信号の歪みを低減することを有する。
本発明の他の態様及び特徴は、添付図面と共に本発明の特定の実施例の以下の説明を読むことで、無線通信技術の当業者に明らかになる。
本発明の実施例によれば、増幅信号の線形化を改善するシステム及び方法を提供することが可能になる。
無線通信システムの実施例の図 Volterraエンジン（VE）型システムの実施例のブロック図 Volterraエンジン（VE）直列構成型システムの実施例のブロック図 VE直列構成型システムの他の実施例のブロック図 VE並列構成型システムの実施例のブロック図 VE結合構成型システムの実施例のブロック図 VE抽出型システムの実施例のブロック図 VE抽出型システムの他の実施例のブロック図 VEモデル化型システムの実施例のブロック図 VE抽出及びモデル化型システムの実施例のブロック図 汎用コンピュータシステムの実施例の図
まず、この開示の一実施例の例示的な実施例が以下に示されるが、このシステムは、現在で既知又は既存のものであってもなくても、如何なる数の技術を使用して実装されてもよいことがわかる。この開示は、ここに説明及び記載する例示的な設計及び実装を含み、以下に示す例示的な実装、図面及び技術に決して限定されず、完全な均等の範囲と共に特許請求の範囲内で変更されてもよい。
ここに開示されるものは、送信システムでPAに結合された複数のVolterraエンジン（VE：Volterra Engine）リニアライザを使用した信号送信システム及び方法であり、これは、改善した線形化効率及び歪み補償を提供し得る。具体的には、VEリニアライザは、最適化された直列構成、並列構成又は結合構成で結合されてもよく、各VEリニアライザは、逆モデル化を介して、出力信号の少なくとも１つの歪みの側面を補うために使用されてもよい。従って、結合されたVEリニアライザは、PAにより取り込まれ得るシステム応答の歪み（増幅歪み等）をより良く考慮する複雑なモデルを実装してもよい。更に、VEリニアライザは、フィードバック歪みの抽出（de-embedding）、複数のシステム応答のモデル化又はこれらの双方をサポートするために複数の構成で結合されてもよい。これは全体システム性能を更に改善し得る。
図１は、この開示による無線通信システム100の一実施例を示している。無線通信システム100は、セルラ通信ネットワークでもよく、所定のサービスエリアに無線通信を提供する複数の基地局（BTS：base transceiver station）102a、102b、102c及び102dを有してもよい。図面には４つのBTSが示されているが、無線通信システム100は、如何なる数のBTSを有してもよい。BTSは同様に構成されてもよく、異なって構成されてもよい。更に、無線通信システム100は、無線ネットワークコントローラ（RNC：Radio Network Controller）104を有してもよい。無線ネットワークコントローラ（RNC）104は、物理又は無線接続を用いて、BTS102a、102b、102c及び102dに結合されてもよい。例えば、BTS102a、102b及び102cは、それぞれ物理接続105によりRNC104に結合されてもよく、BTS102dは、無線接続106によりRNC104に結合されてもよい。無線通信システム100はまた、無線通信装置130を有してもよい。無線通信装置130は、無線通信システム100の所定のサービスエリア内に存在又は位置してもよい。１つのみの無線通信装置130が図面に示されているが、無線通信システム100はまた、如何なる数の無線通信装置130を有してもよい。無線通信装置130は同様に構成されてもよく、異なって構成されてもよい。従って、RNC104は、無線通信装置130と、BTS102a、102b、102c、102dとの間で無線通信を維持又は制御するように構成されてもよい。更に、RNC104は、コアネットワーク107に結合されてもよい。コアネットワーク107は、移動スイッチギア（mobile switchgear）、ユーザ確認、ゲートウェイ、又はこれらの組み合わせを含んでもよい。次に、コアネットワーク107は、他のネットワーク（公衆電話交換網（PSTN：public switched telephone network）108、インターネット109、少なくとも１つの他の無線ネットワーク（図示せず）、又はこれらの組み合わせ等）に結合されてもよい。
無線通信装置130は、所定のサービスエリア内でのその位置又は場所に応じて、BTS102a、102b、102c及び102dのいずれかと無線で通信してもよい。例えば、移動端末130がBTS102a、102b、102c又は102dの近くから他のBTS102a、102b、102c又は102dに移動又は再配置したときに、無線通信装置130とBTS102a、102b、102c又は102dとの間で確立された無線リンクは、他のBTS102a、102b、102c又は102dにシフト又は“ハンドオフ”されてもよい。更に、無線リンクは、複数の通信標準又はイニシアチブ（GSM（Global System for Mobile communications）、GPRS（General Packet Radio Service）/EDGE（Enhanced Data rates for Global Evolution）、HSPA（High Speed Packet Access）、UMTS（Universal Mobile Telecommunications System）及びLTE（Long Term Evolution）を含み、3GPP（3rd Generation Partnership Project）に記載のもの等）のいずれかに準拠してもよい。更に又は代替として、無線リンクは、IS-95（Interim Standard 95）、CDMA（Code Division Multiple Access）2000標準1xRTT又は1xEV-DOを含み、3GPP2（3rd Generation Partnership Project 2）に記載の複数の標準のいずれかに準拠してもよい。無線リンクはまた、他の標準（IEEE（Institute of Electrical and Electronics Engineers）に記載のもの等）又は他の業界フォーラム（WiMAX（Worldwide Interoperability for Microwave Access）フォーラム等）と互換性を有してもよい。
BTS102a、並びにBTS102b、102c及び102dのいずれかも同様に、DCR110と、モデム120と、通信タワー140とを有してもよい。DCR110及びモデム120は、それぞれ通信タワー140に結合されてもよく、相互に通信してもよい。DCR110はまた、BTS102aに対応する信号範囲150により実質的にカバーされたエリアで、無線通信装置130と通信してもよい。DCR110及び無線通信装置130は、セルラ技術標準（TDMA（Time Division Multiple Access）、CDMA、UMTS又はGSM等）を使用して通信してもよい。DCR110及び無線通信装置130は、他のセルラ標準（WiMAX、LTE又はUMB（Ultra Mobile Broadband）等）を使用して通信してもよい。
DCR110は、アジャイル無線ヘッドでもよく、信号範囲150を拡張若しくは低減するため、又は無線通信システムの能力を増加させるために、ソフトウェア又はファームウェアを使用して再構成されてもよい。例えば、DCR110は、更なる数の無線通信装置130と通信するために、ソフトウェアアプリケーションを使用して再構成されてもよい。DCR110は、少なくとも１つのスマートアンテナ動作モード（MIMO（Multiple-Input and Multiple-Output）又はSISO（Single-Input and Single-Output）等）をサポートするために、複数の送信機、複数の受信機又はこれらの双方を有してもよい。例えば、DCR110は、電力合成、ビームフォーミング、セクタ電力プール又はこれらの組み合わせを有する信号機能をサポートするために、ハードウェアの変更又はアップグレードなしに再構成されてもよい。ハードウェアの変更なしにDCR110を再構成することは、再構成又はアップグレードの要件又はコスト（通信タワー140に上る必要性の除去若しくは低減、インフラストラクチャ輸送若しくは移転装置の借り入れ若しくは配置、又は更なるハードウェアの使用等）を低減し得る。
無線通信装置130は、無線技術を使用して、無線機（DCR110等）に及び無線機から信号（アナログ又はデジタル信号等）を送信又は受信することができる如何なる装置でもよい。無線通信装置130は、信号を生成、送信又は受信するように構成された移動装置（ハンドセット、PDA（personal digital assistant）、携帯電話（“移動端末”とも呼ばれる）、又はラップトップコンピュータのような無線可能ノマディック若しくはローミング装置等）でもよい。更に、無線通信装置130は、任意選択で少なくとも１つのデータサービス（電子メールサービス等）を提供するように構成されてもよい。代替として、無線通信装置130は、DCR110にデータを送信又は受信し得る固定装置（基地局若しくはフェムトセル（Femtocell）、デスクトップコンピュータ又はセットトップボックス等）でもよい。
通信タワー140は、DCR110が搭載され得る如何なる構造でもよい。無線通信システム100の他の実施例では、通信タワー140は、ビル、他の形式のタワー（例えば、給水塔）、又はDCR110を搭載するのに適した他の構造により置換されてもよい。更に、通信タワー140は、DCR110をモデム120に接続してもよく、従って、これらの２つの間の通信を提供してもよい。
DCR110は、少なくとも１つのセルラ通信標準（CDMA、GSM、UMTS又はWiMAX等）を実装するように構成された送信機（ベースバンド送信機等）を有してもよい。送信機は、変調システム、周波数変換サブシステム又はこれらの組み合わせに加えて、送信前に信号を増幅するPAを有してもよい。PAは、信号に取り込まれた歪み（例えば、PAでの非線形性）のうち少なくともいくつかを補うように構成された少なくとも１つのリニアライザに結合されてもよい。リニアライザは、VEリニアライザ（Peter Z. Rashev他により2006年4月4日に出願された“Adaptive Look-Up Based Volterra-series Linearization of Signal Transmitters”という題の米国仮特許出願第60/788,970号に開示されたVEリニアライザ等）でもよい。この米国仮特許出願第60/788,970号の全内容を援用する。VEリニアライザは、複数のVolterra級数のオーダ又は項を使用して、少なくとも１つの逆信号モデルを近似又は実装し、これにより、信号歪みを補うように構成されてもよい。逆信号モデルは、ソフトウェア又はファームウェアを使用して実装されてもよい。例えば、逆信号モデルは、FPGA（field-programmable gate array）、ASIC（application specific integrated circuit）、デジタルシグナルプロセッサ、マイクロプロセッサ又は他の形式のプロセッサで実行されてもよい。逆信号モデルは、コンピュータシステム（パーソナルコンピュータ、サーバ又は他のコンピュータシステム）で実行されてもよい。
図２は、VE型リニアライザシステム200の実施例を示しており、送信機で使用されてもよい。VE型リニアライザシステム200は、増幅器250に結合されたVEリニアライザ205を有してもよい。VEリニアライザ205は、複数の乗算器210を有してもよく、複数の乗算器210は、“デュアルポートLUT及び乗算器”機能ブロックにカプセル化された複数の実数及び虚数デュアルポート参照テーブル（LUT：look-up table）の対220に結合されてもよい。従って、各乗算器は、単一の“デュアルポートLUT及び乗算器”機能ブロックに結合されてもよい。更に、各乗算器210は、タップ遅延線230に結合されてもよい。タップ遅延線230は、複数の遅延素子を有してもよく、複数の遅延素子は、Nサンプルの間隔が空けられてもよい。具体的には、各遅延素子（Z-n）は、nの別々のサンプルの伝搬遅延を指定してもよい。nは、離散時間インデックスである。各“デュアルポートLUT及び乗算器”機能ブロック220は、機能マッピングfi（i=1,2,3,...）（入力信号又はサンプル遅延の近似又は計算等）を実装する乗算器を介して、タップ遅延線230の１つに結合されてもよい。タップ遅延線230は、将来のサンプルに基づいて現在の入力サンプルの関数を変更してもよい。従って、タップ遅延素子は、Volterra級数の時間軸を構成してもよく、波形の進化の履歴（時間に沿った複数の多項式関数等）を有してもよい。乗算器220及び“デュアルポートLUT及び乗算器”機能ブロック220の出力は、加算ブロック240を使用して一緒に加算され、デジタル入力サンプル（xn）の前歪みバージョン（pre-distorted version）を提供してもよい。プレディストーション（pre-distortion）デジタル入力サンプルは、デジタル−アナログ変換器（DAC：digital-to analog converter）（図示せず）を使用して、プレディストーション入力信号に等価なアナログ信号に変換されてもよい。アナログ信号は、増幅器250に送信されてもよい。増幅器250は、非線形（NL：nonlinear）電力増幅器（PA）でもよい。アナログ信号は、増幅器250への入力の前に、無線周波数にアップコンバートされてもよい。増幅器250はアナログ信号を増幅し、例えばアンテナを使用して、増幅されたアナログ信号（yn）を送信してもよい。DACは、VEリニアライザ205又は増幅器250に結合されてもよい。
更に、アナログ出力又は送信信号のデジタルコピーでもよいデジタルフィードバック信号は、アナログ−デジタル変換器（ADC：analog-to-digital converter）を使用して、VEリニアライザ205に提供されてもよい。具体的には、増幅器250は、デジタルフィードバック信号を適応コントローラ270に転送するように構成された、フィードバック受信機及び何らかの更なる構成要素（ADC等）を有するフィードバック回路260に結合されてもよい。適応コントローラ270は、VEリニアライザ205及びフィードバック回路260に結合されてもよい。増幅器250のアナログ出力は、ADC及び／又はフィードバック回路260による処理の前に、無線周波数から中間周波数又はベースバンド周波数にダウンコンバートされてもよい。適応コントローラ270は、誤りブロック275に結合されてもよく、誤りブロック275を有してもよい。誤りブロック275は、参照信号又はVEリニアライザ205のデジタル入力信号のコピーに加えて、フィードバック回路260からフィードバック信号を受信してもよい。或る実施例では、誤りブロック275は、伝搬遅延補償ブロック（図面に図示せず）に結合されてもよい。伝搬遅延補償ブロックは、参照信号を適応コントローラ270の誤りブロック275に転送する前に、フィードバック信号の何らかの遅延を補う。従って、誤りブロック275は、誤り関数を取得又は計算するために、デジタルフィードバック信号及び参照信号を使用してもよい。誤り関数は、VEリニアライザ205に転送され、プレディストーション補償の逆信号処理モデルを取得するために使用されてもよい。更に又は代替として、適応コントローラ270は、少なくとも１つの信号処理回路を有してもよい。少なくとも１つの信号処理回路は、訂正関数を取得するためにフィードバック及び参照信号を使用する。訂正関数は、VEリニアライザ205に転送され、逆モデルを取得するために使用されてもよい。
図３は、複数のVEリニアライザ310（VE1、VE2、VE3、...、VEN）を有するVE直列構成型システム300の実施例を示している。VE直列構成型システム300は、無線型送信機に使用されてもよく、VEリニアライザ310は、図２を参照して前述したVE型リニアライザ205と実質的に同様のものである。VEリニアライザ310は、直列に結合され、送信機での改善した歪み補償及び線形化効率を提供してもよい。VE直列構成型システム300はまた、VEリニアライザ310及びアンテナ又は無線送信機に結合されたNL PA320（Doherty又はAsymmetrical Doherty増幅器等）と、NL PA320及び複数の適応コントローラ340に結合されたフィードバック回路330とを有してもよい。適応コントローラ340は、それぞれVEリニアライザ310の１つに結合されてもよい。VEリニアライザ310の出力は、NL PA320により増幅される前に無線周波数にアップコンバートされてもよく、NL PA320の出力は、フィードバック回路330により処理される前に中間周波数及びベースバンド周波数の１つにダウンコンバートされてもよいことがわかる。
VE直列構成型システム300は、モデム（モデム120等）から、デジタルでもよい入力信号xinを受信してもよい。入力信号は、VEリニアライザ310に送信され、順次に直列のVEリニアライザの間に転送されてもよい。従って、各VEリニアライザは、受信入力信号を処理し、処理された信号を次のVEリニアライザ310に転送してもよい。VEリニアライザ310は前述のように構成されてもよく、各VEリニアライザ310は、逆信号モデルを実装してもよい。逆信号モデルは、残りのVEリニアライザ310の少なくともいくつかと同様のものでもよく、異なってもよい。
フィードバック回路330は、フィードバック信号を適応コントローラ340に転送するように前述のように構成されてもよい。フィードバック信号は、デジタルでもよく、NL PA320のアナログ出力信号xoutのデジタル化コピーを提供してもよい。VE直列構成型システム300は、複数の更なるADC及びDAC回路（図面に図示せず）を有してもよい。例えば、DAC回路は、VEリニアライザ310及びNL AP320に結合され、VEリニアライザ310からのデジタル信号をアナログ信号に変換してもよい。アナログ信号は、NL AP320により受信されてもよい。更に、ADC回路は、NL PA320及びフィードバック回路330に結合され、アナログ出力信号をデジタル波形に変換してもよい。デジタル波形は、フィードバック回路330により処理されてもよい。他の実施例では、フィードバック回路330は、アナログ出力信号を処理し、アナログフィードバック信号を適応コントローラ340に転送してもよい。従って、少なくとも１つのADC回路は、フィードバック回路330及び適応コントローラ340に結合され、アナログフィードバック信号をデジタルフィードバック信号に変換してもよい。デジタルフィードバック信号は、適応コントローラ340により処理されてもよい。
適応コントローラ340は、フィードバック回路からのフィードバック信号と、複数の参照信号（ref1、ref2、ref3、...、refN）とを受信するように前述のように構成されてもよい。参照信号は異なってもよい。具体的には、各適応コントローラ340は、適応コントローラに結合された対応するVEリニアライザ310の入力信号に関連する参照信号を受信してもよい。従って、各適応コントローラ340は、誤り又は訂正関数を取得するために、VEリニアライザ310に関連する別々の参照信号と同じフィードバック信号とを使用してもよい。誤り又は訂正関数は、適応コントローラ340毎に変化してもよい。適応コントローラ340は、誤り又は訂正関数をVEリニアライザ310に転送してもよい。VEリニアライザ310は、処理された信号を直列の次のVEリニアライザ310に転送する前に、受信した入力を処理するために誤り又は訂正関数を使用してもよい。
VEリニアライザ310を直列に結合することは、段階的な訂正を提供することにより、線形化効率及び歪み補償を改善し得る。段階的な訂正では、直列の少なくとも１つの前のVEリニアライザ310が信号の歪み又は非線形性の少なくとも１つの側面を考慮又は補償し、少なくとも１つの次のVEリニアライザ310が少なくとも他の側面を考慮してもよい。例えば、１つのVEリニアライザ310は、信号線形化に使用されてもよく、次のVEリニアライザ310は、信号の線形等価に使用されてもよい。更に、１つのVEリニアライザ310は、メモリ非線形訂正に使用されてもよく、次のVEリニアライザ310は、メモリのない非線形訂正に使用されてもよい。
一連のVEリニアライザ310は、相当する数のVE構成要素又はブロック（VEリニアライザ205等）又は相当するコストを備えた単一の統合構成又はランダムな構成に比較して、複雑な逆モデルを実装するために使用されてもよい。このようなVE直列構成は、G4+セルラ標準又は他の無線通信標準の信号フォーマットをサポートし、全体システム性能及びロバスト性を改善するために、高度なPA（Doherty又はAsymmetrical Doherty増幅器等）で使用されてもよい。
具体的には、VEリニアライザ310を直列に結合することは、信号処理に畳み込み効果を提供してもよく、従って、改善した複雑なモデル化を提供してもよい。モデルの複雑性の増加を達成することに加えて、直列のVEリニアライザ310は、効率的な畳み込みVolterra級数（convolved Volterra-series）モデルを提供する。これは、同様のモデル化能力の非畳み込みモデルに比べて少ない適応構成要素を必要としてもよい。従って、少ない適応構成要素で、送信システムの数値誤り及び不安定性が低減されてもよい。例えば、複雑な歪み動作は、一連の次の複雑でない歪みモデルとしてモデル化されてもよく、これは、直列の専用VEリニアライザによりそれぞれ効率的に考慮されてもよい。
更に、複雑なモデル化の改善はまた、例えば複雑なVEリニアライザを複数の簡単なVEリニアライザに置換することにより、設計上の簡略化を改善してもよく、従って、コストを低減してもよい。更に、入力信号が、例えばタイミング又はフィルタリングブロックを使用した更なる信号処理を必要とせずに、直列にVEリニアライザの間で伝達又は転送され得るため、このような構成は、最小の同期化又は制御を必要とする、或いは全く同期化又は制御を必要としない。
図４は、直列の複数のVEリニアライザ410と、NL PA420と、フィードバック回路430とを有するVE直列構成型システム400の他の実施例を示しており、VEリニアライザ410は、図２を参照して前述したVE型リニアライザ205と実質的に同様のものである。VEリニアライザ410の出力は、NL PA420により増幅される前に無線周波数にアップコンバートされてもよく、NL PA420の出力は、フィードバック回路430により処理される前に中間周波数及びベースバンド周波数の１つにダウンコンバートされてもよいことがわかる。
しかし、VE直列構成型システム400は、単一の共有適応コントローラ440を有してもよく、共有適応コントローラ440は、対応する誤り又は訂正関数を各VEリニアライザ410に転送するために使用されてもよい。具体的には、共有適応コントローラ440は、フィードバック回路430に結合されてもよく、フィードバック回路430は、フィードバック信号を共有適応コントローラ440に送信してもよい。更に、共有適応コントローラ440は、第１のスイッチ450に結合されてもよく、第１のスイッチ450は、VEリニアライザ410の入力信号を接続又はタップし、入力信号に関連する参照信号を共有適応コントローラ440に転送してもよい。共有適応コントローラ440は、モデルパラメータモジュール460及び第２のスイッチ470を介してVEリニアライザ410に結合されてもよい。第２のスイッチ470はVEリニアライザに接続してもよい。
第１のスイッチ450及び第２のスイッチ470は、同期して入力信号及びVEリニアライザ410にそれぞれ接続してもよい。従って、第１のスイッチ450及び第２のスイッチ470は、入力信号及び対応するVEリニアライザの対を、１つの対ずつ順次に接続してもよい。例えば、第１のスイッチ450が第１のVEリニアライザ410（VE1）の参照信号（ref1）を共有適応コントローラ440に結合したときに、第２のスイッチ470は、モデルパラメータモジュール460を第１のVEリニアライザ（VE1）に結合する。第１のスイッチ450が第２のVEリニアライザ410（VE2）の参照信号（ref2）を共有適応コントローラ440に結合したときに、第２のスイッチ470は、モデルパラメータモジュール460を第２のVEリニアライザ（VE2）に結合する。以下同様である。第１のスイッチ450及び第２のスイッチ470は、入力信号のタップと対応するVEリニアライザ410への接続との間の適切な遅延で又はほぼ同時に、入力信号及びVEリニアライザ410のそれぞれの対に接続してもよい。従って、所定の時間又は期間に、共有適応コントローラ440は、単一の参照信号を受信し、誤り又は訂正関数を取得するために参照信号及びフィードバック信号を使用し、誤り又は訂正関数を適切なVEリニアライザ410に転送してもよい。更に、VEリニアライザ410に対応する適切な誤り又は訂正関数を取得するために必要になり得る適切なモデルパラメータを適用するために、モデルパラメータモジュール460が使用されてもよい。モデルパラメータモジュール460は、例えば第１のスイッチ450又は第２のスイッチ470の位置に応じて、同様のモデルパラメータ又は異なるモデルパラメータをVEリニアライザ410の少なくともいくつかに適用してもよい。
第１のスイッチ450及び第２のスイッチ470は、例えばVEリニアライザ410及び対応する参照信号を、直列の一連のVEリニアライザに一致するように１つずつ時系列的に切り替える又は選択するようにプログラムされたソフトウェアにより、自動的に制御されてもよい。第１のスイッチ450及び第２のスイッチ470のタイミングは、更なるタイミング回路（図面に図示せず）を使用して制御又は同期化されてもよい。更なるタイミング回路は、実質的に遅延又は待ち時間なしに、直列の１つのVEリニアライザ410から次のVEリニアライザ410へのスムーズな遷移を提供してもよい。例えば、タイミング回路は、第１のスイッチ、第２のスイッチ470又はこれらの双方の切り替えレートを制御するために使用されてもよい。更に、切り替え動作のタイミングは、より大きいシステム及び／又は信号と非同期でもよい。
図５は、並列に結合された複数のVEリニアライザ510と、第１のスイッチ515と、NL PA520と、フィードバック回路530と、共有適応コントローラ540と、第２のスイッチ550とを有するVE並列構成型システム500の実施例を示しており、VEリニアライザ510は、図２を参照して前述したVE型リニアライザ205と実質的に同様のものである。VEリニアライザ510の出力は、NL PA520により増幅される前に無線周波数にアップコンバートされてもよく、NL PA520の出力は、フィードバック回路530により処理される前に中間周波数及びベースバンド周波数の１つにダウンコンバートされてもよいことがわかる。
しかし、共有適応コントローラ540は、直列構成の場合の複数の入力信号ではなく、単一の共有された入力信号に接続されてもよい。更に、共有適応コントローラ540は、誤り又は訂正関数を１つの選択又は指定されたVEリニアライザ510に転送するために、共有された入力信号に関連する同じ参照信号と、フィードバック信号とを使用してもよい。
誤り又は訂正関数は、全てのVEリニアライザ510で共有されてもよい。VEリニアライザ510は、第２のスイッチ550を使用して選択されてもよい。第２のスイッチ550は、共有適応コントローラ540に結合されてもよく、如何なる時点にも別々にVEリニアライザ510の１つに接続してもよい。従って、選択されたVEリニアライザ510はまた、第１のスイッチ515を使用してNL PA520に結合されてもよい。他の実施例では、誤り又は訂正関数は、同じ参照及びフィードバック信号を使用するが、異なるVEリニアライザに対応する異なるモデルパラメータを使用して取得されてもよい。例えば、モデルパラメータモジュール（モデルパラメータモジュール360等）は、共有適応コントローラ540及び第２のスイッチ550に結合されてもよく、選択されたVEリニアライザ510に対応するモデルパラメータを取得するために使用されてもよい。
各VEリニアライザ510は、指定された信号側面又は特性（周波数範囲、信号レベル、帯域範囲、利得又は増幅等）について改善した線形化効率のために構成又は最適化されてもよい。VEリニアライザ510はまた、時間と共に適用され得る異なる信号形式、フォーマット又は変調について構成又は最適化されてもよい。従って、第２のスイッチ550は、複数の異なる信号フォーマットが適用される時間と共に、又は複数の動的範囲区間（例えば、変化する周波数又は利得区間）で、VEリニアライザ510を切り替えるようにプログラムされてもよい。例えば、VEリニアライザ510は、非静的なPA又は中期の熱過渡の効率的な補償を確保するために、周波数、電力、時間又はこれらの組み合わせの所定の関数に基づいて切り替えられてもよい。最適化されたVEリニアライザの間での動的な切り替えから利益を受け得る用途の例は、TDD（Time-Division Duplex）のPA線形化と、TDD及びFDD（Frequency Division Duplex）の時間変化するフレーム化とを含んでもよい。
第２のスイッチ550は、更なるタイミング回路（図面に図示せず）を使用して制御されてもよい。更なるタイミング回路は、入力のフローとフィードバックと参照信号との間の同期化を提供してもよく、信号遅延又は誤りを回避するための動的切り替え時間を提供してもよい。例えば、第２のスイッチ550は、対応する入力信号のVEリニアライザ510への到達前の予め短い時間に又はほぼ同時に、VEリニアライザ510を切り替える又は選択するように制御されてもよい。他の実施例では、VEリニアライザ510は、入力信号周波数範囲、電力若しくはレベル範囲に基づいて、又はタイミング系列若しくは時間スケジュールに基づいて、オペレータにより切り替えられてもよい。
更に、VEリニアライザ510は、切り替えられたVEリニアライザ510毎に実質的に同期せずに、ほぼ等しい遅延時間で、第２のスイッチ550を使用して切り替え又は選択されてもよい。例えば、各VEリニアライザ510は、残りのVEリニアライザ510とほぼ等しい切り替え遅延時間で信号の同様のデータストリームを受信するように切り替えられてもよい。従って、VEリニアライザ510の間の動的な切り替えは、過渡性がなくてもよい。すなわち、過渡的な影響がなくてもよい。
図６は、VE結合構成型システム600の実施例を示しており、VE結合構成型システム600は、VE直列構成（システム300又は400等）とVE並列構成（システム500等）との結合した利点又は特徴を有してもよい。VE結合構成型システム600は、直列、並列又はこれらの組み合わせで結合された複数のVEリニアライザ610を有してもよい。更に、VE結合構成型システムは、第１のスイッチ615と、NL PA620と、フィードバック回路630と、共有適応コントローラ640と、第２のスイッチ650とを有してもよい。これらは、前述の対応する構成要素と同様に構成されてもよい。VEリニアライザ610は、図２を参照して前述したVE型リニアライザ205と実質的に同様のものである。VEリニアライザ610の出力は、NL PA620により増幅される前に無線周波数にアップコンバートされてもよく、NL PA620の出力は、フィードバック回路630により処理される前に中間周波数及びベースバンド周波数の１つにダウンコンバートされてもよいことがわかる。
共有適応コントローラ640は、誤り又は訂正関数を取得するために、同じ参照及びフィードバック信号を受信及び使用してもよい。共有適応コントローラ640は、誤り又は訂正関数を複数の一連のVEリニアライザ610の１つに送信してもよい。更に、VE結合構成型システム600は、複数のスイッチとタイミング回路（図面に図示せず）とを有してもよく、タイミング回路は、VEリニアライザ610の構成又は配置に基づいて信号のフローを同期させるために必要になってもよい。
一連のVEリニアライザ610は、並列に構成されてもよく、それぞれの一連のVEリニアライザ610は、システム500と同様に、指定の周波数範囲、帯域範囲、時間又は他の信号特性で、改善した線形化効率のために構成又は最適化されてもよい。更に、それぞれの一連のVEリニアライザ610は、システム300又は400と同様に線形化効率及び複雑なモデル化を改善するために順次に配置又は展開されてもよい複数のVEリニアライザを有してもよい。VEリニアライザ610は、別々の構成要素でもよく、改善した歪み補償及び設計上の簡略化を備えた結合されたVEリニアライザを取得するように統合されてもよい。或る実施例では、各VEリニアライザ610は、直列、並列又はこれらの双方で結合されてもよい複数の統合されたVEリニアライザを更に有してもよい。
図７は、VE抽出型システム（VE de-embedding based system）700の一実施例を示しており、VE抽出型システム700は、歪み補償及び線形化効率を更に改善するために複数の統合又は結合されたVEリニアライザを使用してもよい。VE抽出型システム700は、第１のリニアライザ710と、DAC及びADC回路ブロック715と、NL PA720と、NLバイパス回路725と、スイッチ728と、フィードバック回路730と、第２のVEリニアライザ740と、“フィードバック逆応答隔離及び抽出”ブロック750とを有してもよい。VEリニアライザ710、740は、図２を参照して前述したVE型リニアライザ205と実質的に同様のものである。DAC及びADC回路ブロック715の出力は、NL PA720により増幅される前に無線周波数にアップコンバートされてもよく、NL PA720の出力は、フィードバック回路730により処理される前に中間周波数及びベースバンド周波数の１つにダウンコンバートされてもよいことがわかる。
VE抽出型システム700はまた、複数の適応コントローラ（図面に図示せず）を有してもよい。複数の適応コントローラは、第１のVEリニアライザ710、第２のVEリニアライザ750に関連してもよく、第１のVEリニアライザ710と第２のVEリニアライザ750との間で共有されてもよい。DAC及びADC回路ブロック715は、デジタル信号を処理してもよい第１のVEリニアライザ710及び第２のVEリニアライザ740に結合されてもよく、アナログ信号を処理してもよいNL PA720及びフィードバック回路730に結合されてもよい。従って、DAC及びADC回路715は、システム出力及びフィードバック信号のために（デジタル波形とアナログ波形との間の）必要な信号変換を実施してもよい。
第１のVEリニアライザ710及び第２のVEリニアライザ740は、直列、並列又はこれらの双方で結合されてもよいそれぞれ複数の統合されたVEリニアライザを有する結合されたVEリニアライザでもよい。しかし、第１のVEリニアライザ710は、出力信号を線形化する（例えば増幅歪みを補う）ように最適化されてもよく、第２のVEリニアライザ740は、フィードバック回路730により取り込まれた信号歪みを抽出（de-embed）するように最適化されてもよい。合計の信号応答から信号特性応答を抽出すること（残りの信号歪みからのフィードバック歪み等）は、例えば残りの信号応答から信号特性応答を隔離して逆モデル化を使用することにより、その信号特性に関連する特定のモデルパラメータを取得することを有してもよい。信号特性に特有のモデルパラメータは、誤り関数を取得するために処理されてもよく、誤り関数は、合計の信号応答から除去されてもよい。
フィードバック信号歪みを抽出することは、例えば歪みのあるフィードバック信号に基づいて誤り又は訂正関数を取得するときに、線形化モデルに更なる誤りを取り込むことを回避するために使用されてもよい。従って、フィードバック信号歪みを抽出することは、線形化効率と全体システム性能とを更に改善し得る。
実施例では、スイッチ728は、バイパス回路725に接続し、増幅された出力信号をバイパスし、その代わりに（増幅前の）予め歪んだ（pre-distorted）出力信号をフィードバック回路730に送信してもよい。従って、スイッチ728は、NL PA720により取り込まれた増幅歪み（NL歪み等）を実質的に除去するために使用されてもよく、従って、第２のVEリニアライザ740が、NL PA720からの実質的な劣化なしにフィードバック歪みを含むフィードバック回路730の応答をモデル化することを可能にしてもよい。第２のVEリニアライザ740は、増幅歪みのないフィードバック歪みを実質的に有してもよいフィードバック回路からのフィードバック信号を受信してもよい。更に、第２のVEリニアライザ740は、実質的にフィードバック歪み又は増幅歪みを有さない第１のリニアライザ710からの出力信号を受信してもよい。第２のVEリニアライザ740は、複数のフィードバック歪みパラメータをモデル化するために、出力信号及びフィードバック信号を使用してもよい。フィードバック歪みパラメータは、“フィードバック逆応答隔離及び抽出”ブロック750に送信されてもよい。具体的には、第２のVEリニアライザ740は、他の歪みなくフィードバック歪みを補うように最適化されるため、第２のVEリニアライザ740は、フィードバック回路730の逆応答を正確にモデル化し、モデルパラメータを“フィードバック逆応答隔離及び抽出”ブロック750に転送してもよい。
“フィードバック逆応答隔離及び抽出”ブロック750は、フィードバック信号からフィードバック歪みを抽出し、実質的にフィードバック歪みのない選択的フィードバック信号（alternative feedback signal）を取得するために、モデルパラメータを使用してもよい。選択的フィードバック信号は、第１のVEリニアライザ710に送信されてもよい。モデルパラメータが取得されると、スイッチ728は、増幅された出力信号をフィードバック回路730に接続して転送してもよい。フィードバック回路730は、フィードバック歪み、増幅歪み、他の信号歪み又はこれらの組み合わせを有するフィードバック信号を送信してもよい。フィードバック歪みは、モデルパラメータを使用して“フィードバック逆応答隔離及び抽出”ブロック750で除去又は低減されてもよく、残りの信号歪みは、第１のVEリニアライザ710で補われてもよい。代替実施例では、スイッチ728を使用して増幅された出力信号をバイパスする代わりに、フィードバック歪みは、数学的に又はデジタル信号処理を使用して隔離されてもよい。例えば、フィードバック信号からの増幅に関するシステム歪みを除去するために、専用モデル化回路又はソフトウェアが使用されてもよい。従って、結果のフィードバック信号は、何らかのフィードバック歪みと共に第２のVEリニアライザ740に送信されてもよい。
図８は、VE抽出型システム800の他の実施例を示しており、VE抽出型システム800は、フィードバック歪みを抽出するために使用されてもよい。VE抽出型システム800は、第１のVEリニアライザ810と、DAC及びADC回路ブロック815と、NL PA820と、NLバイパス回路825と、スイッチ828と、フィードバック回路830と、第２のVEリニアライザ840とを有してもよい。これらは、システム700の対応する構成要素と同様に構成されてもよい。VEリニアライザ810、840は、図２を参照して前述したVE型リニアライザ205と実質的に同様のものである。DAC及びADC回路ブロック815の出力は、NL PA820により増幅される前に無線周波数にアップコンバートされてもよく、NL PA820の出力は、フィードバック回路830により処理される前に中間周波数及びベースバンド周波数の１つにダウンコンバートされてもよいことがわかる。
しかし、VE抽出型システム800は、“フィードバック逆応答隔離及び抽出”ブロック750の代わりに、“フィードバック順応答隔離及び埋め込み”ブロック850を有してもよく、フィードバック信号を補償して抽出するために、選択的フィードバック信号の代わりに選択的参照信号を使用してもよい。VE抽出型システム800は、フィードバック順応答（すなわち、フィードバック回路830の応答）をモデル化してもよく、フィードバック順応答は、第１のVEリニアライザ810の参照信号に埋め込まれてもよい。従って、フィードバック歪みは、第１のVEリニアライザ810に転送される計算された誤り関数から除外又は実質的に除去されてもよい。従って、第１のVEリニアライザ810は、フィードバック歪みを直接に補わずに、フィードバック歪みを含む参照信号に基づいて、誤り関数を使用して信号を線形化してもよい。従って、第１のVEリニアライザ810及び第２のVEリニアライザ840は、それぞれ第１のVEリニアライザ710及び第２のVEリニアライザ740と異なるように構成されてもよい。例えば、第１のVEリニアライザ810及び第２のVEリニアライザ840は、異なる数の埋め込まれたVEリニアライザ又は異なる構成を有してもよい。
具体的には、増幅歪みのないフィードバック歪みを実質的に有するフィードバック信号は、前述のように数学的に又はスイッチ828を使用して取得されてもよい。フィードバック信号は、第１のVEリニアライザ810及び第２のVEリニアライザ840に転送されてもよい。第２のVEリニアライザ840は、フィードバック歪みパラメータを取得するために、第１のVEリニアライザ810からの出力信号に加えて、フィードバック又は振幅歪みを実質的に有さないフィードバック信号を使用してもよい。第２のVEリニアライザ840は、フィードバック歪みパラメータを“フィードバック順応答隔離及び埋め込み”ブロック850に送信してもよい。“フィードバック順応答隔離及び埋め込み”ブロック850はまた、第１のVEリニアライザ810の入力信号に対応する参照信号を受信してもよい。“フィードバック順応答隔離及び埋め込み”ブロック850は、選択的参照信号を取得するためにフィードバック歪みパラメータ及び参照信号を使用してもよい。選択的参照信号は、フィードバック歪みを相殺する誤り又は劣化を有してもよい。例えば、参照信号とフィードバック信号との間の差又は誤差は、“フィードバック順応答隔離及び埋め込み”ブロック850で近似されてもよい。第１のVEリニアライザ810は、システム出力で観測されるフィードバック歪みの効果を相殺又はキャンセルしつつ、他のシステム歪みを補うために、近似された差又は誤差を使用してもよい。
図９は、VEモデル化型システム900の実施例を示しており、VEモデル化型システム900は、複数のシステム歪みをモデル化するために使用されてもよい。VEモデル化型システム900は、第１のVEリニアライザ910と、第１のVEリニアライザ910に結合された第１のスイッチ912と、DAC及びADC回路915と、NL PA920と、NLバイパス回路925と、第２のスイッチ928と、フィードバック回路930とを有してもよい。これらは、システム700又は800の対応する構成要素と同様に構成されてもよい。VEリニアライザ910は、図２を参照して前述したVE型リニアライザ205と実質的に同様のものである。DAC及びADC回路ブロック915の出力は、NL PA920により増幅される前に無線周波数にアップコンバートされてもよく、NL PA920の出力は、フィードバック回路930により処理される前に中間周波数及びベースバンド周波数の１つにダウンコンバートされてもよいことがわかる。
更に、VEモデル化型システム900は、第２のVEリニアライザ940を有してもよい。第２のVEリニアライザ940は、システム900に取り込まれ得る無歪み、フィードバック歪み、増幅歪み、他のシステム歪み、又はこれらの組み合わせへの少なくとも１つのシステム応答をモデル化するために使用されてもよい。従って、第２のVEリニアライザ940のモデルパラメータは、システム応答を調整又は抽出するために直接的に使用されなくてもよい。その代わりに、第２のVEリニアライザ940は、システム応答パラメータを提供するために使用されてもよい。システム応答パラメータは、全体システム性能の分析、システム不足の割り当て、システムアップグレードの計画又は設計に有用になり得る。
例えば、（図示のように）第２のスイッチ928が増幅された出力信号に接続して第１のスイッチ912が第１のVEリニアライザ910の出力に接続したときに、第２のVEリニアライザ940は、システムの応答をモデル化してもよい。従って、第２のVEリニアライザ940は、線形化の後にシステム応答をモデル化してもよい。第１のスイッチ912が第１のVEリニアライザ910の入力の参照に接続したときに、第２のVEリニアライザ940はまた、線形化前にシステムの応答をモデル化してもよい。第１のVEリニアライザ910の線形化効率を分析して異なるシステム歪みを補うために、２つの応答（線形化前及び線形化後）が比較されてもよい。
他のモデル化のシナリオでは、第２のスイッチ928が増幅された出力信号をバイパスして第１のスイッチ912が第１のVEリニアライザ910の入力に接続したときに、第２のVEリニアライザ940は、歪みのあるフィードバック信号をモデル化してもよい。第１のスイッチ912が第１のVEリニアライザ910の出力に接続したときに、第２のVEリニアライザ940はまた、隔離されたフィードバック信号へのシステム応答をモデル化してもよい。隔離されたフィードバック信号へのシステム応答は、フィードバック歪みモデルと比較され、フィードバック歪みを補う際の第１のVEリニアライザ910の効率と、全体のエンドツーエンドの送信システム性能とを評価してもよい。他の実施例では、前述のように異なる抽出技術が適用されたときに、第２のVEリニアライザ940は、複数のシステム応答をモデル化し、複数の信号歪みを補う際の第１のVEリニアライザ910の効率を分析してもよい。
図１０は、VE抽出及びモデル化型システム1000の実施例を示している。VE抽出及びモデル化型システム1000は、VE抽出型システム（システム700又は800等）と、VEモデル化型システム（システム900等）との結合された利点又は特徴を有してもよい。
抽出及びモデル化型システム1000は、線形化及び歪み補償に最適化された第１のVEリニアライザ1010と、第１のスイッチ1012と、DAC及びADC回路ブロック1015と、NL PA1020と、NLバイパス回路1025と、第２のスイッチ1028と、フィードバック回路1030とを有してもよい。これらは、システム600又は700の対応する構成要素と同様に構成されてもよい。DAC及びADC回路ブロック1015の出力は、NL PA1020により増幅される前に無線周波数にアップコンバートされてもよく、NL PA1020の出力は、フィードバック回路1030により処理される前に中間周波数及びベースバンド周波数の１つにダウンコンバートされてもよいことがわかる。更に、VEモデル化型システム1000は、フィードバック歪みを抽出するために最適化された第２のVEリニアライザ1040と、システム応答をモデル化するために最適化された第３のVEリニアライザ1045と、“フィードバック逆応答隔離及び抽出”ブロック1050と、“フィードバック逆応答隔離及び埋め込み”ブロック1055とを有してもよい。これらは、前述の対応する構成要素と同様に構成されてもよい。VEリニアライザ1010、1040、1045は、図２を参照して前述したVE型リニアライザ205と実質的に同様のものである。
システム1000は、第１のVEリニアライザ1010及び第２のVEリニアライザ1040を使用した線形化及び抽出を介して直接的に、又は第３のVEリニアライザ1045を使用したモデル化を介して間接的に、改善した線形化効率及び歪み補償を提供してもよい。VE抽出及びモデル化型システム1000の他の実施例では、結合されたVEリニアライザは、第１のVEリニアライザ1010と、第２のVEリニアライザ1040と、第３のVEリニアライザ1045とを有してもよい。これらは、他の必要な回路、スイッチ又はブロックに加えて相互に結合されてもよい。代替として、結合されたVEリニアライザは、第１のVEリニアライザ1010、第２のVEリニアライザ1040及び第３のVEリニアライザ1045での少なくともいくつかの埋め込まれたVEリニアライザを有してもよい。これらは、直列、並列又はこれらの双方で再構成されてもよい。
前述のシステム構成要素（VEリニアライザの構成要素等）の少なくともいくつかは、汎用ネットワーク構成要素（配分された必要な負荷を処理するために十分な処理能力、メモリリソース及びネットワークスループット能力を有するコンピュータ又はネットワーク構成要素等）に実装されてもよい。図１１は、ここに開示された構成要素の１つ以上の実施例を実装するのに適した典型的な汎用ネットワーク構成要素1100を示している。ネットワーク構成要素1100は、２次記憶装置1120を含むメモリ装置と通信するプロセッサ1110（中央処理装置又はCPUと呼ばれてもよい）と、読み取り専用メモリ（ROM）1130と、ランダムアクセスメモリ（RAM）1140と、入出力（I/O）装置1150と、ネットワーク接続装置1160とを含む。プロセッサ1110は、１つ以上のCPUチップとして実装されてもよく、１つ以上のASICの一部でもよい。
典型的には、２次記憶装置1120は、１つ以上のディスクドライブ又はテープドライブから構成され、データの不揮発性記憶装置に使用され、また、RAM1140が全ての動作データを保持するのに十分でない場合に、オーバーフローデータ記憶装置として使用される。２次記憶装置1120は、プログラムが実行のために選択されたときに、RAM1140にロードされるプログラムを格納するために使用されてもよい。ROM1150は、プログラム実行中に読み取られる命令及び場合によってはデータを格納するために使用される。ROM1150は、典型的には２次記憶装置1120の大きいメモリ容量に比べて小さいメモリ容量を有する不揮発性メモリ装置である。RAM1140は、揮発性データを格納するため、及び場合によっては命令を格納するために使用される。典型的には、ROM1130及びRAM1140へのアクセスは、２次記憶装置1120へのアクセスより速い。
更に、ここに記載されたシステムの少なくともいくつかは、単一又は複数のFPGA（Field Programmable Gate Array）及び／又はASIC（Application Specific Integrated Circuit）を使用して実装されてもよい。例えば、システム構成要素の少なくともいくつかは、マイクロプロセッサでのブロック型方法を使用する代わりに、逐点法（point-by-point method）を使用してFPGAに実装されてもよい。しかし、他の実施例は、内部集積CPU又は外部チップCPU有してもよい。
本発明の好ましい実施例について図示及び説明したが、本発明の要旨及び教示を逸脱することなく、これらの変形が当業者により行われ得る。ここに記載の実施例は例示的なものに過ぎず、限定的であることを意図しない。ここに開示された本発明の多数の変更及び変形が可能であり、本発明の範囲内である。数値範囲又は限定が明確に記載されている場合、このような表現の範囲又は限定は、明確に記載された範囲又は限定内に入る同様の大きさの繰り返し範囲又は限定を含むことがわかる（例えば、約1〜約10は、2、3、4等を含み、0.10より大きいは、0.11、012、0.13等を含む）。請求項のいずれかの要素に関して“任意選択”という用語を使用することは、対象の要素が必要ではないことを意味することを意図する。有する、含む、持つ等の広い用語の使用は、構成される、基本的に構成される、実質的に構成される等の狭い用語のサポートを提供することがわかる。
従って、保護範囲は、前述の説明により限定されるのではなく、特許請求の範囲のみにより限定される。特許請求の範囲は、請求項の対象物の全ての均等を含む。各請求項は、本発明の実施例として明細書に組み込まれる。従って、特許請求の範囲は更なる説明であり、本発明の好ましい実施例への追加である。関連技術の説明における参考文献の説明は、特に本出願の優先日の後の発行日を有し得る参考文献については、本発明への従来技術の認定ではない。ここで引用される全ての特許、特許出願及び刊行物は、ここに示すものを補う例示的な、手続上の又は他の詳細を提供する範囲で援用される。
100 無線通信システム
102a、102b、102c、102d 基地局
104 無線ネットワークコントローラ
105 物理接続
106 無線接続
107 コアネットワーク
108 公衆電話交換網
109 インターネット
110 DCR
120 モデム
130 無線通信装置
140 通信タワー
150 信号範囲

Claims (20)

  1. 複数のVolterraエンジン（VE：Volterra Engine）リニアライザと、
    前記VEリニアライザに結合された電力増幅器（PA：power amplifier）と、
    前記VEリニアライザ及び前記PAに結合されたフィードバック回路と、
    前記フィードバック回路に結合された少なくとも１つの適応コントローラと
    を有し、
    各VEリニアライザは、直列、並列、又はこれらの双方で少なくとも他のVEリニアライザに結合され、前記PAからの出力信号の少なくとも１つの歪み側面を補う無線送信システム。
  2. 前記適応コントローラは、一連のVEリニアライザの１つのVEリニアライザに別々に結合され、前記VEリニアライザに対応する参照信号を受信する、請求項１に記載の無線送信システム。
  3. 前記適応コントローラに結合された第１のスイッチと、
    前記適応コントローラに結合された第２のスイッチと
    を更に有し、
    前記適応コントローラは、前記一連のVEリニアライザにより共有され、前記適応コントローラは、前記第１のスイッチを使用して選択された参照信号であり、前記一連のVEリニアライザで順に前記第２のスイッチを使用して選択されたVEリニアライザに対応する参照信号を受信する、請求項２に記載の無線送信システム。
  4. 前記第２のスイッチに結合されたモデルパラメータモジュールを更に有し、
    前記モデルパラメータモジュールは、前記第２のスイッチを使用して選択されたVEリニアライザに対応するモデルパラメータを選択する、請求項３に記載の無線送信システム。
  5. 前記適応コントローラは、それぞれ切り替えられたVEリニアライザで同期する必要なく、前記無線送信システムの残りの構成要素と実質的に非同期で切り替えられる、請求項３に記載の無線送信システム。
  6. 前記適応コントローラに結合されたスイッチを更に有し、
    前記適応コントローラは、VEリニアライザの並列構成により共有され、前記VEリニアライザの並列構成で共有された参照信号を受信し、前記適応コントローラは、信号周波数範囲、信号電力範囲、タイミング系列、信号フォーマット、他の信号特性又はこれらの組み合わせに基づいて、前記スイッチを使用してVEリニアライザの並列構成で同時に１つのVEリニアライザずつ動的に切り替えられる、請求項１に記載の無線送信システム。
  7. 前記VEリニアライザは、過渡的な影響なく、実質的な同期なしに切り替えられる、請求項６に記載の無線送信システム。
  8. 複数の一連のVEリニアライザは、並列に結合される、請求項１に記載の無線送信システム。
  9. 前記直列構成、前記並列構成又はこれらの双方は、複雑なモデル化、設計上の簡略化又はこれらの双方を改善する、請求項１に記載の無線送信システム。
  10. 第１のVolterraエンジン（VE：Volterra Engine）リニアライザと、
    前記第１のVEリニアライザに結合された電力増幅器（PA：power amplifier）と、
    前記第１のVEリニアライザに結合された少なくとも１つの第２のVEリニアライザと、
    前記PA及び前記第２のVEリニアライザに結合されたフィードバック回路と
    を有し、
    前記第１のVEリニアライザは、前記PAにより増幅された出力信号の歪みを線形化及び低減するように構成され、前記第２のVEリニアライザは、フィードバック信号のフィードバック歪みを抽出する又は少なくとも１つのシステム応答をモデル化するように構成される、信号歪み補償システム。
  11. 前記第１のVEリニアライザの増幅されていない出力を受信するように構成された非線形（NL：nonlinear）バイパス回路と、
    前記フィードバック回路に結合されたスイッチと
    を更に有し、
    前記フィードバック信号は、前記スイッチが前記フィードバック回路を前記NLバイパス回路に接続したときに、実質的な増幅歪みのないフィードバック歪みを有し、
    前記フィードバック信号は、前記スイッチが前記フィードバック回路を前記PAに接続したときに、フィードバック歪み及び増幅歪みを有する、請求項１０に記載の信号歪み補償システム。
  12. 前記PA、前記NLバイパス回路及び前記第１のVEリニアライザに結合されたDAC及びADC回路ブロックを更に有し、
    前記DAC及びADC回路ブロックは、前記第１のVEリニアライザの増幅されていない出力をデジタル波形からアナログ波形に変換し、前記フィードバック信号をアナログ波形からデジタル波形に変換する、請求項１１に記載の信号歪み補償システム。
  13. 振幅歪みは、デジタル信号処理に基づいて前記フィードバック信号から隔離される、請求項１０に記載の信号歪み補償システム。
  14. 前記第１のVEリニアライザ、前記第２のVEリニアライザ及び前記フィードバック回路に結合されたフィードバック逆応答隔離及び抽出ブロックを更に有し、
    前記フィードバック逆応答隔離及び抽出ブロックは、実質的にフィードバック歪みを有さない選択的フィードバック信号を前記第１のVEリニアライザに送信し、前記選択的フィードバック信号は、前記第２のVEリニアライザからのモデルパラメータと前記フィードバック信号とに基づいて取得される、請求項１０に記載の信号歪み補償システム。
  15. 前記第１のVEリニアライザ及び前記第２のVEリニアライザに結合されたフィードバック順応答隔離及び埋め込みブロックを更に有し、
    前記フィードバック順応答隔離及び埋め込みブロックは、選択的参照信号を前記第１のVEリニアライザに送信し、前記フィードバック信号のフィードバック歪みを相殺するように構成され、前記選択的参照信号は、前記第２のVEリニアライザからのモデルパラメータと前記フィードバック信号とに基づいて取得される、請求項１０に記載の信号歪み補償システム。
  16. 前記第１のVEリニアライザの増幅されていない出力を受信するように構成された非線形（NL：nonlinear）バイパス回路と、
    前記PAに結合された第１のスイッチと、
    前記フィードバック回路に結合された第２のスイッチと
    を更に有し、
    前記第１のスイッチが前記PAを前記第１のVEリニアライザへの入力信号の参照に接続し、前記第２のスイッチが前記フィードバック回路を前記PAに接続したときに、前記第２のVEリニアライザは、線形化前にシステム応答をモデル化し、前記第１のスイッチが前記PAを前記第１のVEリニアライザに接続し、前記第２のスイッチが前記フィードバック回路を前記PAに接続したときに、前記第２のVEリニアライザは、線形化後にシステム応答をモデル化し、前記第１のスイッチが前記PAを前記第１のVEリニアライザへの入力信号の参照に接続し、前記第２のスイッチが前記フィードバック回路を前記NLバイパス回路に接続したときに、前記第２のVEリニアライザは、歪みのあるフィードバック信号へのシステム応答をモデル化し、前記第１のスイッチが前記PAを前記第１のVEリニアライザに接続し、前記第２のスイッチが前記フィードバック回路を前記NLバイパス回路に接続したときに、前記第２のVEリニアライザは、隔離されたフィードバック信号へのシステム応答をモデル化する、請求項１０に記載の信号歪み補償システム。
  17. デジタル入力信号をアナログ出力信号に変換し、
    前記アナログ出力信号を増幅し、
    前記増幅されたアナログ出力信号からデジタルフィードバック信号を受信し、
    複数の対応するデジタル参照信号を使用した複数の畳み込みVolterra級数型モデル、単一の共有されたデジタル参照信号を使用した複数の選択的Volterra級数型モデル又はこれらの双方に基づいて、前記デジタルフィードバック信号を使用して前記増幅されたアナログ出力信号の歪みを低減することを有する信号歪み補償方法。
  18. 選択的デジタルフィードバック信号又は選択的デジタル参照信号を使用した少なくとも１つの更なるVolterra級数型モデルに基づいて、前記フィードバック信号のフィードバック歪みを低減することを更に有する、請求項１７に記載の信号歪み補償方法。
  19. 前記更なるVolterra級数型モデルは、前記畳み込みVolterra級数型モデル、前記選択的Volterra級数型モデル又はこれらの双方と別であり、独立している、請求項１８に記載の信号歪み補償方法。
  20. 少なくとも１つの更なるVolterra級数型モデルを使用して、前記増幅されたアナログ出力信号の歪み、フィードバック歪み又は他の信号歪みをモデル化することを更に有する、請求項１７に記載の信号歪み補償方法。
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