JP2010085328A

JP2010085328A - Hold circuit

Info

Publication number: JP2010085328A
Application number: JP2008256713A
Authority: JP
Inventors: Kentaro Mizuno; 健太朗水野; Norikazu Ota; 則一太田; Yoshie Ohira; 喜恵大平; Yasuaki Makino; 牧野　　泰明; Hiromi Ariyoshi; 博海有吉; Kazuyoshi Nagase; 和義長瀬
Original assignee: Denso Corp; Toyota Central R&D Labs Inc
Current assignee: Denso Corp; Toyota Central R&D Labs Inc
Priority date: 2008-10-01
Filing date: 2008-10-01
Publication date: 2010-04-15
Anticipated expiration: 2028-10-01
Also published as: JP4859902B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a hold circuit holding a peak voltage or a bottom voltage of input voltages varying with time. <P>SOLUTION: The hold circuit 10 includes an input terminal 20 inputting a voltage, an output terminal 22 outputting a held voltage, a reference voltage terminal 24 connecting to a ground voltage, an operational amplifier 30, a switch circuit 32, a capacitor 36, and an impedance converting circuit 38. In the switch circuit 32, one main electrode 34b and a gate electrode 34d are connected to a connection point 26, another main electrode 34a is equipped with an insulated gate type transistor 34 connected to an output terminal 30c of the operational amplifier 30, and a semiconductor well region of the insulated gate type transistor 34 is connected to the output terminal 22 through a bias electrode 34c. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、経時的に変化する電圧のピーク電圧またはボトム電圧を保持するホールド回路に関する。 The present invention relates to a hold circuit that holds a peak voltage or a bottom voltage of a voltage that changes over time.

経時的に変化する波形の電圧値のピーク値又はボトム値を記憶したい場面が存在する。このような場合に、ホールド回路が利用される。ホールド回路は、経時的に変化する電圧のピーク電圧またはボトム電圧を保持する。 There is a scene where it is desired to store a peak value or a bottom value of a voltage value of a waveform that changes over time. In such a case, a hold circuit is used. The hold circuit holds a peak voltage or a bottom voltage of a voltage that changes with time.

図８に、従来のピークホールド回路５１０の回路図を示す。ピークホールド回路５１０は、電圧を入力する電圧入力端子Ｐ１と、保持している電圧を出力する電圧出力端子Ｐ２と、基準電位（この場合は接地電位）に接続する基準電位端子Ｐ３を備えている。ピークホールド回路５１０はまた、ダイオードＤ１と、コンデンサＣと、オペアンプＯＰ１と、インピーダンス変換回路ＯＰ２を備えている。ピークホールド回路５１０では、オペアンプＯＰ１とダイオードＤ１とコンデンサＣと基準電位端子Ｐ３が、その順序で直列に接続されている。
オペアンプＯＰ１は、非反転入力端子ｐ１２が電圧入力端子Ｐ１に接続されており、反転入力端子ｐ１１が電圧出力端子Ｐ２に接続されている。また、出力端子ｐ１３がダイオードＤ１に接続されている。ダイオードＤ１のアノードｄ１は、オペアンプＯＰ１の出力端子ｐ１３に接続されている。ダイオードＤ１のカソードｄ２は、コンデンサＣに接続されている。インピーダンス変換回路ＯＰ２は、ダイオードＤ１とコンデンサＣとの接続点Ｐ４と電圧出力端子Ｐ２の間に接続されており、電圧出力端子Ｐ２の電圧を接続点Ｐ４の電圧に等しく維持している。インピーダンス変換回路ＯＰ２はオペアンプを用いて構成されている。オペアンプの反転入力端子ｐ２１がオペアンプの出力端子ｐ２３と接続されている。オペアンプの非反転入力端子ｐ２２が接続点Ｐ４に接続されている。オペアンプの出力端子ｐ２３が電圧出力端子Ｐ２に接続されている。 FIG. 8 shows a circuit diagram of a conventional peak hold circuit 510. The peak hold circuit 510 includes a voltage input terminal P1 for inputting a voltage, a voltage output terminal P2 for outputting the held voltage, and a reference potential terminal P3 connected to a reference potential (in this case, a ground potential). . The peak hold circuit 510 also includes a diode D1, a capacitor C, an operational amplifier OP1, and an impedance conversion circuit OP2. In the peak hold circuit 510, an operational amplifier OP1, a diode D1, a capacitor C, and a reference potential terminal P3 are connected in series in that order.
The operational amplifier OP1 has a non-inverting input terminal p12 connected to the voltage input terminal P1, and an inverting input terminal p11 connected to the voltage output terminal P2. The output terminal p13 is connected to the diode D1. The anode d1 of the diode D1 is connected to the output terminal p13 of the operational amplifier OP1. The cathode d2 of the diode D1 is connected to the capacitor C. The impedance conversion circuit OP2 is connected between the connection point P4 between the diode D1 and the capacitor C and the voltage output terminal P2, and maintains the voltage at the voltage output terminal P2 equal to the voltage at the connection point P4. The impedance conversion circuit OP2 is configured using an operational amplifier. The inverting input terminal p21 of the operational amplifier is connected to the output terminal p23 of the operational amplifier. The non-inverting input terminal p22 of the operational amplifier is connected to the connection point P4. The operational amplifier output terminal p23 is connected to the voltage output terminal P2.

図９を用いて、ピークホールド回路５１０の電圧保持動作を説明する。図８に示すように、電圧入力端子Ｐ１の電圧をＶ１とし、オペアンプＯＰ１の出力端子ｐ１３の電圧をＶ２とし、接続点Ｐ４の電圧をＶ３とし、電圧出力端子Ｐ２の電圧をＶ４とする。ここで、電圧Ｖ１は入力電圧Ｖinに等しい。また、電圧Ｖ４は出力電圧Ｖoutに等しい。電圧Ｖ１〜Ｖ４の時間変化を図９に示す。
図９に示すように、ピークホールド回路５１０では、期間Ｔ１に電圧Ｖ１が増加すると、それに伴って電圧Ｖ２〜Ｖ４が上昇する。そして、電圧Ｖ３に基づいた電荷がコンデンサＣに蓄えられる。期間Ｔ２になって電圧Ｖ１が減少すると、オペアンプＯＰ１の作用により電圧Ｖ２は低下する。この結果、ダイオードＤ１のカソードｄ２の電圧である電圧Ｖ３に対して、アノードｄ１の電圧である電圧Ｖ２が減少し、ダイオードＤ１に逆方向電圧が印加される。しかし、この場合でも、ダイオードＤ１の整流効果によってダイオードＤ１を介してコンデンサＣに蓄えられた電荷が放出されてしまうことがない。コンデンサＣに蓄えられた電荷が保存され、これにより電圧Ｖ３が保持される。また、インピーダンス変換回路ＯＰ２によって、電圧Ｖ４は電圧Ｖ３と常に等しく維持されている。そのため、電圧Ｖ４（これは出力電圧Ｖoutに等しい）が保持される。以後、電圧Ｖ１の増加／減少に伴って接続点Ｐ４の電圧Ｖ３が更新される更新期間Ｔ１と、接続点Ｐ４の電圧Ｖ３が保持されるホールド期間Ｔ２が繰返される。
ピークホールド回路５１０では、ダイオードＤ１の整流効果によって、入力電圧Ｖinのピーク電圧に相当する電荷がコンデンサＣに蓄えられ、これによって、入力電圧Ｖinのピーク電圧が保持されるとともに、出力電圧Ｖoutにピーク電圧が出力される。このようなピークホールド回路が特許文献１に記載されている。 The voltage holding operation of the peak hold circuit 510 will be described with reference to FIG. As shown in FIG. 8, the voltage at the voltage input terminal P1 is V1, the voltage at the output terminal p13 of the operational amplifier OP1 is V2, the voltage at the connection point P4 is V3, and the voltage at the voltage output terminal P2 is V4. Here, the voltage V1 is equal to the input voltage Vin. The voltage V4 is equal to the output voltage Vout. The time change of the voltages V1 to V4 is shown in FIG.
As shown in FIG. 9, in the peak hold circuit 510, when the voltage V1 increases during the period T1, the voltages V2 to V4 increase accordingly. Then, electric charges based on the voltage V3 are stored in the capacitor C. When the voltage V1 decreases during the period T2, the voltage V2 decreases due to the operation of the operational amplifier OP1. As a result, the voltage V2 that is the voltage of the anode d1 decreases with respect to the voltage V3 that is the voltage of the cathode d2 of the diode D1, and a reverse voltage is applied to the diode D1. However, even in this case, the charge stored in the capacitor C is not released via the diode D1 due to the rectifying effect of the diode D1. The electric charge stored in the capacitor C is stored, and thereby the voltage V3 is held. Further, the voltage V4 is always kept equal to the voltage V3 by the impedance conversion circuit OP2. Therefore, the voltage V4 (which is equal to the output voltage Vout) is maintained. Thereafter, an update period T1 in which the voltage V3 at the connection point P4 is updated as the voltage V1 increases / decreases and a hold period T2 in which the voltage V3 at the connection point P4 is held are repeated.
In the peak hold circuit 510, the charge corresponding to the peak voltage of the input voltage Vin is stored in the capacitor C due to the rectification effect of the diode D1, thereby holding the peak voltage of the input voltage Vin and peaking in the output voltage Vout. Voltage is output. Such a peak hold circuit is described in Patent Document 1.

特開平７−２６２７８９号公報JP-A-7-262789

ピークホールド回路５１０では、ダイオードＤ１の整流効果によってコンデンサＣに蓄えられている電荷量が維持され、入力電圧Ｖinのピーク電圧が保持される。
しかし、ダイオードＤ１の温度上昇にともない、ダイオードＤ１の逆電圧抵抗は減少する。そのため、ダイオードＤ１を介して無視できない大きさの逆方向電流（以下、リーク電流と呼ぶ）が流れることがある。ダイオードＤ１を介してリーク電流が流れると、コンデンサＣに蓄積している電荷量が減少し、図９の一点鎖線に示すように、コンデンサＣが保持している電圧Ｖ３が変動してしまう。従来のピークホールド回路５１０は、入力電圧Ｖinのピーク電圧を良好に保持することができない。
上記の問題はボトムホールド回路でも生じる。即ち、ボトムホールド回路のボトム電圧を保持しているダイオードを介してリーク電流が流れた場合、入力電圧Ｖinのボトム電圧を良好に保持することができない。 In the peak hold circuit 510, the amount of electric charge stored in the capacitor C is maintained by the rectification effect of the diode D1, and the peak voltage of the input voltage Vin is held.
However, the reverse voltage resistance of the diode D1 decreases as the temperature of the diode D1 increases. Therefore, a reverse current having a magnitude that cannot be ignored (hereinafter referred to as a leakage current) may flow through the diode D1. When a leak current flows through the diode D1, the amount of charge accumulated in the capacitor C decreases, and the voltage V3 held by the capacitor C varies as shown by the one-dot chain line in FIG. The conventional peak hold circuit 510 cannot satisfactorily hold the peak voltage of the input voltage Vin.
The above problem also occurs in the bottom hold circuit. That is, when a leak current flows through the diode that holds the bottom voltage of the bottom hold circuit, the bottom voltage of the input voltage Vin cannot be held well.

本発明は上記の課題を解決する。すなわち本発明は、入力電圧Ｖinのピーク電圧またはボトム電圧を良好に保持することができるホールド回路を提供することを目的としている。 The present invention solves the above problems. That is, an object of the present invention is to provide a hold circuit that can satisfactorily hold the peak voltage or the bottom voltage of the input voltage Vin.

本発明は、経時的に変化する電圧を入力し、その電圧のピーク電圧またはボトム電圧を保持するホールド回路に具現化される。本発明のホールド回路は、電圧を入力する電圧入力端子と、保持している電圧を出力する電圧出力端子と、基準電位に接続する基準電位端子と、オペアンプと、スイッチ回路と、コンデンサと、インピーダンス変換回路を備えている。オペアンプとスイッチ回路とコンデンサと基準電位端子が、その順序で直列に接続されている。インピーダンス変換回路は、スイッチ回路とコンデンサとの接続点と電圧出力端子の間に接続されており、電圧出力端子の電圧を接続点の電圧に等しく維持する。オペアンプは、一方の入力端子が電圧入力端子に接続されており、他方の入力端子が接続点または電圧出力端子のいずれか一方に接続されており、その出力端子がスイッチ回路に接続されている。スイッチ回路は、半導体ウェル領域内に形成されているとともに一対の主電極とゲート電極を含む第１の絶縁ゲート型トランジスタを有している。第１の絶縁ゲート型トランジスタの一方の主電極とゲート電極が接続点に接続されており、他方の主電極がオペアンプの出力端子に接続されており、半導体ウェル領域が電圧出力端子に接続されている。 The present invention is embodied in a hold circuit that inputs a voltage that changes over time and holds a peak voltage or a bottom voltage of the voltage. The hold circuit of the present invention includes a voltage input terminal for inputting a voltage, a voltage output terminal for outputting a held voltage, a reference potential terminal connected to a reference potential, an operational amplifier, a switch circuit, a capacitor, an impedance A conversion circuit is provided. An operational amplifier, a switch circuit, a capacitor, and a reference potential terminal are connected in series in that order. The impedance conversion circuit is connected between the connection point between the switch circuit and the capacitor and the voltage output terminal, and maintains the voltage at the voltage output terminal equal to the voltage at the connection point. The operational amplifier has one input terminal connected to the voltage input terminal, the other input terminal connected to either the connection point or the voltage output terminal, and the output terminal connected to the switch circuit. The switch circuit includes a first insulated gate transistor that is formed in the semiconductor well region and includes a pair of main electrodes and a gate electrode. One main electrode and gate electrode of the first insulated gate transistor are connected to the connection point, the other main electrode is connected to the output terminal of the operational amplifier, and the semiconductor well region is connected to the voltage output terminal. Yes.

本発明のホールド回路では、第１の絶縁ゲート型トランジスタのゲート電極を一方の主電極に接続する。これにより、ゲート電極の電圧がコンデンサに保持されている電圧に等しく維持される。絶縁ゲート型トランジスタでは、そのオン／オフ状態の切換えが、ゲート電極と他方の主電極との間の電位差によって行われる。例えば、他方の主電極の電圧がゲート電極の電圧よりも高い場合には、絶縁ゲート型トランジスタがオン状態となり、他方の主電極の電圧がゲート電極の電圧よりも低い場合には、絶縁ゲート型トランジスタがオフ状態となる。本発明のホールド回路では、上記のように接続されることで、絶縁ゲート型トランジスタのオン／オフ状態が、絶縁ゲート型トランジスタの主電極間の電位差によって制御される。即ち、オン／オフ状態が電極間の電位差によって制御されるダイオードと同じ様に機能する。本発明のホールド回路では、ダイオードとして機能する第１の絶縁ゲート型トランジスタの整流効果によって、ダイオードを用いた従来技術と同様に、入力電圧のピーク電圧またはボトム電圧を保持することができる。 In the hold circuit of the present invention, the gate electrode of the first insulated gate transistor is connected to one main electrode. Thereby, the voltage of the gate electrode is maintained equal to the voltage held in the capacitor. In an insulated gate transistor, the on / off state is switched by a potential difference between the gate electrode and the other main electrode. For example, when the voltage of the other main electrode is higher than the voltage of the gate electrode, the insulated gate transistor is turned on, and when the voltage of the other main electrode is lower than the voltage of the gate electrode, the insulated gate type The transistor is turned off. In the hold circuit of the present invention, by connecting as described above, the on / off state of the insulated gate transistor is controlled by the potential difference between the main electrodes of the insulated gate transistor. That is, it functions in the same way as a diode whose on / off state is controlled by the potential difference between the electrodes. In the hold circuit of the present invention, the peak voltage or the bottom voltage of the input voltage can be held by the rectifying effect of the first insulated gate transistor functioning as a diode, as in the prior art using the diode.

本発明のホールド回路では、第１の絶縁ゲート型トランジスタの半導体ウェル領域を電圧出力端子に接続する。これにより、半導体ウェル領域の電圧が電圧出力端子の電圧に等しく維持される。電圧出力端子の電圧は、コンデンサに保持されている電圧に等しい。したがって、半導体ウェル領域の電圧がコンデンサに保持されている電圧に等しい関係が維持される。即ち、半導体ウェル領域とコンデンサの間に電位差が生じない。このため、半導体ウェル領域とコンデンサの間に形成されている寄生ダイオードの両端に電位差が生じない。そのため、寄生ダイオードを介して流れるリーク電流が抑制され、コンデンサで保持されている電荷が半導体ウェル領域へと流れ出ることが抑制される。 In the hold circuit of the present invention, the semiconductor well region of the first insulated gate transistor is connected to the voltage output terminal. Thereby, the voltage of the semiconductor well region is maintained equal to the voltage of the voltage output terminal. The voltage at the voltage output terminal is equal to the voltage held in the capacitor. Therefore, the relationship in which the voltage of the semiconductor well region is equal to the voltage held in the capacitor is maintained. That is, there is no potential difference between the semiconductor well region and the capacitor. For this reason, a potential difference does not occur at both ends of the parasitic diode formed between the semiconductor well region and the capacitor. Therefore, the leak current flowing through the parasitic diode is suppressed, and the charge held by the capacitor is suppressed from flowing out to the semiconductor well region.

本発明のホールド回路では、ダイオードとして機能する第１の絶縁ゲート型トランジスタの温度が上昇した場合でも、第１の絶縁ゲート型トランジスタがオフしている場合には、絶縁ゲート型トランジスタの主電極の間にリーク電流が流れることがない。即ち、第１の絶縁ゲート型トランジスタを、温度の上昇によってリーク電流が増大しない理想的なダイオードとして機能させることができる。これによって、コンデンサで保持されている電荷が、絶縁ゲート型トランジスタを介して流れ出ることが抑制される。
以上より、本発明のホールド回路では、ホールド期間において、コンデンサで保持している電荷量が変動することがない。入力電圧のピーク電圧またはボトム電圧を良好に保持することができる。 In the hold circuit of the present invention, even when the temperature of the first insulated gate transistor functioning as a diode rises, if the first insulated gate transistor is off, the main electrode of the insulated gate transistor There is no leakage current between them. That is, the first insulated gate transistor can be made to function as an ideal diode in which the leakage current does not increase with an increase in temperature. As a result, the charge held by the capacitor is prevented from flowing out through the insulated gate transistor.
As described above, in the hold circuit of the present invention, the amount of charge held by the capacitor does not vary during the hold period. The peak voltage or the bottom voltage of the input voltage can be maintained satisfactorily.

ホールド回路は、リセット回路とリセット信号を入力するリセット端子をさらに備えていることが好ましい。リセット回路は、コンデンサと並列に接続されており、半導体ウェル領域内に形成されているとともに一対の主電極とゲート電極を含む第２の絶縁ゲート型トランジスタを有している。第２の絶縁ゲート型トランジスタのゲート電極が、リセット端子に接続されている。第２の絶縁ゲート型トランジスタの半導体ウェル領域が、電圧出力端子に接続されている。リセット回路は、リセット端子にリセット信号が入力した時にコンデンサに蓄積している電荷をリセットする。 The hold circuit preferably further includes a reset circuit and a reset terminal for inputting a reset signal. The reset circuit is connected in parallel with the capacitor, and has a second insulated gate transistor formed in the semiconductor well region and including a pair of main electrodes and a gate electrode. The gate electrode of the second insulated gate transistor is connected to the reset terminal. The semiconductor well region of the second insulated gate transistor is connected to the voltage output terminal. The reset circuit resets the electric charge accumulated in the capacitor when a reset signal is input to the reset terminal.

本発明のホールド回路では、リセット回路に、半導体ウェル領域内に形成されている第２の絶縁ゲート型トランジスタを有している。そのため、第２の絶縁ゲート型トランジスタを第１の絶縁ゲート型トランジスタと同一の半導体基板に形成することができ、ホールド回路の製造コストを削減することができる。
また本発明のホールド回路では、第２の絶縁ゲート型トランジスタの半導体ウェル領域を電圧出力端子に接続する。これにより、第２の絶縁ゲート型トランジスタにおいても、半導体ウェル領域とコンデンサの間に形成されている寄生ダイオードの両端に電位差が生じない。このため、リセット回路に含まれる第２の絶縁ゲート型トランジスタ内の寄生ダイオードを介して流れるリーク電流が抑制される。リセット回路を形成した場合でもリーク電流の発生を抑制することができ、入力電圧のピーク電圧またはボトム電圧を良好に保持することができる。 In the hold circuit of the present invention, the reset circuit has the second insulated gate transistor formed in the semiconductor well region. Therefore, the second insulated gate transistor can be formed on the same semiconductor substrate as the first insulated gate transistor, and the manufacturing cost of the hold circuit can be reduced.
In the hold circuit of the present invention, the semiconductor well region of the second insulated gate transistor is connected to the voltage output terminal. As a result, even in the second insulated gate transistor, no potential difference occurs between both ends of the parasitic diode formed between the semiconductor well region and the capacitor. For this reason, the leakage current flowing through the parasitic diode in the second insulated gate transistor included in the reset circuit is suppressed. Even when the reset circuit is formed, the occurrence of leakage current can be suppressed, and the peak voltage or the bottom voltage of the input voltage can be favorably maintained.

ホールド回路は、電流阻止用素子をさらに備えていることが好ましい。電流阻止用素子は、オペアンプの他方の入力端子と出力端子の間に接続され、オペアンプの他方の入力端子から出力端子に流れる電流（順方向電流）を通過させ、その逆方向に流れる電流（逆方向電流）を阻止する。
電流阻止用素子は、順方向電流が流れる際に一定の順方向電圧降下が生じる。そのため、ホールド期間に電流阻止用素子を介して順方向電流が流れると、オペアンプの出力端子の電圧が電圧出力端子の電圧から電流阻止用素子の順方向電圧降下だけ減少した電圧に保持される。図９に示すように、ホールド期間Ｔ２にオペアンプの出力端子の電圧Ｖ２が接地電位まで減少してしまうことがない。これによって、オペアンプの出力端子の電圧の振幅を縮小することができる。そのため、入力電圧の上昇に伴いホールド期間Ｔ２から更新期間Ｔ１へと移項する際に、オペアンプの出力端子の電圧が安定するまでの時間を短縮することができる。 The hold circuit preferably further includes a current blocking element. The current blocking element is connected between the other input terminal and the output terminal of the operational amplifier, passes a current (forward current) flowing from the other input terminal of the operational amplifier to the output terminal, and flows in the opposite direction (reverse current). Direction current).
In the current blocking element, a constant forward voltage drop occurs when a forward current flows. Therefore, when a forward current flows through the current blocking element during the hold period, the voltage at the output terminal of the operational amplifier is held at a voltage that is reduced by the forward voltage drop of the current blocking element from the voltage at the voltage output terminal. As shown in FIG. 9, the voltage V2 at the output terminal of the operational amplifier does not decrease to the ground potential during the hold period T2. Thereby, the amplitude of the voltage at the output terminal of the operational amplifier can be reduced. Therefore, when shifting from the hold period T2 to the update period T1 as the input voltage increases, the time until the voltage at the output terminal of the operational amplifier is stabilized can be shortened.

ホールド回路は第２基準電位端子をさらに備えており、電流阻止用素子は、半導体ウェル領域内に形成されているとともに一対の主電極とゲート電極を含む第３の絶縁ゲート型トランジスタを有していることが好ましい。
第３の絶縁ゲート型トランジスタは、一方の主電極とゲート電極がオペアンプの出力端子に接続されており、他方の主電極がオペアンプの他方の入力端子に接続されており、半導体ウェル領域が第２基準電位端子に接続されている。これによって、第３の絶縁ゲート型トランジスタは、オペアンプの他方の入力端子から出力端子に流れる電流を通過させ、その逆方向に流れる電流を阻止するダイオードとして機能する。
本発明のホールド回路では、電流阻止用素子を追加することで、より高速動作することが可能になる。これによって、より高い周波数の入力電圧のピークを正確にホールドすることができる。 The hold circuit further includes a second reference potential terminal, and the current blocking element includes a third insulated gate transistor formed in the semiconductor well region and including a pair of main electrodes and a gate electrode. Preferably it is.
In the third insulated gate transistor, one main electrode and the gate electrode are connected to the output terminal of the operational amplifier, the other main electrode is connected to the other input terminal of the operational amplifier, and the semiconductor well region is the second. Connected to the reference potential terminal. Thus, the third insulated gate transistor functions as a diode that allows a current flowing from the other input terminal of the operational amplifier to flow to the output terminal and blocks a current flowing in the opposite direction.
The hold circuit of the present invention can be operated at a higher speed by adding a current blocking element. As a result, the peak of the higher frequency input voltage can be accurately held.

第１の絶縁ゲート型トランジスタと第２の絶縁ゲート型トランジスタは、同一の半導体基板に一体として形成することが好ましい。第１の絶縁ゲート型トランジスタは、第１導電型の半導体ウェル領域と、第２導電型の第１コンタクト領域と、第２導電型の第３コンタクト領域と、バイアス領域と、ゲート電極を有している。第２の絶縁ゲート型トランジスタは、第１導電型の半導体ウェル領域と、第２導電型の第２コンタクト領域と、第２導電型の第３コンタクト領域と、バイアス領域と、ゲート電極を有している。
半導体ウェル領域は、半導体基板内に形成されている。第１コンタクト領域と第２コンタクト領域と第３コンタクト領域は、半導体ウェル領域内に形成されている。第１コンタクト領域と第２コンタクト領域と第３コンタクト領域は、半導体ウェル領域によって相互に隔てられている。第１コンタクト領域は、第１の絶縁ゲート型トランジスタの他方の主電極と接する。第２コンタクト領域は、第２の絶縁ゲート型トランジスタの他方の主電極と接する。第３コンタクト領域は、第１の絶縁ゲート型トランジスタの一方の主電極と接するとともに、第２の絶縁ゲート型トランジスタの一方の主電極と接する。バイアス領域は、半導体領域よりも不純物濃度を高くして端子を取り出すことが望ましく、半導体ウェル領域は、バイアス領域を介して出力端子に接続されている。
第１の絶縁ゲート型トランジスタの半導体ウェル領域は、第２の絶縁ゲート型トランジスタの半導体ウェル領域と一体に形成されている。第１の絶縁ゲート型トランジスタのバイアス領域は、第２の絶縁ゲート型トランジスタのバイアス領域と共通である。 The first insulated gate transistor and the second insulated gate transistor are preferably formed integrally on the same semiconductor substrate. The first insulated gate transistor includes a first conductivity type semiconductor well region, a second conductivity type first contact region, a second conductivity type third contact region, a bias region, and a gate electrode. ing. The second insulated gate transistor has a first conductivity type semiconductor well region, a second conductivity type second contact region, a second conductivity type third contact region, a bias region, and a gate electrode. ing.
The semiconductor well region is formed in the semiconductor substrate. The first contact region, the second contact region, and the third contact region are formed in the semiconductor well region. The first contact region, the second contact region, and the third contact region are separated from each other by a semiconductor well region. The first contact region is in contact with the other main electrode of the first insulated gate transistor. The second contact region is in contact with the other main electrode of the second insulated gate transistor. The third contact region is in contact with one main electrode of the first insulated gate transistor and is in contact with one main electrode of the second insulated gate transistor. The bias region preferably has a higher impurity concentration than the semiconductor region to take out the terminal, and the semiconductor well region is connected to the output terminal via the bias region.
The semiconductor well region of the first insulated gate transistor is formed integrally with the semiconductor well region of the second insulated gate transistor. The bias region of the first insulated gate transistor is common to the bias region of the second insulated gate transistor.

バイアス領域は不純物濃度が高く、バイアス領域の内部抵抗が低い。このため、バイアス領域は、その領域内での電位分布が小さく、領域内全体がホールド回路の出力電圧に維持される。これによって、第３コンタクト領域とバイアス領域の間に生じる電位差を小さくすることができ、寄生ダイオードを介して流れるリーク電流を抑制する効果が良好に得られる。
また上記のように形成されることで、第１の絶縁ゲート型トランジスタと第２の絶縁ゲート型トランジスタを同一の半導体基板に一体として形成することができ、ホールド回路の製造コストを削減することが可能となる。 The bias region has a high impurity concentration, and the internal resistance of the bias region is low. For this reason, the bias region has a small potential distribution in the region, and the entire region is maintained at the output voltage of the hold circuit. As a result, the potential difference generated between the third contact region and the bias region can be reduced, and the effect of suppressing the leakage current flowing through the parasitic diode can be obtained satisfactorily.
Further, by forming as described above, the first insulated gate transistor and the second insulated gate transistor can be integrally formed on the same semiconductor substrate, and the manufacturing cost of the hold circuit can be reduced. It becomes possible.

本発明によると、入力電圧Ｖinのピーク電圧またはボトム電圧を良好に保持することができるホールド回路を提供することができる。 According to the present invention, it is possible to provide a hold circuit that can satisfactorily hold the peak voltage or the bottom voltage of the input voltage Vin.

以下に説明する実施例の主要な特徴を最初に整理する。
（特徴１）変化する入力電圧を保持するピークホールド回路では、スイッチ回路を構成する絶縁ゲート型トランジスタにｐ型の絶縁ゲート型トランジスタが利用される。
（特徴２）変化する入力電圧を保持するボトムホールド回路では、スイッチ回路を構成する絶縁ゲート型トランジスタにｎ型の絶縁ゲート型トランジスタが利用される。 The main features of the embodiments described below are first organized.
(Feature 1) In a peak hold circuit that holds a changing input voltage, a p-type insulated gate transistor is used as an insulated gate transistor that constitutes a switch circuit.
(Feature 2) In a bottom hold circuit that holds a changing input voltage, an n-type insulated gate transistor is used as an insulated gate transistor that constitutes a switch circuit.

（第１実施例）
図１に、ピーク電圧のホールド回路１０を示す。ホールド回路１０は、アナログ電圧を入力する入力端子２０と、コンデンサ３６に保持している電圧を出力する出力端子２２と、接地して用いる基準電位端子２４と、オペアンプ３０と、スイッチ回路３２と、コンデンサ３６と、オペアンプ３８を備えている。
オペアンプ３０と、スイッチ回路３２と、コンデンサ３６と、基準電位端子２４は、その順序で直列に接続されている。
オペアンプ３８は、スイッチ回路３２とコンデンサ３６との接続点２６と出力端子２２の間に接続されており、出力端子２２の電圧を接続点２６の電圧に等しく維持している。
オペアンプ３０の非反転入力端子３０ｂは、入力端子２０に接続されている。オペアンプ３０の反転入力端子３０ａは、出力端子２２に接続されている。オペアンプ３０の出力端子３０ｃは、スイッチ回路３２に接続されている。オペアンプ３０は、上記のように接続することで、スイッチ回路３２がオンしたときに、オペアンプ３０の反転入力端子３０ａの電圧を非反転入力端子３０ｂの電圧に一致させている。
スイッチ回路３２は、半導体ウェル領域に形成されているｐ型の絶縁ゲート型トランジスタ３４を備えている。絶縁ゲート型トランジスタ３４は、一対の主電極３４ａ、３４ｂとバイアス電極３４ｃとゲート電極３４ｄを有する。絶縁ゲート型トランジスタ３４の一方の主電極３４ｂとゲート電極３４ｄが、配線１４を介して接続点２６に接続されている。絶縁ゲート型トランジスタ３４の他方の主電極３４ａが、配線１２を介してオペアンプ３０の出力端子３０ｃに接続されている。絶縁ゲート型トランジスタ３４のバイアス電極３４ｃが、配線１６を介して出力端子２２に接続されている。
オペアンプ３８の非反転入力端子３８ｂは、スイッチ回路３２とコンデンサ３６の接続点２６に接続されている。オペアンプ３８の出力端子３８ｃは、出力端子２２に接続されている。オペアンプ３８では、その反転入力端子３８ａが出力端子３８ｃに接続されてインピーダンス変換回路を形成している。そのため、オペアンプ３８はインピーダンス変換回路３８と呼ぶことができる。インピーダンス変換回路３８は、上記のように接続することで、出力端子３８ｃの電圧を非反転入力端子３８ｂの電圧に一致させている。また、出力端子３８ｃと非反転入力端子３８ｂの間は高抵抗であり、実質的に絶縁している。出力端子３８ｃに電流が流れても、非反転入力端子３８ｂの電圧が低下することはなく、コンデンサ３６に蓄えられた電荷がインピーダンス変換回路３８を通して放電することがない。 (First embodiment)
FIG. 1 shows a peak voltage hold circuit 10. The hold circuit 10 includes an input terminal 20 for inputting an analog voltage, an output terminal 22 for outputting a voltage held in the capacitor 36, a reference potential terminal 24 used for grounding, an operational amplifier 30, a switch circuit 32, A capacitor 36 and an operational amplifier 38 are provided.
The operational amplifier 30, the switch circuit 32, the capacitor 36, and the reference potential terminal 24 are connected in series in that order.
The operational amplifier 38 is connected between the connection point 26 between the switch circuit 32 and the capacitor 36 and the output terminal 22, and maintains the voltage at the output terminal 22 equal to the voltage at the connection point 26.
The non-inverting input terminal 30 b of the operational amplifier 30 is connected to the input terminal 20. An inverting input terminal 30 a of the operational amplifier 30 is connected to the output terminal 22. The output terminal 30 c of the operational amplifier 30 is connected to the switch circuit 32. The operational amplifier 30 is connected as described above so that the voltage of the inverting input terminal 30a of the operational amplifier 30 matches the voltage of the non-inverting input terminal 30b when the switch circuit 32 is turned on.
The switch circuit 32 includes a p-type insulated gate transistor 34 formed in the semiconductor well region. The insulated gate transistor 34 has a pair of main electrodes 34a and 34b, a bias electrode 34c, and a gate electrode 34d. One main electrode 34 b and gate electrode 34 d of the insulated gate transistor 34 are connected to the connection point 26 through the wiring 14. The other main electrode 34 a of the insulated gate transistor 34 is connected to the output terminal 30 c of the operational amplifier 30 through the wiring 12. A bias electrode 34 c of the insulated gate transistor 34 is connected to the output terminal 22 through the wiring 16.
The non-inverting input terminal 38 b of the operational amplifier 38 is connected to the connection point 26 between the switch circuit 32 and the capacitor 36. An output terminal 38 c of the operational amplifier 38 is connected to the output terminal 22. In the operational amplifier 38, the inverting input terminal 38a is connected to the output terminal 38c to form an impedance conversion circuit. Therefore, the operational amplifier 38 can be called an impedance conversion circuit 38. The impedance conversion circuit 38 is connected as described above so that the voltage at the output terminal 38c matches the voltage at the non-inverting input terminal 38b. The output terminal 38c and the non-inverting input terminal 38b have a high resistance and are substantially insulated. Even when a current flows through the output terminal 38 c, the voltage at the non-inverting input terminal 38 b does not drop, and the charge stored in the capacitor 36 does not discharge through the impedance conversion circuit 38.

スイッチ回路３２では、絶縁ゲート型トランジスタ３４の他方の主電極３４ａにゲート電極３４ｄの電圧よりも高い電圧が印加された時にスイッチ回路３２がオンする。ゲート電極３４ｄは一方の主電極３４ｂに接続されている。そのため、スイッチ回路３２では、他方の主電極３４ａに一方の主電極３４ｂの電圧よりも高い電圧が印加された時にスイッチ回路３２がオンする。ここで、他方の主電極３４ａに一方の主電極３４ｂの電圧よりも高い電圧が印加される期間を更新期間と呼ぶ。
また、スイッチ回路３２では、他方の主電極３４ａにゲート電極３４ｄの電圧よりも低い電位が印加された時にスイッチ回路３２がオフする。即ち、スイッチ回路３２では、他方の主電極３４ａに一方の主電極３４ｂの電圧よりも低い電圧が印加された時にスイッチ回路３２がオフする。ここで、他方の主電極３４ａに一方の主電極３４ｂの電圧よりも低い電圧が印加される期間をホールド期間と呼ぶ。
スイッチ回路３２では、上記のように接続されることで、主電極３４ａ，３４ｂの電位差によってオン／オフ状態が切換わる。即ち、スイッチ回路３２は、電極間の電位差によってオン／オフ状態が切換わるダイオードとして機能する。 In the switch circuit 32, when a voltage higher than the voltage of the gate electrode 34d is applied to the other main electrode 34a of the insulated gate transistor 34, the switch circuit 32 is turned on. The gate electrode 34d is connected to one main electrode 34b. Therefore, in the switch circuit 32, the switch circuit 32 is turned on when a voltage higher than the voltage of the one main electrode 34b is applied to the other main electrode 34a. Here, a period in which a voltage higher than the voltage of one main electrode 34b is applied to the other main electrode 34a is referred to as an update period.
In the switch circuit 32, the switch circuit 32 is turned off when a potential lower than the voltage of the gate electrode 34d is applied to the other main electrode 34a. That is, in the switch circuit 32, the switch circuit 32 is turned off when a voltage lower than the voltage of the one main electrode 34b is applied to the other main electrode 34a. Here, a period in which a voltage lower than the voltage of one main electrode 34b is applied to the other main electrode 34a is referred to as a hold period.
In the switch circuit 32, the on / off state is switched by the potential difference between the main electrodes 34a and 34b by being connected as described above. That is, the switch circuit 32 functions as a diode whose on / off state is switched by the potential difference between the electrodes.

図２を用いて、絶縁ゲート型トランジスタ３４の構造を説明する。図２に、半導体基板４２内の半導体ウェル領域４４に形成された絶縁ゲート型トランジスタ３４の断面図を示す。
絶縁ゲート型トランジスタ３４は、ｐ型の絶縁ゲート型トランジスタであり、ｐ型不純物を低濃度に含んだ半導体基板４２に形成されている。ｎ型の半導体ウェル領域４４が半導体基板４２に形成されている。半導体ウェル領域４４は、半導体基板４２に半導体基板４２の不純物濃度よりも高いｎ型不純物を打ち込むことによって形成されている。ｐ型の第１コンタクト領域４６とｐ型の第３コンタクト領域４８が半導体ウェル領域４４内に形成されている。第１コンタクト領域４６と第３コンタクト領域４８は、半導体ウェル領域４４の一部に半導体ウェル領域４４の不純物濃度よりも高いｐ型不純物を打ち込むことによって形成されている。第１コンタクト領域４６と第３コンタクト領域４８は、半導体ウェル領域４４によって隔てられている。ｎ型のバイアス領域５０が半導体ウェル領域４４内に形成されている。バイアス領域５０は、半導体ウェル領域４４に半導体ウェル領域４４よりも高い濃度のｎ型不純物を打ち込むことによって形成されている。バイアス領域５０は半導体ウェル領域４４によって、第１コンタクト領域４６と第３コンタクト領域４８から隔てられている。第１コンタクト領域４６と第３コンタクト領域４８の間に存在している半導体ウェル領域４４に対向する位置には、絶縁膜５２を介してゲート電極３４ｄが形成されている。
第１コンタクト領域４６は、他方の主電極３４ａに接続されている。第３コンタクト領域４８は、一方の主電極３４ｂに接続されている。バイアス領域５０は、バイアス電極３４ｃに接続されている。バイアス電極３４ｃは、配線１６を介して出力端子２２に接続されており、これによって、半導体ウェル領域４４がバイアス領域５０を介して出力端子２２に接続されている。
図２に示すように、絶縁ゲート型トランジスタ３４の異なる導電型の領域の間に、寄生ダイオード５４、５６が形成されている。ｎ型の半導体ウェル領域４４とｐ型の第１コンタクト領域４６の間に、寄生ダイオード５４が形成されている。ｎ型の半導体ウェル領域４４とｎ型の第３コンタクト領域４８の間に、寄生ダイオード５６が形成されている。 The structure of the insulated gate transistor 34 will be described with reference to FIG. FIG. 2 shows a cross-sectional view of the insulated gate transistor 34 formed in the semiconductor well region 44 in the semiconductor substrate 42.
The insulated gate transistor 34 is a p-type insulated gate transistor, and is formed on a semiconductor substrate 42 containing p-type impurities at a low concentration. An n-type semiconductor well region 44 is formed in the semiconductor substrate 42. The semiconductor well region 44 is formed by implanting an n-type impurity higher than the impurity concentration of the semiconductor substrate 42 into the semiconductor substrate 42. A p-type first contact region 46 and a p-type third contact region 48 are formed in the semiconductor well region 44. The first contact region 46 and the third contact region 48 are formed by implanting a p-type impurity higher than the impurity concentration of the semiconductor well region 44 into a part of the semiconductor well region 44. The first contact region 46 and the third contact region 48 are separated by the semiconductor well region 44. An n-type bias region 50 is formed in the semiconductor well region 44. The bias region 50 is formed by implanting an n-type impurity having a higher concentration than the semiconductor well region 44 into the semiconductor well region 44. The bias region 50 is separated from the first contact region 46 and the third contact region 48 by the semiconductor well region 44. A gate electrode 34 d is formed via an insulating film 52 at a position facing the semiconductor well region 44 existing between the first contact region 46 and the third contact region 48.
The first contact region 46 is connected to the other main electrode 34a. The third contact region 48 is connected to one main electrode 34b. The bias region 50 is connected to the bias electrode 34c. The bias electrode 34 c is connected to the output terminal 22 via the wiring 16, whereby the semiconductor well region 44 is connected to the output terminal 22 via the bias region 50.
As shown in FIG. 2, parasitic diodes 54 and 56 are formed between regions of different conductivity types of the insulated gate transistor 34. A parasitic diode 54 is formed between the n-type semiconductor well region 44 and the p-type first contact region 46. A parasitic diode 56 is formed between the n-type semiconductor well region 44 and the n-type third contact region 48.

ホールド回路１０では、入力端子２０に出力端子２２の電圧よりも高い電圧が印加されると、オペアンプ３０を介して絶縁ゲート型トランジスタ３４の他方の主電極３４ａの電圧が上昇する。そして、他方の主電極３４ａの電圧がコンデンサ３６に保持されている電圧（これは、絶縁ゲート型トランジスタ３４の一方の主電極３４ｂの電圧に等しい。）よりも高くなると、絶縁ゲート型トランジスタ３４の他方の主電極３４ａが一方の主電極３４ｂに対して高電位となり、主電極３４ａ，３４ｂの間が導通する。正確には、トランジスタ３４のしきい値電圧や基板バイアス効果の度合いにより、導通に必要な電位差が決まる。これによって、入力端子２０に入力された入力電圧Ｖinに等しい電圧がコンデンサ３６に入力され、インピーダンス変換回路３８によって、この電圧が出力端子２２から出力される。このため、出力電圧Ｖoutが入力電圧Ｖinに追従して変動する。 In the hold circuit 10, when a voltage higher than the voltage of the output terminal 22 is applied to the input terminal 20, the voltage of the other main electrode 34 a of the insulated gate transistor 34 increases via the operational amplifier 30. When the voltage of the other main electrode 34a becomes higher than the voltage held in the capacitor 36 (this is equal to the voltage of one main electrode 34b of the insulated gate transistor 34), the voltage of the insulated gate transistor 34 is increased. The other main electrode 34a has a higher potential than the one main electrode 34b, and the main electrodes 34a and 34b are electrically connected. Precisely, the potential difference required for conduction is determined by the threshold voltage of the transistor 34 and the degree of the substrate bias effect. As a result, a voltage equal to the input voltage Vin input to the input terminal 20 is input to the capacitor 36, and this voltage is output from the output terminal 22 by the impedance conversion circuit 38. For this reason, the output voltage Vout varies following the input voltage Vin.

ホールド回路１０では、入力端子２０に出力端子２２の電圧よりも低い電圧が印加されると、オペアンプ３０を介して絶縁ゲート型トランジスタ３４の他方の主電極３４ａの電圧が下降する。そして、絶縁ゲート型トランジスタ３４の他方の主電極３４ａの電圧がコンデンサ３６に保持されている電圧よりも低くなると、絶縁ゲート型トランジスタ３４の他方の主電極３４ａが一方の主電極３４ｂに対して低電位となり、主電極３４ａ，３４ｂの間が非導通となる。これによって、入力端子２０に出力端子２２の電圧よりも低い入力電圧Ｖinが印加された際のコンデンサ３６に蓄えられていた電荷が保持され、出力電圧Ｖoutが保持される。 In the hold circuit 10, when a voltage lower than the voltage of the output terminal 22 is applied to the input terminal 20, the voltage of the other main electrode 34 a of the insulated gate transistor 34 decreases via the operational amplifier 30. When the voltage of the other main electrode 34a of the insulated gate transistor 34 becomes lower than the voltage held in the capacitor 36, the other main electrode 34a of the insulated gate transistor 34 is lower than the one main electrode 34b. It becomes a potential, and the main electrodes 34a and 34b become non-conductive. As a result, the charge stored in the capacitor 36 when the input voltage Vin lower than the voltage of the output terminal 22 is applied to the input terminal 20 is held, and the output voltage Vout is held.

本実施例のホールド回路１０では、絶縁ゲート型トランジスタ３４が主電極３４ａ，３４ｂの電位差によってオン／オフ状態が切換わるダイオードとして機能する。ダイオードとして機能する絶縁ゲート型トランジスタ３４の整流効果によって、入力電圧Ｖinのピーク電圧に相当する電荷をコンデンサＣに蓄えることができる。 In the hold circuit 10 of the present embodiment, the insulated gate transistor 34 functions as a diode whose on / off state is switched by the potential difference between the main electrodes 34a and 34b. Electric charges corresponding to the peak voltage of the input voltage Vin can be stored in the capacitor C by the rectifying effect of the insulated gate transistor 34 functioning as a diode.

また本実施例のホールド回路１０では、絶縁ゲート型トランジスタ３４のバイアス電極３４ｃが、配線１６を介して出力端子２２に接続されている。寄生ダイオード５６のアノードに相当する主電極３４ｂは、配線１４を介してインピーダンス変換回路３８の非反転入力端子３８ｂに接続されている。寄生ダイオード５６のカソードに相当するバイアス電極３４ｃは、配線１６を介してインピーダンス変換回路３８の出力端子３８ｃに接続されている。インピーダンス変換回路３８は、非反転入力端子３８ｂの電圧と出力端子３８ｃの電圧が等しく維持されている。そのため、寄生ダイオード５６のアノード・カソード間に電位差が発生しない。コンデンサ３６に蓄えられている電荷が寄生ダイオード５６を介して放電されることがない。 In the hold circuit 10 of the present embodiment, the bias electrode 34 c of the insulated gate transistor 34 is connected to the output terminal 22 through the wiring 16. The main electrode 34 b corresponding to the anode of the parasitic diode 56 is connected to the non-inverting input terminal 38 b of the impedance conversion circuit 38 via the wiring 14. The bias electrode 34 c corresponding to the cathode of the parasitic diode 56 is connected to the output terminal 38 c of the impedance conversion circuit 38 via the wiring 16. In the impedance conversion circuit 38, the voltage at the non-inverting input terminal 38b and the voltage at the output terminal 38c are kept equal. Therefore, no potential difference occurs between the anode and cathode of the parasitic diode 56. The electric charge stored in the capacitor 36 is not discharged through the parasitic diode 56.

さらに、本実施例のホールド回路１０では、絶縁ゲート型トランジスタ３４は、ゲート電極３４ｄと他方の主電極３４ａとの間の電位差によってオン／オフ状態が制御される。そのため、絶縁ゲート型トランジスタ３４の温度が上昇した場合でも、絶縁ゲート型トランジスタ３４がオフしている場合には、絶縁ゲート型トランジスタ３４の主電極３４ａ，３４ｂの間にリーク電流が流れることがない。そのため、絶縁ゲート型トランジスタ３４が高温状態となった場合でも、コンデンサ３６に蓄えられている電荷が絶縁ゲート型トランジスタ３４を介して放電されることがない。
以上のように、本実施例のホールド回路１０では、入力電圧Ｖinのピーク電圧を良好に保持することができる。 Furthermore, in the hold circuit 10 of this embodiment, the insulated gate transistor 34 is controlled to be turned on / off by the potential difference between the gate electrode 34d and the other main electrode 34a. Therefore, even when the temperature of the insulated gate transistor 34 rises, if the insulated gate transistor 34 is off, no leakage current flows between the main electrodes 34a and 34b of the insulated gate transistor 34. . Therefore, even when the insulated gate transistor 34 is in a high temperature state, the electric charge stored in the capacitor 36 is not discharged through the insulated gate transistor 34.
As described above, the hold circuit 10 of the present embodiment can hold the peak voltage of the input voltage Vin satisfactorily.

本実施例のホールド回路１０では、入力端子２０とスイッチ回路３２の間にオペアンプ３０が接続されている。
スイッチ回路３２に含まれる絶縁ゲート型トランジスタ３４では、他方の主電極３４ａから一方の主電極３４ｂに電荷を導通させる際に、他方の主電極３４ａと一方の主電極３４ｂの間に電圧降下が生じる。そのため、一方の主電極３４ａにコンデンサを接続し、他方の主電極３４ｂに入力端子２０を接続した場合、コンデンサ３６が保持している電圧を入力電圧Ｖinと良好に等しくすることができない。そのため、入力電圧Ｖinと出力電圧Ｖoutを良好に等しくすることができない。
入力端子２０とスイッチ回路３２の間にオペアンプ３０が接続されていると、オペアンプ３０が絶縁ゲート型トランジスタ３４に生じる電圧降下に基づいた量だけ増加した電圧を、オペアンプ３０の出力端子３０ｃから絶縁ゲート型トランジスタ３４の他方の主電極３４ａへと出力する。そのため、コンデンサ３６が保持している電圧を入力電圧Ｖinと良好に等しくすることができる。これによって、入力電圧Ｖinと出力電圧Ｖoutを良好に等しくすることができる。 In the hold circuit 10 of this embodiment, an operational amplifier 30 is connected between the input terminal 20 and the switch circuit 32.
In the insulated gate transistor 34 included in the switch circuit 32, when a charge is conducted from the other main electrode 34a to the one main electrode 34b, a voltage drop occurs between the other main electrode 34a and the one main electrode 34b. . Therefore, when a capacitor is connected to one main electrode 34a and the input terminal 20 is connected to the other main electrode 34b, the voltage held by the capacitor 36 cannot be made equal to the input voltage Vin. Therefore, the input voltage Vin and the output voltage Vout cannot be made equal.
When the operational amplifier 30 is connected between the input terminal 20 and the switch circuit 32, the voltage that the operational amplifier 30 has increased by an amount based on the voltage drop generated in the insulated gate transistor 34 is insulated from the output terminal 30 c of the operational amplifier 30. Is output to the other main electrode 34 a of the transistor 34. Therefore, the voltage held by the capacitor 36 can be made equal to the input voltage Vin. Thereby, the input voltage Vin and the output voltage Vout can be satisfactorily equalized.

（第２実施例）
本実施例の効果は、ボトム電圧のホールド回路にも有効である。
図３に、ボトム電圧のホールド回路１１０を示す。第１実施例との違いは、スイッチ回路１３２がｎ型の絶縁ゲート型トランジスタ１３４を有していることと、基準電位端子２４が電源電位ＶＤＤに接続されていることである。
ホールド回路１１０では、入力端子２０に出力端子２２の電圧よりも低い電圧が印加されると、オペアンプ３０を介して絶縁ゲート型トランジスタ１３４の他方の主電極１３４ａの電圧が下降する。そして、他方の主電極１３４ａの電圧がコンデンサ３６に保持されている電圧よりも低くなると、絶縁ゲート型トランジスタ１３４の他方の主電極１３４ａが一方の主電極１３４ｂに対して低電位となり、主電極１３４ａと１３４ｂの間が導通する。これにより、コンデンサ３６に保持されている電圧が更新される。入力端子２０に出力端子２２の電圧よりも低い電圧が印加される期間を更新期間と呼ぶ。
ホールド回路１１０では、入力端子２０に出力端子２２の電圧よりも高い電圧が印加されると、オペアンプ３０を介して絶縁ゲート型トランジスタ１３４の他方の主電極１３４ａの電圧が上昇する。そして、他方の主電極１３４ａの電圧がコンデンサ３６に保持されている電圧よりも高くなると、絶縁ゲート型トランジスタ１３４の他方の主電極１３４ａが一方の主電極１３４ｂに対して高電位となり、主電極１３４ａと１３４ｂの間が非導通となる。これにより、コンデンサ３６に保持されている電圧が維持される。入力端子２０に出力端子２２の電圧よりも高い電圧が印加される期間をホールド期間と呼ぶ。 (Second embodiment)
The effect of this embodiment is also effective for a bottom voltage hold circuit.
FIG. 3 shows a bottom voltage hold circuit 110. The difference from the first embodiment is that the switch circuit 132 has an n-type insulated gate transistor 134 and that the reference potential terminal 24 is connected to the power supply potential VDD.
In the hold circuit 110, when a voltage lower than the voltage of the output terminal 22 is applied to the input terminal 20, the voltage of the other main electrode 134 a of the insulated gate transistor 134 decreases via the operational amplifier 30. When the voltage of the other main electrode 134a becomes lower than the voltage held in the capacitor 36, the other main electrode 134a of the insulated gate transistor 134 becomes a low potential with respect to the one main electrode 134b, and the main electrode 134a. And 134b are conducted. As a result, the voltage held in the capacitor 36 is updated. A period during which a voltage lower than the voltage at the output terminal 22 is applied to the input terminal 20 is referred to as an update period.
In the hold circuit 110, when a voltage higher than the voltage of the output terminal 22 is applied to the input terminal 20, the voltage of the other main electrode 134 a of the insulated gate transistor 134 increases via the operational amplifier 30. When the voltage of the other main electrode 134a becomes higher than the voltage held in the capacitor 36, the other main electrode 134a of the insulated gate transistor 134 becomes a high potential with respect to the one main electrode 134b, and the main electrode 134a. And 134b become non-conductive. As a result, the voltage held in the capacitor 36 is maintained. A period during which a voltage higher than the voltage of the output terminal 22 is applied to the input terminal 20 is referred to as a hold period.

本実施例のホールド回路１１０では、絶縁ゲート型トランジスタ１３４のバイアス電極１３４ｃが出力端子２２に接続され、絶縁ゲート型トランジスタ１３４のゲート電極１３４ｄが一方の主電極１３４ｂに接続される。
そのため、絶縁ゲート型トランジスタ１３４の一方の主電極１３４ｂとバイアス電極１３４ｃの間の寄生ダイオード１５６を介して電源電位ＶＤＤからコンデンサ３６に電荷が充電されることもなければ、ホールド期間に絶縁ゲート型トランジスタ１３４を介してコンデンサ３６に電荷が充電されることもない。また、ホールド期間に絶縁ゲート型トランジスタ１３４が高温状態となった場合でも、絶縁ゲート型トランジスタ３４を介してコンデンサ３６に電荷が充電されることもない。コンデンサ３６を用いて入力電圧Ｖinのボトム電圧を良好に保持することができる。 In the hold circuit 110 of this embodiment, the bias electrode 134c of the insulated gate transistor 134 is connected to the output terminal 22, and the gate electrode 134d of the insulated gate transistor 134 is connected to one main electrode 134b.
Therefore, if the capacitor 36 is not charged from the power supply potential VDD via the parasitic diode 156 between the one main electrode 134b of the insulated gate transistor 134 and the bias electrode 134c, the insulated gate transistor is not held during the hold period. The capacitor 36 is not charged with electric charges via the 134. Further, even when the insulated gate transistor 134 is in a high temperature state during the hold period, the capacitor 36 is not charged through the insulated gate transistor 34. By using the capacitor 36, the bottom voltage of the input voltage Vin can be satisfactorily maintained.

（第３実施例）
図４に、ピーク電圧のホールド回路２１０を示す。第１実施例との違いは、オペアンプ３０の反転入力端子３０ａがスイッチ回路３２とコンデンサ３６との接続点２６に接続されていることである。
インピーダンス変換回路３８では、非反転入力端子３８ｂの電圧と出力端子３８ｃの電圧が等しく維持されている。また、インピーダンス変換回路３８の出力端子３８ｃは出力端子２２に接続されている。そのため、ホールド回路２１０においても、オペアンプ３０の反転入力端子３０ａの電圧は出力端子２２の電圧と等しく維持される。ホールド回路２１０においても、図１のホールド回路１０と同様に、コンデンサ３６を用いて入力電圧Ｖinのピーク電圧を良好に保持することができる。 (Third embodiment)
FIG. 4 shows a peak voltage hold circuit 210. The difference from the first embodiment is that the inverting input terminal 30 a of the operational amplifier 30 is connected to the connection point 26 between the switch circuit 32 and the capacitor 36.
In the impedance conversion circuit 38, the voltage at the non-inverting input terminal 38b and the voltage at the output terminal 38c are kept equal. The output terminal 38 c of the impedance conversion circuit 38 is connected to the output terminal 22. Therefore, also in the hold circuit 210, the voltage of the inverting input terminal 30a of the operational amplifier 30 is maintained equal to the voltage of the output terminal 22. In the hold circuit 210 as well, the peak voltage of the input voltage Vin can be satisfactorily held using the capacitor 36 as in the hold circuit 10 of FIG.

（第４実施例）
図５に、ピーク電圧のホールド回路３１０を示す。第１実施例との違いは、オペアンプ３０の反転入力端子３０ａと出力端子３０ｃの間に電流阻止用素子３６０を備えていることと、第２基準電位端子３２４を備えていることである。
電流阻止用素子３６０は、半導体ウェル領域に形成されているｐ型の絶縁ゲート型トランジスタ３６２を備えている。絶縁ゲート型トランジスタ３６２は、一対の主電極３６２ａ、３６２ｂとバイアス電極３６２ｃとゲート電極３６２ｄを有する。絶縁ゲート型トランジスタ３６２の一方の主電極３６２ｂとゲート電極３６２ｄが、オペアンプ３０の出力端子３０ｃに接続されている。絶縁ゲート型トランジスタ３６２の他方の主電極３６２ａが、オペアンプ３０の反転入力端子３０ａに接続されている。絶縁ゲート型トランジスタ３６２のバイアス電極３６２ｃが、第２基準電位端子３２４を介して電源電位ＶＤＤに接続されている。なお、絶縁ゲート型トランジスタ３６２においても、一方の主電極３６２ｂとバイアス電極３６２ｃの間に寄生ダイオードが形成され、他方の主電極３６２ａとバイアス電極３６２ｃの間に寄生ダイオードが形成されているが、その表示を省略する。 (Fourth embodiment)
FIG. 5 shows a peak voltage hold circuit 310. The difference from the first embodiment is that a current blocking element 360 is provided between the inverting input terminal 30 a and the output terminal 30 c of the operational amplifier 30 and a second reference potential terminal 324 is provided.
The current blocking element 360 includes a p-type insulated gate transistor 362 formed in the semiconductor well region. The insulated gate transistor 362 includes a pair of main electrodes 362a and 362b, a bias electrode 362c, and a gate electrode 362d. One main electrode 362 b and gate electrode 362 d of the insulated gate transistor 362 are connected to the output terminal 30 c of the operational amplifier 30. The other main electrode 362 a of the insulated gate transistor 362 is connected to the inverting input terminal 30 a of the operational amplifier 30. The bias electrode 362 c of the insulated gate transistor 362 is connected to the power supply potential VDD via the second reference potential terminal 324. In the insulated gate transistor 362, a parasitic diode is formed between one main electrode 362b and the bias electrode 362c, and a parasitic diode is formed between the other main electrode 362a and the bias electrode 362c. The display is omitted.

本実施例では、電流阻止用素子３６０に形成された絶縁ゲート型トランジスタ３６２がダイオードとして機能し、一方の主電極３６２ａから他方の主電極３６２ｂに流れる電流（順方向電流）を通過させる。また、他方の主電極３６２ｂから一方の主電極３６２ａに流れる電流を阻止する。
また、絶縁ゲート型トランジスタ３６２では、順方向電流が流れる際に、他方の主電極３６２ｂと一方の主電極３６２ａの間に電圧降下が生じる。そのため、ホールド期間に電流阻止用素子３６０を介して順方向電流が流れると、オペアンプ３０の出力端子３０ｃの電圧が出力端子２２の電圧から絶縁ゲート型トランジスタ３６２の主電極３６２ａ，３６２ｂの間の電圧降下だけ減少した電圧に保持される。そのため、図９に示すように、ホールド期間Ｔ２にオペアンプ３０の出力端子３０ｃの電圧Ｖ２が接地電位まで減少してしまうことがない。これによって、オペアンプ３０の出力端子３０ｃの電圧の振幅を縮小することができる。そのため、入力電圧Ｖinの上昇にともないホールド期間から更新期間に移項する際に、オペアンプの出力端子の電圧が安定するまでの時間を短縮することができる。 In this embodiment, the insulated gate transistor 362 formed in the current blocking element 360 functions as a diode, and allows a current (forward current) flowing from one main electrode 362a to the other main electrode 362b to pass therethrough. Further, current flowing from the other main electrode 362b to the one main electrode 362a is blocked.
In the insulated gate transistor 362, when a forward current flows, a voltage drop occurs between the other main electrode 362b and the one main electrode 362a. Therefore, when a forward current flows through the current blocking element 360 during the hold period, the voltage at the output terminal 30c of the operational amplifier 30 is changed from the voltage at the output terminal 22 to the voltage between the main electrodes 362a and 362b of the insulated gate transistor 362. It is held at a voltage reduced by a drop. Therefore, as shown in FIG. 9, the voltage V2 at the output terminal 30c of the operational amplifier 30 does not decrease to the ground potential during the hold period T2. Thereby, the amplitude of the voltage at the output terminal 30c of the operational amplifier 30 can be reduced. Therefore, when shifting from the hold period to the update period as the input voltage Vin increases, the time until the voltage at the output terminal of the operational amplifier is stabilized can be shortened.

（第５実施例）
図６に、ピーク電圧のホールド回路４１０を示す。第１実施例との違いは、コンデンサ３６と並列にリセット回路４７０を備えていることと、リセット端子４２４を備えていることである。
リセット回路４７０は、半導体ウェル領域に形成されているｐ型の絶縁ゲート型トランジスタ４７２を備えている。絶縁ゲート型トランジスタ４７２はスイッチ回路４３２に形成されている絶縁ゲート型トランジスタ４３４と同一導電型のトランジスタであり、図７を用いて後述するように、同一の半導体基板４４２に一体に形成されている。絶縁ゲート型トランジスタ４７２は、一対の主電極４７２ａ、４７２ｂとバイアス電極４７２ｃとゲート電極４７２ｄを有する。絶縁ゲート型トランジスタ４７２の一方の主電極４７２ｂは、スイッチ回路４３２とコンデンサ３６との接続点２６に接続されている。絶縁ゲート型トランジスタ４７２の他方の主電極４７２ａが、基準電位端子２４に接続されている。絶縁ゲート型トランジスタ４７２のゲート電極４７２ｄが、リセット端子４２４に接続されている。絶縁ゲート型トランジスタ４７２のバイアス電極４７２ｃは、絶縁ゲート型トランジスタ４３４のバイアス電極４３４ｃと共通であり、出力端子２２に接続されている。 (5th Example)
FIG. 6 shows a peak voltage hold circuit 410. The difference from the first embodiment is that a reset circuit 470 is provided in parallel with the capacitor 36 and a reset terminal 424 is provided.
The reset circuit 470 includes a p-type insulated gate transistor 472 formed in the semiconductor well region. The insulated gate transistor 472 is a transistor having the same conductivity type as the insulated gate transistor 434 formed in the switch circuit 432, and is formed integrally on the same semiconductor substrate 442 as will be described later with reference to FIG. . The insulated gate transistor 472 includes a pair of main electrodes 472a and 472b, a bias electrode 472c, and a gate electrode 472d. One main electrode 472 b of the insulated gate transistor 472 is connected to a connection point 26 between the switch circuit 432 and the capacitor 36. The other main electrode 472 a of the insulated gate transistor 472 is connected to the reference potential terminal 24. A gate electrode 472 d of the insulated gate transistor 472 is connected to the reset terminal 424. A bias electrode 472 c of the insulated gate transistor 472 is common to the bias electrode 434 c of the insulated gate transistor 434 and is connected to the output terminal 22.

図７を用いて、絶縁ゲート型トランジスタ４３４と絶縁ゲート型トランジスタ４７２が同一の半導体基板４４２に一体に形成されている構造を説明する。図７に、半導体基板４４２内の半導体ウェル領域４４４に形成された絶縁ゲート型トランジスタ４３４と絶縁ゲート型トランジスタ４７２の断面図を示す。
絶縁ゲート型トランジスタ４３４と絶縁ゲート型トランジスタ４７２は、共にｐ型の絶縁ゲート型トランジスタであり、ｐ型不純物を低濃度に含んだ半導体基板４４２に形成されている。ｎ型の半導体ウェル領域４４４が半導体基板４４２に形成されている。半導体ウェル領域４４４は、半導体基板４４２に半導体基板４４２の不純物濃度よりも高いｎ型不純物を打ち込むことによって形成されている。ｐ型の第１コンタクト領域４４６とｐ型の第２コンタクト領域４４７とｐ型の第３コンタクト領域４４８が半導体ウェル領域４４４内に形成されている。第１コンタクト領域４４６と第２コンタクト領域４４７と第３コンタクト領域４４８は、半導体ウェル領域４４４の一部に半導体ウェル領域４４４の不純物濃度よりも高いｐ型不純物を打ち込むことによって形成されている。第１コンタクト領域４４６と第２コンタクト領域４４７と第３コンタクト領域４４８は、半導体ウェル領域４４４によってお互いに隔てられている。ｎ型のバイアス領域４５０が半導体ウェル領域４４４内に形成されている。バイアス領域４５０は、半導体ウェル領域４４４に半導体ウェル領域４４４の不純物濃度よりも高い濃度のｎ型不純物を打ち込むことによって形成されている。バイアス領域４５０は半導体ウェル領域４４４によって、第１コンタクト領域４４６と第２コンタクト領域４４７と第３コンタクト領域４４８から隔てられている。第１コンタクト領域４４６と第３コンタクト領域４４８の間に存在している半導体ウェル領域４４４に対向する位置には、絶縁膜４５２を介してゲート電極４３４ｄが形成されている。第２コンタクト領域４４７と第３コンタクト領域４４８の間に存在している半導体ウェル領域４４４に対向する位置には、絶縁膜４５３を介してゲート電極４７２ｄが形成されている。 A structure in which the insulated gate transistor 434 and the insulated gate transistor 472 are integrally formed over the same semiconductor substrate 442 will be described with reference to FIGS. FIG. 7 is a cross-sectional view of the insulated gate transistor 434 and the insulated gate transistor 472 formed in the semiconductor well region 444 in the semiconductor substrate 442.
The insulated gate transistor 434 and the insulated gate transistor 472 are both p-type insulated gate transistors, and are formed on the semiconductor substrate 442 containing p-type impurities at a low concentration. An n-type semiconductor well region 444 is formed in the semiconductor substrate 442. The semiconductor well region 444 is formed by implanting n-type impurities higher than the impurity concentration of the semiconductor substrate 442 into the semiconductor substrate 442. A p-type first contact region 446, a p-type second contact region 447, and a p-type third contact region 448 are formed in the semiconductor well region 444. The first contact region 446, the second contact region 447, and the third contact region 448 are formed by implanting a p-type impurity higher in impurity concentration than the semiconductor well region 444 into a part of the semiconductor well region 444. The first contact region 446, the second contact region 447, and the third contact region 448 are separated from each other by the semiconductor well region 444. An n-type bias region 450 is formed in the semiconductor well region 444. The bias region 450 is formed by implanting an n-type impurity having a concentration higher than that of the semiconductor well region 444 into the semiconductor well region 444. The bias region 450 is separated from the first contact region 446, the second contact region 447, and the third contact region 448 by the semiconductor well region 444. A gate electrode 434 d is formed via an insulating film 452 at a position facing the semiconductor well region 444 existing between the first contact region 446 and the third contact region 448. A gate electrode 472 d is formed through an insulating film 453 at a position facing the semiconductor well region 444 existing between the second contact region 447 and the third contact region 448.

第１コンタクト領域４４６は、絶縁ゲート型トランジスタ４３４の他方の主電極４３４ａに接続されている。第２コンタクト領域４４７は、絶縁ゲート型トランジスタ４７２の他方の主電極４７２ａに接続されている。第３コンタクト領域４４８は、絶縁ゲート型トランジスタ４３４の一方の主電極４３２ｂに接続されているとともに、絶縁ゲート型トランジスタ４７２の一方の主電極４７２ｂに接続されている。バイアス領域４５０は、絶縁ゲート型トランジスタ４３４と絶縁ゲート型トランジスタ４７２に共通のバイアス電極であるバイアス電極４３４ｃ（４７２ｃ）に接続されている。バイアス電極４３４ｃは出力端子２２に接続されており、これによって、半導体ウェル領域４４４がバイアス領域４５０を介して出力端子２２に接続されている。
図７に示すように、絶縁ゲート型トランジスタ４３４と絶縁ゲート型トランジスタ４７２の異なる導電型の領域の間に、寄生ダイオード４５４，４５５，４５６が形成されている。ｎ型の半導体ウェル領域４４４とｐ型の第１コンタクト領域４４６の間に、寄生ダイオード４５４が形成されている。ｎ型の半導体ウェル領域４４４とｐ型の第２コンタクト領域４４７の間に、寄生ダイオード４５５が形成されている。ｎ型の半導体ウェル領域４４４とｎ型の第３コンタクト領域４４８の間に、寄生ダイオード４５６が形成されている。 The first contact region 446 is connected to the other main electrode 434 a of the insulated gate transistor 434. The second contact region 447 is connected to the other main electrode 472 a of the insulated gate transistor 472. The third contact region 448 is connected to one main electrode 432 b of the insulated gate transistor 434 and is also connected to one main electrode 472 b of the insulated gate transistor 472. The bias region 450 is connected to a bias electrode 434 c (472 c) that is a bias electrode common to the insulated gate transistor 434 and the insulated gate transistor 472. The bias electrode 434 c is connected to the output terminal 22, whereby the semiconductor well region 444 is connected to the output terminal 22 through the bias region 450.
As shown in FIG. 7, parasitic diodes 454, 455, and 456 are formed between regions of different conductivity types of the insulated gate transistor 434 and the insulated gate transistor 472. A parasitic diode 454 is formed between the n-type semiconductor well region 444 and the p-type first contact region 446. A parasitic diode 455 is formed between the n-type semiconductor well region 444 and the p-type second contact region 447. A parasitic diode 456 is formed between the n-type semiconductor well region 444 and the n-type third contact region 448.

ホールド回路４１０では、リセット端子４２４にロー信号が入力されると、絶縁ゲート型トランジスタ４７２の主電極４７２ａ，４７２ｂの間が導通する。コンデンサ３６に蓄えられた電荷が絶縁ゲート型トランジスタ４７２を通して基準電位端子２４から放出され、コンデンサ３６が保持していた電圧がリセットされる。ピーク電圧の測定後、リセット端子４２４にリセット信号に対応するロー信号を入力することで、コンデンサ３６が保持していたピーク電圧がリセットされ、次の測定に備えることができる。 In the hold circuit 410, when a low signal is input to the reset terminal 424, the main electrodes 472a and 472b of the insulated gate transistor 472 are brought into conduction. The electric charge stored in the capacitor 36 is discharged from the reference potential terminal 24 through the insulated gate transistor 472, and the voltage held by the capacitor 36 is reset. After the peak voltage is measured, a low signal corresponding to the reset signal is input to the reset terminal 424, so that the peak voltage held by the capacitor 36 is reset and can be prepared for the next measurement.

図７に示すように、リセット回路４７０では、コンデンサ３６に接続されている絶縁ゲート型トランジスタ４７２の一方の主電極４７２ｂが、第３コンタクト領域４４８に接続されている。第３コンタクト領域４４８と半導体ウェル領域４４４の間に、寄生ダイオード４５６が形成されている。寄生ダイオード４５６を介してコンデンサ３６に蓄えられている電荷が放電した場合、入力電圧Ｖinのピーク電圧を良好に保持することができない。本実施例のホールド回路４１０では、寄生ダイオード４５６のアノードに相当する主電極４７２ｂは、インピーダンス変換回路３８の非反転入力端子３８ｂに接続されている。寄生ダイオード５６のカソードに相当するバイアス電極４７２ｃは、インピーダンス変換回路３８の出力端子３８ｃに接続されている。インピーダンス変換回路３８は、非反転入力端子３８ｂの電圧と出力端子３８ｃの電圧が等しく維持されている。そのため、寄生ダイオード４５６のアノード・カソード間に電位差が発生しない。コンデンサ３６に蓄えられている電荷が寄生ダイオード４５６を介して放電されることがない。本実施例のホールド回路４１０でも、入力電圧Ｖinのピーク電圧を良好に保持することができる。 As shown in FIG. 7, in the reset circuit 470, one main electrode 472 b of the insulated gate transistor 472 connected to the capacitor 36 is connected to the third contact region 448. A parasitic diode 456 is formed between the third contact region 448 and the semiconductor well region 444. When the electric charge stored in the capacitor 36 is discharged through the parasitic diode 456, the peak voltage of the input voltage Vin cannot be maintained satisfactorily. In the hold circuit 410 of this embodiment, the main electrode 472 b corresponding to the anode of the parasitic diode 456 is connected to the non-inverting input terminal 38 b of the impedance conversion circuit 38. A bias electrode 472 c corresponding to the cathode of the parasitic diode 56 is connected to the output terminal 38 c of the impedance conversion circuit 38. In the impedance conversion circuit 38, the voltage at the non-inverting input terminal 38b and the voltage at the output terminal 38c are kept equal. Therefore, no potential difference occurs between the anode and cathode of the parasitic diode 456. The electric charge stored in the capacitor 36 is not discharged through the parasitic diode 456. Even in the hold circuit 410 of this embodiment, the peak voltage of the input voltage Vin can be satisfactorily held.

本実施例では、スイッチ回路４３２に形成される絶縁ゲート型トランジスタ４３４とリセット回路４７０に形成される絶縁ゲート型トランジスタ４７２を、共通の半導体基板４４２に形成することができる。さらに、絶縁ゲート型トランジスタ４３４の一方の主電極４３４ｂと絶縁ゲート型トランジスタ４７２の一方の主電極４７２ｂに共通に接続するコンタクト領域を形成することができる。そのため、スイッチ回路４３２とリセット回路４７０を製造するコストを削減することができ、ホールド回路４１０の製造コストを削減することが可能となる。 In this embodiment, the insulated gate transistor 434 formed in the switch circuit 432 and the insulated gate transistor 472 formed in the reset circuit 470 can be formed on the common semiconductor substrate 442. Further, a contact region connected in common to one main electrode 434 b of the insulated gate transistor 434 and one main electrode 472 b of the insulated gate transistor 472 can be formed. Therefore, the manufacturing cost of the switch circuit 432 and the reset circuit 470 can be reduced, and the manufacturing cost of the hold circuit 410 can be reduced.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、上記の本実施例では、スイッチ回路３２に含まれる絶縁ゲート型トランジスタ３４をｐ型の絶縁ゲート型トランジスタを用いて説明したが、ｎ型の絶縁ゲート型トランジスタを用いて形成されていてもよい。ｐ型とｎ型の絶縁ゲート型トランジスタを組み合わせて形成されていてもよい。絶縁ゲート型トランジスタ３４の導電型は限定されない。絶縁ゲート型トランジスタ３６２、絶縁ゲート型トランジスタ４７２についても同様である。
更に、上記の実施例で示した基準電圧端子２４では、いずれの場合でも電源電圧の高電位側に接続されていてもよければ、低電位側に接続されていてもよければ、高電位と低電位の中間電位に接続されていてもよい。 Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
For example, in the above-described embodiment, the insulated gate transistor 34 included in the switch circuit 32 has been described using a p-type insulated gate transistor, but may be formed using an n-type insulated gate transistor. Good. A combination of p-type and n-type insulated gate transistors may also be used. The conductivity type of the insulated gate transistor 34 is not limited. The same applies to the insulated gate transistor 362 and the insulated gate transistor 472.
Further, in any case, the reference voltage terminal 24 shown in the above embodiment may be connected to the high potential side of the power supply voltage or may be connected to the low potential side. It may be connected to an intermediate potential.

また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.

第１実施例のホールド回路１０の回路図を示す。1 is a circuit diagram of a hold circuit 10 according to a first embodiment. ホールド回路１０の等価回路を示す。An equivalent circuit of the hold circuit 10 is shown. 第２実施例のホールド回路１１０の等価回路を示す。An equivalent circuit of the hold circuit 110 of the second embodiment is shown. 第３実施例のホールド回路２１０の回路図を示す。The circuit diagram of the hold circuit 210 of 3rd Example is shown. 第４実施例のホールド回路３１０の回路図を示す。The circuit diagram of the hold circuit 310 of 4th Example is shown. 第５実施例のホールド回路４１０の回路図を示す。The circuit diagram of the hold circuit 410 of 5th Example is shown. ホールド回路４１０の等価回路を示す。An equivalent circuit of the hold circuit 410 is shown. 従来のピークホールド回路５１０を示す。A conventional peak hold circuit 510 is shown. 従来のピークホールド回路５１０の問題点を示す図である。It is a figure which shows the problem of the conventional peak hold circuit 510. FIG.

Explanation of symbols

１０ホールド回路
２０入力端子
２２出力端子
２４基準電位端子
２６接続点
３０オペアンプ
３２スイッチ回路
３４絶縁ゲート型トランジスタ
３６コンデンサ
３８インピーダンス変換回路（オペアンプ）
４２半導体基板
４４半導体ウェル領域
４６第１コンタクト領域
４８第３コンタクト領域
５０バイアス領域
５２絶縁膜
５４寄生ダイオード
５６寄生ダイオード
３２４第２基準電位端子
３６０電流阻止用素子
３６２第２の絶縁ゲート型トランジスタ
４２４リセット端子
４７０リセット回路
４７２第３の絶縁ゲート型トランジスタ
５１０ピークホールド回路 10 hold circuit 20 input terminal 22 output terminal 24 reference potential terminal 26 connection point 30 operational amplifier 32 switch circuit 34 insulated gate transistor 36 capacitor 38 impedance conversion circuit (op-amp)
42 Semiconductor substrate 44 Semiconductor well region 46 First contact region 48 Third contact region 50 Bias region 52 Insulating film 54 Parasitic diode 56 Parasitic diode 324 Second reference potential terminal 360 Current blocking element 362 Second insulated gate transistor 424 Reset Terminal 470 Reset circuit 472 Third insulated gate transistor 510 Peak hold circuit

Claims

A hold circuit that inputs a voltage that changes over time and holds the peak or bottom voltage of the voltage.
It includes a voltage input terminal for inputting the voltage, a voltage output terminal for outputting the held voltage, a reference potential terminal connected to the reference potential, an operational amplifier, a switch circuit, a capacitor, and an impedance conversion circuit. ,
The operational amplifier, the switch circuit, the capacitor, and the reference potential terminal are connected in series in that order,
The impedance conversion circuit is connected between a connection point between the switch circuit and the capacitor and the voltage output terminal, and maintains a voltage at the voltage output terminal equal to a voltage at the connection point.
The operational amplifier has one input terminal connected to the voltage input terminal, the other input terminal connected to either the connection point or the voltage output terminal, and an output terminal connected to the switch circuit. Connected,
The switch circuit includes a first insulated gate transistor formed in a semiconductor well region and including a pair of main electrodes and a gate electrode, and one main electrode and the gate electrode are connected to the connection point. The other main electrode is connected to the output terminal of the operational amplifier,
A hold circuit, wherein a semiconductor well region of the first insulated gate transistor is connected to the voltage output terminal.

It further includes a reset circuit and a reset terminal for inputting a reset signal.
The reset circuit is connected in parallel to the capacitor, has a second insulated gate transistor formed in the semiconductor well region and including a pair of main electrodes and a gate electrode, and the gate electrode Is connected to the reset terminal, and resets the electric charge charged in the capacitor when a reset signal is input to the reset terminal,
2. The hold circuit according to claim 1, wherein a semiconductor well region of the second insulated gate transistor is connected to the voltage output terminal.

A current blocking element,
3. The hold circuit according to claim 1, wherein the current blocking element is connected between the other input terminal and the output terminal of the operational amplifier.

A second reference potential terminal;
The current blocking element has a third insulated gate transistor formed in the semiconductor well region and including a pair of main electrodes and gate electrodes,
One main electrode and gate electrode of the third insulated gate transistor are connected to the output terminal of the operational amplifier, the other main electrode is connected to the other input terminal of the operational amplifier, and the semiconductor well region is The hold circuit according to claim 1, wherein the hold circuit is connected to the second reference potential terminal.

The first insulated gate transistor and the second insulated gate transistor are:
A first conductivity type semiconductor well region formed in the semiconductor substrate;
A second conductivity type first contact region formed in the semiconductor well region and in contact with the other main electrode of the first insulated gate transistor;
A second contact of a second conductivity type formed in the semiconductor well region, separated from the first contact region by the semiconductor well region, and in contact with the other main electrode of the second insulated gate transistor; Area,
Formed in the semiconductor well region, separated from the first contact region and the second contact region by the semiconductor well region, and one main electrode of the first insulated gate transistor and a second A third contact region of a second conductivity type in contact with one main electrode of the insulated gate transistor;
A bias region is formed in the semiconductor well region,
A gate electrode of the first insulated gate transistor is opposed to the semiconductor well region existing between the first contact region and the third contact region via an insulating film;
A gate electrode of the second insulated gate transistor is opposed to the semiconductor well region existing between the second contact region and the third contact region via an insulating film;
5. The hold circuit according to claim 2, wherein the semiconductor well region is connected to the voltage output terminal via the bias region. 6.