JP2010085177A - 半導体試験装置 - Google Patents
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Abstract
【解決手段】プログラムに記述されたパターン発生命令のシーケンスを制御するシーケンス制御回路を備えた半導体試験装置において、前記シーケンス制御回路は、シーケンス制御命令の一部のデコードをテスト実行直前に行うことを特徴とするもの。
【選択図】 図1
Description
プログラムに記述されたパターン発生命令のシーケンスを制御するシーケンス制御回路を備えた半導体試験装置において、
前記シーケンス制御回路は、シーケンス制御命令の一部のデコードをテスト実行直前に行うことを特徴とする。
前記シーケンス制御命令の一部は、条件分岐命令を含むことを特徴とする。
前記シーケンス制御回路は、
シーケンス制御命令を記憶するインストラクションメモリと、
このインストラクションメモリから入力されるシーケンス制御命令を解読して次のプログラムカウンタ信号を決定するプログラムカウンタ制御部と、
このプログラムカウンタ制御部のプログラムカウンタ信号を外部に出力するとともに前記インストラクションメモリに入力するフリップフロップと、
前記シーケンス制御命令の一部のデコードをテスト実行直前に行い、その変換出力を前記インストラクションメモリに入力する命令変換部、
とで構成されていることを特徴とする。
コンピュータからインストラクションメモリ22にシーケンス制御命令が転送される場合であって、テスト実行の直前に「JPFLGn」命令を「NOOP」または「JUMP」命令に変換する例について説明する。
周期t1において、コンピュータから転送されるシーケンス制御命令が「NOOP」なので、JPFLG命令識別部31はJPFLGメモリライトイネーブル信号kをネゲートする。JPFLGデータメモリ33およびJPFLGアドレスメモリ34はライトされず、JPFLGカウンタ32はインクリメントしない。
22 インストラクションメモリ
23 プログラムカウンタ制御部
24 JPFLG命令変換部
Claims (3)
- プログラムに記述されたパターン発生命令のシーケンスを制御するシーケンス制御回路を備えた半導体試験装置において、
前記シーケンス制御回路は、シーケンス制御命令の一部のデコードをテスト実行直前に行うことを特徴とする半導体試験装置。 - 前記シーケンス制御命令の一部は、条件分岐命令を含むことを特徴とする請求項1記載の半導体試験装置。
- 前記シーケンス制御回路は、
シーケンス制御命令を記憶するインストラクションメモリと、
このインストラクションメモリから入力されるシーケンス制御命令を解読して次のプログラムカウンタ信号を決定するプログラムカウンタ制御部と、
このプログラムカウンタ制御部のプログラムカウンタ信号を外部に出力するとともに前記インストラクションメモリに入力するフリップフロップと、
前記シーケンス制御命令の一部のデコードをテスト実行直前に行い、その変換出力を前記インストラクションメモリに入力する命令変換部、
とで構成されていることを特徴とする請求項1または2記載の半導体試験装置。
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