JP2010066091A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

【課題】バーンイン処理においては、以下のような問題が発生することが、本願発明者らによって、明らかにされた。すなわち、大電流・高発熱の超高速ＳＲＡＭのバーンイン時に、デバイス温度が上昇して熱暴走し、デバイスが焼損してしまうというものである。これらの超高速ＳＲＡＭ製品は狭ピッチＢＧＡのためバーンイン・ソケットに変換基板を使っているが、この部分で熱伝導が悪いことが、熱暴走の原因である。パッケージの上方に放熱構造体を取り付ける等の方法を検討したが、デバイス上面に傷・汚れが残り、また作業性も悪く、量産に不向きであることが明らかとなった。
【解決手段】本願発明はソケット・ピッチ変換基板を用いた半導体集積回路装置の製造工程におけるバーンイン処理において、バーンイン・ボードとバーンイン・ソケット間に熱伝導シートを介在させるものである。
【選択図】図２

Description

本発明は、半導体集積回路装置（または半導体装置）の製造方法におけるテスト技術、特にバーンイン処理に適用して有効な技術に関する。

日本特開２００３−０８４０３０号公報（特許文献１）には、ＢＧＡ型の半導体集積回路装置に対するバーンイン処理において、バーンイン処理装置に装着されたバーンイン・ボード上の複数のバーンイン・ソケットに挿入された被検査デバイスに上面からヒートシンク・ユニットを押し付けることにより、発熱量の大きい複数のデバイスのバーンイン処理を可能とする技術が開示されている。

日本特開平１１−０６７３９６号公報（特許文献２）には、ＢＧＡ型の半導体集積回路装置に対するバーンイン処理において、バーンイン・ソケットとバーンイン・ボード間にソケット・ピッチ変換基板を挿入することによって、バーンイン・ボードの更なる微細化や多層化をすることなく狭ピッチのデバイスのバーンイン処理を可能とする技術が開示されている。

特開２００３−０８４０３０号公報 特開平１１−０６７３９６号公報

バーンイン処理においては、以下のような問題が発生することが、本願発明者らによって、明らかにされた。すなわち、大電流・高発熱の超高速ＳＲＡＭのバーンイン時に、デバイス温度が上昇して熱暴走し、デバイスが焼損してしまうというものである。これらの超高速ＳＲＡＭ製品は狭ピッチＢＧＡのためバーンイン・ソケットに変換基板を使っているが、この部分で熱伝導が悪いことが、熱暴走の原因である。パッケージの上方に放熱構造体を取り付ける等の方法を検討したが、デバイス上面に傷・汚れが残り、また作業性も悪く、量産に不向きであることが明らかとなった。

本願発明は、これらの課題を解決するためになされたものである。

本発明の目的は、量産に適合した半導体集積回路装置の製造プロセスを提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、本願発明はソケット・ピッチ変換基板を用いた半導体集積回路装置の製造工程におけるバーンイン処理において、バーンイン・ボードとバーンイン・ソケット間に熱伝導シートを介在させるものである。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、ソケット・ピッチ変換基板を用いた半導体集積回路装置の製造工程におけるバーンイン処理において、バーンイン・ボードとバーンイン・ソケット間に熱伝導シートを介在させることで、大電流・高発熱の超高速ＳＲＡＭのバーンイン時に、放熱の悪さから来る熱暴走の発生を防止することができる。

〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。

１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）バーンイン・ボードの第１の主面上に設置された多数のバーンイン・ソケットの各々に被テスト・デバイスをセットする工程；
（ｂ）前記工程（ａ）の後、前記被テスト・デバイスがセットされた前記バーンイン・ボードをバーンイン装置内に導入する工程；
（ｃ）前記工程（ｂ）の後、前記バーンイン装置内において、バーンイン処理を実行する工程、
ここで、各バーンイン・ソケットと前記バーンイン・ボードの前記第１の主面間にはソケット・ピッチ変換基板が設置されており、このソケット・ピッチ変換基板と前記バーンイン・ボードの前記第１の主面間には放熱シートが設置されている。

次に、本願において開示される発明のその他の実施の形態について概要を説明する。

２．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）バーンイン・ボードの第１の主面上に設置された多数のバーンイン・ソケットの各々に被テスト・デバイスをセットする工程；
（ｂ）前記工程（ａ）の後、前記被テスト・デバイスがセットされた前記バーンイン・ボードをバーンイン装置内に導入する工程；
（ｃ）前記工程（ｂ）の後、前記バーンイン装置内において、バーンイン処理を実行する工程、
ここで、前記バーンイン・ボードの第２の主面側には裏面保護金属板が設置されており、この裏面保護金属板と各バーンイン・ソケットに対応する前記バーンイン・ボードの前記第２の主面間には放熱シートが設置されている。

〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。

２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。

３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。

４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。

５．「半導体チップ」または単に「チップ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコン・チップを指すが、エピタキシャル基板、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合基板等も含むことは言うまでもない。なお、本願において、基板としての半導体は、主にシリコン系半導体をさすが、ＧａＡｓ系その他の化合物系半導体であってもよい。

６．「バーンイン処理」は、半導体集積回路装置の製造工程中に行われる各種の電気的特性試験とともの行われるスクリーニング処理の一種であり、エージング処理とも呼ばれる。一般に、（常温と比較して）高温下において（たとえば摂氏１２５度程度）、通常よりも高電圧を印加するので、バーンインとよばれる。ここでは、テスト・バーンインを含む。

７．上下方向の記載については、図示に対応して記載するが、実際のバーンイン処理は、バーンイン・ボードを任意の配向でセットして実施可能である。

〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。

１．本願の一実施の形態の半導体集積回路装置の製造方法におけるバーンイン処理等の説明（主に図１から３）
この例は、シリコン系の半導体基体（チップ）に集積され、ＢＧＡ型のパッケージ構造とされた０．５ミリ・メートル・ピッチ（ピン数８００から９００程度）の超高速ＳＲＡＭに対するバーンイン処理の例を示す。

図１は本願の一実施の形態の半導体集積回路装置の製造方法におけるバーンイン処理に使用するバーンイン・ボードの全体断面図である。図２は本願の一実施の形態の半導体集積回路装置の製造方法におけるバーンイン処理に使用するバーンイン・ボードの単位部分（図１のＲ部分に対応）の図３Ｘ−Ｘ’断面に対応する要部断面図である。図３は本願の一実施の形態の半導体集積回路装置の製造方法におけるバーンイン処理に使用するバーンイン・ボード上のソケット・ピッチ変換基板の模式裏面図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法におけるバーンイン処理等を説明する。

図１に示すように、ガラス・エポキシ配線基板等（一般に多層配線基板）で構成されたバーンイン・ボード本体２の裏面２ｂ（第２の主面）には、補強枠体１５を介して裏面保護金属板７が取り付けられている。バーンイン・ボード本体２の表面２ａ（第１の主面）には、多数のバーンイン・ソケット３（たとえば５０から１５０個）がソケット・ピッチ変換基板５を介して、取り付けられている。各バーンイン・ソケット３内には、被処理デバイス１（たとえばＢＧＡ型パッケージ形状を有するデバイス）がセットされている（図２参照）。そして、この状態で、バーンイン・ボード２は、他の複数のバーンイン・ボード２（通常、数枚から数十枚）とともに、バーンイン装置４のバーンイン・チャンバ内のスロットに装着されて、高温下においてバーンイン・ボード２の外部から必要な電圧（信号等を含む）が印加され、バーンイン処理が実行される。

次に、図１のＲ部の詳細を説明する。図２に示すように、バーンイン・ソケット３内には、被処理デバイス１がバンプ面を下にして、セットされている。各バンプ電極１４は、ソケット・コンタクト・ピン９と電気的に接続されている（直接又は間接にコンタクト接続されている）。ソケット・コンタクト・ピン９は、バーンイン・ボード本体２と同様なガラス・エポキシ配線基板等で構成されたソケット・ピッチ変換基板５にその上面５ａ側から挿入されており、その部分でソケット・ピッチ変換基板５と電気的に接続されている。これらのソケット・コンタクト・ピン９は、ソケット・ピッチ変換基板５内の多層配線により、エキスパンドされ対応する変換基板接続端子１１と電気的に接続されている。変換基板接続端子１１は、変換基板の絶縁枠体１０を貫通してバーンイン・ボード２に挿入され、そこでバーンイン・ボード２と電気的に接続されている。絶縁枠体１０には、中央リセス部１２があり、その部分に放熱シート６が貼り付けられている。ここで、放熱シート６としては、たとえば、信越シリコーン社製の熱伝導シート（シリコーン・ゴム）ＴＣ−２００ＴＸＥ等が好適である。寸法は、たとえば、縦・横１５ミリ・メートルで厚さは、２ミリ・メートル程度である。

図３にソケット・ピッチ変換基板５に裏面、すなわち、絶縁枠体１０の下面を示す。図３に示すように、絶縁枠体１０の周辺部には変換基板接続端子配列領域１１があり、中央部には中央リセス部１２がある。そして、この中央リセス部１２に放熱シート６が固定されている。

このようにソケット・ピッチ変換基板５とバーンイン・ソケット３の間に放熱シート６を介在させることで、図２に示すように、被処理デバイス１、バンプ電極１４、放熱シート６、およびバーンイン・ボード本体２からなる直接放熱経路を構成することができ、その結果、ソケット・ピッチ変換基板５を使用したバーンイン・ボード２の放熱を改善することができる。また、微細ピッチ品においても、ソケット・ピッチ変換基板５を使用できるので、高価な高集積多層配線基板を使用する必要がなく、バーンイン・ボードの単価を下げることが可能となり、結果として、バーンイン処理の費用を削減できる。

２．本願の他の実施の形態の半導体集積回路装置の製造方法におけるバーンイン処理等の説明（主に図４及び図５）
この例は、シリコン系の半導体基体（チップ）に集積され、ＢＧＡ型のパッケージ構造とされた１．０ミリ・メートル・ピッチ（ピン数２００から３００程度）の超高速ＳＲＡＭに対するバーンイン処理の例を示す。

図４は本願の他の実施の形態の半導体集積回路装置の製造方法におけるバーンイン処理に使用するバーンイン・ボードの全体断面図である。図５は本願の他の実施の形態の半導体集積回路装置の製造方法におけるバーンイン処理に使用するバーンイン・ボードの要部単位断面図（図４のＲ部分に対応）である。これらに基づいて、本願の他の実施の形態の半導体集積回路装置の製造方法におけるバーンイン処理等を説明する。

図４に示すように、ガラス・エポキシ配線基板等（一般に多層配線基板）で構成されたバーンイン・ボード本体２の裏面２ｂ（第２の主面）には、放熱シート６および補強枠体１５を介して裏面保護金属板７が取り付けられている。バーンイン・ボード本体２の表面２ａ（第１の主面）には、多数のバーンイン・ソケット３（たとえば５０から１５０個）が取り付けられている。各バーンイン・ソケット３内には、被処理デバイス１（たとえばＢＧＡ型パッケージ形状を有するデバイス）がセットされている（図５参照）。そして、この状態で、バーンイン・ボード２は、他の複数のバーンイン・ボード２（通常、数枚から数十枚）とともに、バーンイン装置４のバーンイン・チャンバ内のスロットに装着されて、高温下においてバーンイン・ボード２の外部から必要な電圧（信号等を含む）が印加され、バーンイン処理が実行される。

次に、図４のＲ部の詳細を説明する。図５に示すように、バーンイン・ソケット３内には、被処理デバイス１がバンプ面を下にして、セットされている。各バンプ電極１４は、ソケット・コンタクト・ピン９と電気的に接続されている（直接又は間接にコンタクト接続されている）。ソケット・コンタクト・ピン９は、バーンイン・ボード２に挿入され、そこでバーンイン・ボード２と電気的に接続されている。

前記のように、裏面保護金属板７の上面とバーンイン・ボード２の第２の主面２ｂ（下面）間の各バーンイン・ソケット３に対応する部分には、放熱シート６が貼り付けられている。前記したように、放熱シート６としては、たとえば、信越シリコーン社製の熱伝導シート（シリコーン・ゴム）ＴＣ−２００ＴＸＥ等が好適である。寸法は、たとえば、縦・横１５ミリ・メートルで厚さは、２ミリ・メートル程度である。

このように裏面保護金属板７の上面とバーンイン・ボード２の第２の主面２ｂ（下面）間の各バーンイン・ソケット３に対応する部分に放熱シート６を介在させることで、図５に示すように、被処理デバイス１、バンプ電極１４、バーンイン・ボード本体２、放熱シート６、および裏面保護金属板７からなる直接放熱経路を構成することができ、その結果、バーンイン・ボード２の放熱を改善することができる。

なお、セクション２の裏面保護金属板７とバーンイン・ボード２間の放熱シート６をセクション１のソケット・ピッチ変換基板５を用いたバーンイン・ボード２に単独で、またはソケット・ピッチ変換基板５とバーンイン・ボード２間の放熱シート６と併せて適用してもよい。

３．サマリ
以上本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、前記実施の形態においては、高速ＳＲＡＭのバーンイン処理を具体的に説明したが、本願発明はそれに限定されるものではなく、ＤＲＡＭ，フラッシュ・メモリ、その他のメモリ、これらのメモリを有するＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）型の半導体集積回路装置、マイクロ・コンピュータ用半導体集積回路装置、及びロジック又はデータ処理用半導体集積回路装置等のバーンイン処理等に広く適用できることは言うまでもない。

本願の一実施の形態の半導体集積回路装置の製造方法におけるバーンイン処理に使用するバーンイン・ボードの全体断面図である。 本願の一実施の形態の半導体集積回路装置の製造方法におけるバーンイン処理に使用するバーンイン・ボードの単位部分（図１のＲ部分に対応）の図３Ｘ−Ｘ’断面に対応する要部断面図である。 本願の一実施の形態の半導体集積回路装置の製造方法におけるバーンイン処理に使用するバーンイン・ボード上のソケット・ピッチ変換基板の模式裏面図である。 本願の他の実施の形態の半導体集積回路装置の製造方法におけるバーンイン処理に使用するバーンイン・ボードの全体断面図である。 本願の他の実施の形態の半導体集積回路装置の製造方法におけるバーンイン処理に使用するバーンイン・ボードの要部単位断面図（図４のＲ部分に対応）である。

符号の説明

１ 被処理デバイス
２ バーンイン・ボード（または同本体）
２ａ バーンイン・ボードの第１の主面
２ｂ バーンイン・ボードの第２の主面
３ バーンイン・ソケット
４ バーンイン装置
５ ソケット・ピッチ変換基板
５ａ ソケット・ピッチ変換基板のデバイス面
６ 放熱シート（熱伝導絶縁シート）
７ 裏面保護金属板
９ ソケット・コンタクト・ピン
１０ 変換基板の絶縁枠体
１１ 変換基板接続端子（または変換基板接続端子配列領域）
１２ 絶縁枠体の中央リセス部
１４ バンプ電極
１５ 裏面保護金属板の補強枠体
Ｒ 要部単位領域

Claims (1)

1. 以下の工程を含む半導体集積回路装置の製造方法：
   （ａ）バーンイン・ボードの第１の主面上に設置された多数のバーンイン・ソケットの各々に被テスト・デバイスをセットする工程；
   （ｂ）前記工程（ａ）の後、前記被テスト・デバイスがセットされた前記バーンイン・ボードをバーンイン装置内に導入する工程；
   （ｃ）前記工程（ｂ）の後、前記バーンイン装置内において、バーンイン処理を実行する工程、
   ここで、各バーンイン・ソケットと前記バーンイン・ボードの前記第１の主面間にはソケット・ピッチ変換基板が設置されており、このソケット・ピッチ変換基板と前記バーンイン・ボードの前記第１の主面間には放熱シートが設置されている。

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