JP2010050411A - 半導体メモリ装置の製造方法 - Google Patents

Abstract

【課題】ＯＮ／ＯＦＦ比の向上を図り、さらに低温プロセスでの製造を可能にした２端子構造の半導体メモリ装置の製造方法を提供する。
【解決手段】Ｓｉ基板２上に順次ＳｉＣ層３及びＳｉ層１１を積層する工程と、１段階の所定温度による熱酸化処理で、Ｓｉ層１１をＳｉＯ_２層５に変えると共に、ＳｉＣ層３のＳｉ層１１に接する界面をＳｉＯｘ層４に変える工程を有する。熱酸化の温度は８００℃〜９５０℃の範囲に設定する。
【選択図】図４

Description

本発明は、ＳｉＣを用いた２端子構造の半導体メモリ装置の製造方法に関する。

近年、半導体メモリ装置は情報の記憶装置として様々な分野で用いられている。従来の半導体メモリ装置としては、フラッシュメモリやＲＡＭ、ＲＯＭなどが用いられており、それらは制御で電極が３つ必要な３端子メモリである。近年、記憶情報の拡大の要請に伴って、２つの電極で制御可能な２端子メモリが期待されている。２端子メモリは３端子メモリに比較して電極数が減るため、回路基板でのメモリ１個当たりにおける占有面積が少なくなる。したがって、回路基板の単位面積当たりのメモリ数を増加することができ、面積当たりの情報量、すなわち記憶情報密度を拡大することができる。これにより、面積の小さい基盤で、取り扱える情報量の多い記憶装置の作製が可能になる。

２端子メモリとして、須田らはＳｉＣを用いた不揮発性抵抗変化型メモリを報告した（非特許文献１参照）。この２端子メモリ１００は、図１４に示すように、ｎ型Ｓｉ基板１０１上にＳｉＣ層１０２を形成し、このＳｉＣ層１０２上にＳｉ酸化物層１０３を生成し、ｎ型Ｓｉ基板１０１の裏面及びＳｉ酸化物層１０３の表面に対の電極１０４及び１０５を形成して構成される。Ｓｉ酸化物層１０３は、ＳｉＣ層１０２の上部を１０００℃で熱酸化することにより、Ｃが酸素（Ｏ）の進入によってＣＯまたはＣＯ_２として除去され、残ったＳｉが酸素（Ｏ）と結合して形成される。Ｓｉ基板１０１側のＳｉＣは酸化されずにＳｉＣのまま残る。

上記２端子メモリ１００の概略動作を説明する。Ｓｉ酸化物層１０３は、酸化温度が１０００℃と低いため、完全酸化物であるＳｉＯ_２と、不完全酸化物ＳｉＯｘ（ｘ＜２）が混在する。このＳｉ酸化物は、ＳｉＣのＣが除去される過程を通して形成されたため、温度が低いと他の原子と結合していない未結合手をもったＳｉが結晶欠陥として存在し、かつこの未結合手が電子を放出しており、プラスに帯電したＳｉ^＋として残存する。よって、Ｓｉ酸化物の領域、およびＳｉ酸化物とＳｉＣとの界面にこのようなドナー型欠陥が存在する。特にＳｉ酸化物とＳｉＣとの界面により多くのドナー型欠陥が存在する。

Ｓｉ酸化物層１０３側がプラスとなるように電極１０４及び１０５間に電圧をかけて行くと、Ｓｉ基板１０１の抵抗が低いために、印加した電圧は主にＳｉ酸化物層１０３とＳｉＣ層１０２にかかる。しかし、Ｓｉ酸化物層１０３が障壁となるために電流はほとんど流れない。つまり、メモリ装置全体として抵抗の高い状態（ＯＦＦ状態）となる。

Ｓｉのバンドギャップは１．１ｅＶ、ＳｉＣのバンドギャップは立方晶構造の場合２．３ｅＶである。電圧をさらに増加すると、ＳｉＣ層１０２とＳｉ基板１０１とのバンドギャップ差が有るために、ある電圧を超えたところで、Ｓｉ基板１０１からＳｉＣ層１０２側へ電子が注入され、Ｓｉ酸化物とＳｉＣとの界面に多く存在している、ドナー型欠陥であるＳｉ^＋に電子が捕獲される。このとき、Ｓｉ基板１０１から電子が捕獲された領域まで電圧がかかりにくくなり、電子捕獲量の少ないＳｉ酸化物に強い電界が発生し、電子がＳｉ酸化物層１０３をトンネルするようになり電流が流れる。よってメモリ装置全体として抵抗が低下した状態（ＯＮ状態）となる。

ＯＦＦ状態からＯＮ状態に遷移することは、情報“１”の書き込みに対応する。

メモリ装置がＯＮ状態にあるとき、Ｓｉ酸化物層１０３側がマイナスとなるように電極１０４及び１０５間に電圧を印加すると、電子はドナー型欠陥のＳｉ^＋に確保されたままなので、電圧が主にＳｉ酸化物にかかり、引き続き電子がＳｉ酸化物層１０３をトンネルして電流が流れる。しかし、Ｓｉ酸化物層１０３にさらにマイナスの電圧を印加すると、捕獲されていた電子が放出されＳｉ^＋となり、電子はＳｉ基板１０１側に戻される。よって、再び電圧がＳｉ酸化物とＳｉＣの双方にかかるようになる。結果的にＳｉ酸化物の電界が弱まって、電子がＳｉ酸化物層１０３をトンネルできなくなり、ＯＦＦ状態となる。

ＯＮ状態からＯＦＦ状態に遷移することは情報の消去または情報“０”の書き込みに対応する。

すなわち、このメモリ動作はＳｉ酸化物に形成されるドナー型欠陥を利用している。電子がＳｉ酸化物、およびＳｉ酸化物とＳｉＣとの界面に発生するドナー型欠陥Ｓｉ^＋に捕獲されるとＯＮ状態となり、電子がドナー型欠陥から放出されるとＯＦＦ状態になる。よって、ＯＮ状態を論理値“１”の記憶、ＯＦＦ状態を論理値“０”の記憶とするメモリ動作として対応させることができる。

Ｓｉ酸化物にかける電圧をプラス側に十分大きくすればＯＦＦ状態からＯＮ状態に、逆にマイナス側に十分大きくすればＯＮ状態からＯＦＦ状態に変えることができる。また、低い電圧で電流が流れるか、流れないかを調べれば、メモリ装置の記憶値である“０（ＯＦＦ状態）”か、“１（ＯＮ状態）”か、を読み取ることができる。

K.Takada、M.Fukumoto、Y.Suda、「Memory Function of a SiO2/β-SiC/Si MISDiod」Ext。Abs。1999 Intrenational Conference on Solid Stateand Materials,p.132-133(1999)

従来のＳｉ酸化物／ＳｉＣ／Ｓｉ基板構造のメモリ装置では、ＳｉＣを１０００℃で低温酸化して形成するため、Ｓｉ酸化物内にはＳｉＯ_２の他にＳｉＯｘが多く存在する。このＳｉ酸化物のＳｉＯｘの割合は１０％を超えるため、ドナー型欠陥がＳｉ酸化物全体に分布しており、一度電子がこれらの欠陥に捕獲されると、Ｓｉ酸化物側の電圧をマイナスに十分大きくしても、電子が欠陥から放出されない現象が生じ、結果的にメモリとして動作しなくなる。メモリとして用いるためには、用途に応じてＯＮ、ＯＦＦの繰り返し動作が１０^４回以上必要となるので、Ｓｉ^＋における電子の捕獲、放出が容易となる構造が必要である。

一方、本発明者らは、先に、ｎ型Ｓｉ基板上にＣＶＤ法によりＳｉＣ層を積層し、１２００℃の熱酸化後に、１０００℃で熱酸化を行う二段階酸化によって形成する、ＳｉＯ_２／Ｓｉｘ／ＳｉＣ／ｎ−Ｓｉ構造の２端子メモリ装置を提案した。この製造方法では、一段目の１２００℃の熱酸化によりＳｉＣ層の表面にＳｉＯ_２層が形成され、二段目の１０００℃の熱酸化によりＳｉＯ_２層下のＳｉＣ層表面にＳｉＯｘ層が形成される。このメモリ装置は、ＳｉＯ_２層が電子のトンネル層として、ＳｉＯｘ層が電子の捕獲層としてそれぞれ機能し、ＯＮ、ＯＦＦの繰り返し動作が１０^４回以上得られている。

ところで、上記メモリ装置を動作させるには、電圧を制御して情報の書き込み、読み出し、消去を行うために、例えＭＯＳトランジスタなどによる駆動回路を搭載した半導体集積回路として構成される。

近年、半導体集積回路の素子構造が微細かつ複雑になるにつれて、製造プロセス温度は、益々低温化する傾向にあり、例えば、８５０℃〜９５０℃の低温で製造される。このような低温プロセスによる半導体集積回路には、上述の１２００℃、１０００℃の二段階熱酸化で形成さるメモリ装置を搭載することができない。

また、二段階熱酸化でＳｉＯ_２層及びＳｉＯｘ層を形成する場合でも、後述するように、ＳｉＯｘがＳｉＯ_２層にも分布しているので、消去の際に完全に捕獲電子を放出させることが出来ず、捕獲電子が残る場合がある。このため、完全ＯＦＦが得られず、ＯＮ／ＯＦＦ比が小さくなる懼れが生じる。

本発明は、上述の点に鑑み、ＯＮ／ＯＦＦ比の向上を図った半導体メモリ装置の製造方法を提供することを目的とする。
さらに、本発明は、ＯＮ／ＯＦＦ比の向上を図り、かつ低温プロセスでの製造を可能にした半導体メモリ装置の製造方法を提供することを目的とする。

第１の本発明に係る半導体メモリ装置の製造方法は、Ｓｉ基板上に順次ＳｉＣ層及びＳｉ層を積層する工程と、１段階の所定温度による熱酸化処理で、積層したＳｉ層をＳｉＯ_２層に変えると共に、ＳｉＣ層の積層したＳｉ層に接する界面近傍をＳｉＯｘ層に変える工程を有し、ＳｉＯ_２層／ＳｉＯｘ層／ＳｉＣ層／Ｓｉ基板構造を形成することを特徴とする。

第２の本発明にかかる半導体メモリ装置の製造方法は、上記製造方法において、所定温度を９５０℃〜８００℃の範囲内に設定することを特徴とする。

第１の本発明では、Ｓｉ基板上に順次ＳｉＣ層及びＳｉ層を積層し、一段階の所定温度による熱酸化処理で積層したＳｉ層、及びＳｉＣ層の積層したＳｉ層との界面近傍を同時に酸化処理している。このとき、積層したＳｉ層をＳｉＯ_２層に変えるので、完全酸化のＳｉＯ_２層によるトンネル層が形成される。また、ＳｉＣ層の積層したＳｉ層に接する界面を不完全酸化のＳｉＯｘ層に変えるので、ＳｉＯｘの割合の多い電子捕獲層が形成される。

第２の本発明では、上記一段階の熱酸化処理の温度を、８００℃〜９５０℃の範囲内に設定することにより、低温プロセスでＳｉＯ_２層／ＳｉＯｘ層／ＳｉＣ層／Ｓｉ基板構造を形成することができる。

第１の本発明に係る半導体メモリ装置の製造方法によれば、完全酸化のＳｉＯ_２層によるトンネル層及びＳｉＯｘの割合の多き不完全酸化のＳｉＯｘ層を有する、ＳｉＯ_２層／ＳｉＯｘ層／ＳｉＣ層／Ｓｉ基板構造を形成することができる。これにより、ＯＮ／ＯＦＦ比が向上した半導体メモリ装置を製造することができる。

第２の本発明に係る半導体メモリ装置の製造方法によれば、さらに、熱酸化処理時の温度を８００℃〜９５０℃の範囲内に設定することにより、ＯＮ／ＯＦＦ比が向上し、かつ低温プロセスでの製造を可能にする。

以下、図面を参照して本発明の実施の形態を説明する。

［実施の形態］
先ず、図１に、本発明に係る半導体メモリ装置の一実施の形態を示す。本実施の形態に係る半導体メモリ装置１は、Ｓｉ基板２上に順次ＳｉＣ層３、ＳｉＯｘ層４及びＳｉＯ_２層５が形成されて成る。Ｓｉ基板２の裏面には、一方の電極６が形成され、ＳｉＯ_２層５の表面には、他方の電極７が形成される。この半導体メモリ装置１は、２端子メモリであり、不揮発性抵抗変化型メモリとして構成される。

ＳｉＯ_２層５は完全酸化の電子トンネル層として形成される。ＳｉＯｘ層４は一部ＳｉＯ_２が混在する不完全酸化の電子捕獲層として形成される。ＳｉＯ_２層５の膜厚ｔ_１は２ｎｍ〜２０ｎｍ、好ましくは ３ｎｍ〜１５ｎｍ、例えば５ｎｍとすることができる。膜厚ｔ_１が２ｎｍより薄いと捕獲電子が抜けてしまい、２０ｎｍを超えると電流が流れ難くなる。ＳｉＯｘ層４の膜厚ｔ_２は、ＳｉＯ_２層５の膜厚より薄く、１ｎｍ〜１０ｎｍ、例えば３ｎｍとすることができる。膜厚ｔ_２が１ｎｍより薄いと捕獲電子数が少なくなって、メモリ装置は十分にＯＮしなくなり、１０ｎｍを超えると消去の際に完全に捕獲電子を放出させることが出来ず、捕獲電子が残る場合がある。

Ｓｉ基板２は、例えば主面の面方位を（１００）面として、ｎ型不純物がドーピングされたｎ型Ｓｉ基板で構成される。このｎ型Ｓｉ基板は電子供給源として機能し、電子濃度の高いｎ型のＳｉ基板を用いるとメモリ動作を効率的に発現できる。本発明の半導体メモリ装置をバイポーラトランジスタなどと一緒に集積化する場合は、ｐ型のＳｉ基板上にＳｉＣ層を形成し、かつ、このｐ型Ｓｉ基板にｎ型Ｓｉを接触させる構造とすることで、このｐ型Ｓｉ基板を介して、ｎ型ＳｉからＳｉＣ層側へ電子を供給するようにすることも可能である。また、Ｓｉ^＋の欠陥量はＳｉＯｘ層４内、およびＳｉＯｘ層４とＳｉＣ層３との界面で制御されるため、Ｓｉ基板２上に形成するＳｉＣ層３自体は欠陥が少なく結晶性が高い方が良い。あるいは欠陥が少なければＳｉＣ層が多結晶構造でも良い。

Ｓｉ基板２の面方位が（１００）面であると、本メモリを半導体集積回路へ組み入れる場合に適する。通常、ＭＯＳトランジスタなどを有する半導体集積回路では、半導体基板として主面の面方位が（１００）面の基板を用いるので、メモリ装置１のＳｉ基板２としては、主面が同じ（１００）面である基板を用いるのが好ましい。（１００）面の基板を用いた場合、良好なメモリ特性が得られる程度に、結晶性の高いＳｉＣ層３が成膜できる。

Ｓｉ基板２としては、主面が他の面方位である基板を用いることも可能である。例えば、主面が（１１１）面のＳｉ基板を用いることもでき、（１１１）面であると、より結晶性の高いＳｉＣ層３が成膜できる。

電極６，７は金属膜で形成することができる。ＳｉＯ_２層５の表面の電極７は、仕事関数の大きい金属、例えばＮｉ、Ｐｔ、Ａｕなどが好ましく、本例ではＡｕにより形成される。Ｓｉ基板２の裏面の電極６は、Ｓｉとオーミックコンタクトが得られる導電体であれば、どのような金属でもよく、本例ではＡｌにより形成される。

［動作原理の説明］
図２及び図３のエネルギーバンド図を参照して、本実施の形態に係る半導体メモリ装置１の動作原理を説明する。先ず、図２Ａは、両電極６及び７間に電圧を印加しない状態であり、メモリ装置１として、ＯＦＦ状態である。すなわち、この状態では、ＳｉＯｘ層４、及びＳｉＯｘ層４とＳｉＣ層３との界面に捕獲準位（ドナー型欠陥）１０が存在する。捕獲準位１０は、模式的に四角領域で図示する。

次に、図２Ｂに示すように、ＳｉＯ_２層５の表面の電極７側がプラスとなるように、両電極６及び７間に正電圧をかけて行くと、Ｓｉ基板２の抵抗が低いため、印加した電圧は、主にＳｉＯ_２層５及びＳｉＯｘ層４を含むＳｉ酸化物層と、ＳｉＣ層３にかかる。しかし、Ｓｉ酸化物層（４，５）に加わる電圧が不十分で、Ｓｉ酸化物層（４，５）が障壁となり電流はほとんど流れない。メモリ装置１全体としては、高抵抗状態となり、ＯＦＦ状態となる。

次に、図２Ｃに示すように、さらに正電圧を増加すると、ＳｉＣ層３とＳｉ基板２とに前述したようなバンドギャップ差があるため、ある電圧を超えたところで、Ｓｉ基板２からの電子ｅがＳｉＣ層３とＳｉＯｘ層４との界面、およびＳｉＯｘ層４内の捕獲準位１０に捕獲される。これにより、ＳｉＣ層３のエネルギーバンドがフラットになり（完全なフラットではないが、フラットに近い）、ＳｉＣ層３にあまり電圧がかからない。その分、電子捕獲のない完全酸化のＳｉＯ_２層５に多くの電圧がかかる。このため、ＳｉＯ_２層５に強い電界が発生し、電子ｅがＳｉＯ_２層５をトンネルする確率が増加し電流が流れる。これによって、メモリ装置１全体が低抵抗状態となり、ＯＮ状態となる。
ＯＦＦ状態からＯＮ状態に遷移することは情報“１”の書き込みに対応する。

次に、図３Ｄに示すように、メモリ装置１がＯＮ状態にあるとき、ＳｉＯ_２層５の表面の電極７側がマイナスとなるように両電極６及び７間に負電圧を印加する。このとき、電子ｅは捕獲準位１０に捕獲されたままなので、電圧が主にＳｉＯ_２層５にかかり引き続き電流が流れる。ＯＮ状態にある。

しかし、図３Ｅに示すように、さらに負電圧を増加すると、捕獲されていた電子ｅが放出され、電子ｅがＳｉ基板２側へ戻される。再び、電圧がＳｉＣ層３とＳｉＯ_２層５の双方に分配印加される。結果的に、ＳｉＯ_２層５の電界が弱まって、電子ｅがＳｉＯ_２層５をトンネルできなくなり、つまりトンネル確率が減少し、電流がほとんど流れなくなる。メモリ装置１全体は高抵抗状態となり、ＯＦＦ状態となる。
ＯＮ状態からＯＦＦ状態に遷移することは、情報の消去または情報“０”の書き込みに対応する。

［実施の形態の製造方法］
図４を用いて、半導体メモリ装置１の製造方法の一実施の形態を説明する。
先ず、図４Ａに示すように、例えば、主面の面方位が（１００）面であり、ｎ型不純物をドーピングしたｎ型のＳｉ基板２を用意する。本例のｎ型Ｓｉ基板２は、比抵抗が０．０１Ω−ｃｍのＳｉ基板である。

次に、図４Ｂに示すように、ｎ型のＳｉ基板２上に、ＣＶＤ（化学気相成長）法やスパッタ法によりＳｉＣ層３を形成する。ＳｉＣ層３は、結晶構造として例えば立方晶系の対称性を持つＳｉＣ（３Ｃ−ＳｉＣ）である。六方対称の４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣでも良い。また、欠陥の少ない、たとえば未結合手を水素で終端した多結晶や非晶質でも良い。ＳｉＣ層３は、不純物をドーピングしたものでも、していないものでもどちらでも良い。本例では不純物をドーピングしていない真性（ｉ型）ＳｉＣ層としている。ｎ型のＳｉ基板２上にｐ型にドーピングしたＳｉＣ層３を成膜しても良い。Ｓｉ基板２とＳｉＣ層３間にヘテロ接合が形成される。

次に、図４Ｃに示すように、ＳｉＣ層３上に単結晶成長法を用いてＳｉ層１１を成膜する。例えば、ＧＳ−ＭＢＥ（ガスソース分子線エピタキシー）法やＣＶＤ（化学気相成長）法やスパッタ法によりＳｉ層１１を成長する。Ｓｉ層１１は、単結晶層であることが望ましい。但し、Ｓｉ層１１の結晶状態は、下地のＳｉＣ層３の結晶性に影響されるため、ＳｉＣ層３の結晶性によっては単結晶でない場合もある。Ｓｉ層１１の膜厚ｔ３としては、１ｎｍ〜１０ｎｍ、好ましくは１．５ｎｍ〜７．５ｎｍの範囲内とすることができ、本例では２．５ｎｍとする。

次に、図４Ｄに示すように、一段階の低温の熱酸化処理を施し、Ｓｉ層１１を完全酸化のＳｉＯ_２層５に変えると共に、ＳｉＣ層３のＳｉ層１１との界面を不完全酸化のＳｉＯｘ層４に変える。熱酸化処理は、ドライ酸化処理を用いる。また、熱酸化処理は、酸素１００％の大気圧中（１気圧中）で行う。ここでの低温とは、半導体集積回路に、本実施の形態のメモリ装置と共に他の半導体素子、例えばＭＯＳトランジスタを搭載したときに、その半導体素子、例えばＭＯＳトランジスタに熱的影響を与えない程度の温度である。この一段階の熱酸化処理の温度は、８００℃〜９５０℃とするのが好ましい。８５０℃より低温であると、酸化時間がかかり過ぎるので、熱酸化温度としては、実用化を考慮すると、８５０℃〜９５０℃の範囲がより好ましい。

Ｓｉ層１１を熱酸化して形成されるＳｉＯ_２層５は、Ｓｉ層１１の膜厚のほぼ２倍の膜厚となることから、ＳｉＯ_２層５の膜厚ｔ_１は２ｎｍ〜２０ｎｍ、好ましくは３ｎｍ〜 １５ｎｍの範囲内とすることができ、本例では５ｎｍとしている。また、ＳｉＯｘ層４の膜厚ｔ_２としては、１ｎｍ〜１０ｎｍの範囲内とすることができ、本例では３ｎｍとしている。

ここで、一段階の熱酸化処理により、例えば、５ｎｍのＳｉＯ_２層５を形成すると共に、３ｎｍのＳｉＯｘ層４を形成する際の、熱酸化温度と熱酸化時間との関係を示す。９５０℃では２２分程度。９００℃では４８分程度。８５０℃では１時間４９分程度。８００℃では４時間４３分程度。

次に、図４Ｅに示すように、ＳｉＯ_２層５の表面に例えばＡｕの電極７を形成し、Ｓｉ基板の裏面に例えばＡｌの電極６を形成して、目的の半導体メモリ装置１を得る。

［本メモリ装置搭載の半導体集積デバイスの例］
図１３に本メモリ装置と他のトランジスタを一体集積化した半導体集積デバイスの例を示す。本実施の形態に係る半導体集積デバイス２１は、シリコン基板として、たとえばｐ型のシリコン半導体基板２２を用いる。基板２２に不純物ドーピングによってｎ型半導体ウェル領域２３を形成する。さらに不純物を高濃度にドープしたｐ^＋型半導体ウェル領域２４、およびｎ^＋型半導体ウェル領域２５を形成する。また、素子分離領域４１を形成する。素子分離領域としては、例えば埋め込み絶縁膜で形成することができる。

ｎ型半導体ウェル領域２３、ｐ^＋型半導体ウェル領域２４、ｎ^＋型半導体ウェル領域２５でバイポーラトランジスタ２６が構成される。それぞれの半導体ウェル領域２３、２４、２５がコレクタ、ベース、エミッタとして機能する。

一方、ｐチャネルＭＯＳトランジスタ２７も構成される。ｎ半導体ウェル領域２３がチャネル層、ｐ^＋型半導体ウェル領域２４がソース領域２９およびドレイン領域３０として機能する。

ゲート絶縁膜３１を形成してパターニングした後、ゲート絶縁膜３１に窓が開けられる。他の領域において、窓に臨むｐ^＋型半導体ウェル領域２４上に、ＣＶＤ法によって選択的にＳｉＣ層３およびＳｉ層が成膜される。このときの成膜温度は８５０℃である。

次いで、８００℃〜９５０℃の低温で一段階熱酸化処理して、積層したＳｉ層をＳｉＯ_２層５に変え、ＳｉＣ層３のＳｉ層との界面領域をＳｉＯｘ層４に変える。次いで、層間絶縁膜３２を用いて、メモリ装置１のＳｉＯ_２層５上、バイポーラトランジスタ２６のエミッタとなるｎ^＋型半導体ウェル領域２５、ＭＯＳトランジスタ２７のソース領域２９、ドレイン領域３０に、それぞれ電極を形成する。すなわち、メモリ装置１のＳｉＯ_２層５に電極３３を形成する。エミッタ領域２５にエミッタ電極３４を形成する。ソース領域２９にソース電極３６、ドレイン領域３０にドレイン電極３７、ゲート絶縁膜３１にゲート電極３８を形成する。また、ベース領域となるｐ^＋型半導体ウェル領域２４にベース電極３５を形成する。

さらに、図示しないが、層間絶縁層３２の上部に多層配線構造を形成して、これらの素子（メモリ装置１、バイポーラトランジスタ２６、ｐチャネルＭＯＳトランジスタ２７）を結線する。本メモリ装置１は、バイポーラトランジスタ２６のベースとなるｐ^＋型半導体ウェル領域２４に接続される。本メモリ装置１では、そのＳｉＯ_２層５側に電極３３を介してプラスの電圧を印加して、データを書き込む時には、ベースとなるｐ^＋型半導体ウェル領域２４を介してエミッタ領域２５から電子が供給される。

この例と異なり集積回路の構成によっては本実施の形態のメモリ装置１のＳｉＣ層３がｎ型半導体ウェル領域２３上に形成される場合もある。このようにして、本実施の形態のメモリ装置１とバイポーラトランジスタ２６やＭＯＳトランジスタ２７を集積した半導体集積デバイス２１を製造する。

次に、本実施の形態に係る一段階熱酸化で得られた半導体メモリ装置と、比較例の二段階熱酸化で得られた半導体メモリ装置とを比較して、本実施の形態の優位性を説明する。

［比較例］
図９〜図１２に、二段階熱酸化の比較例を示す。図９の模式図に示すように、ｎ型Ｓｉ基板２２上にＳｉＣ層２３を形成する（同図Ａ）。次いで、ＳｉＣ層２３に対して１２００℃の熱酸化後に、１０００℃で熱酸化を行う二段階熱酸化を行う。すなわち、１２００℃による一段階熱酸化でＳｉＣ層２３の表面にＳｉＯ_２層２５を形成し、１０００℃による二段階熱酸化でＳｉＣ層２３のＳｉＯ_２層２５との界面にＳｉＯｘ層２４を形成する（同図Ｂ）。図１１に、１０００℃熱酸化における基板深さ方向の組成分布を示し、図１２に、１２００℃熱酸化における基板深さ方向の組成分布を示す。この図１１及び図１２の組成分布に基き、ＳｉＣ層２３を二段階熱酸化した場合の酸化物ＳｉＯ_２、ＳｉＯｘの構成の割合を模式的に図１０Ａ〜Ｃに示す。最終的に図１０Ｃに示すように、ＳｉＯ_２層２５も完全酸化でなく、多少ＳｉＯｘが混在する。また、ＳｉＯｘ層２４においても、ＳｉＯ_２の割合が多くＳｉＯｘの割合が少ない。

［本実施の形態］
図５〜図７に、一段階熱酸化の実施の形態を示す。図５の模式図に示すように、ｎ型Ｓｉ基板２上にＳｉＣ層３及びＳｉ層１１を積層する（同図Ａ）。次いで、Ｓｉ層１１及びＳｉＣ層３に対して一段階熱処理を行う。本例では９５０℃による一段階熱酸化でＳｉ層１１を完全酸化してＳｉＯ_２層５を形成し、ＳｉＣ層３を不完全酸化してＳｉＯｘ層４を形成する。そして、ＳｉＯ_２層の表面にＡｕ電極７を形勢し、ｎ型Ｓｉ基板２の裏面にＡｌ電極６を形成する（同図Ｂ）。この一段階熱酸化した場合の酸化物ＳｉＯ_２、ＳｉＯｘの構成の割合を模式的に図６Ａ，Ｂ に示す。最終的に図６Ｂに示すように、ＳｉＯ_２層５のＳｉＯ_２の割合が増加し、ほぼ完全なＳｉＯ_２層が得られる。ＳｉＣ層３の界面領域（ＳｉＯｘ層４に相当する）でのＳｉＯｘの割合が増加している。ＳｉＯｘ層４における捕獲欠陥密度の増加が認められる。また、ＳｉＯ_２層５における欠陥は、ＳｉＣ層を酸化して形成したＳｉＯ２層における欠陥より、減少する。ＳｉＯ_２層５はＳｉ層１１を熱酸化して形成されるので、堆積したＳｉＯ_２と比べて膜質が緻密で良質である。

図７の実線（ａ）に、Ｓｉ／ＳｉＣ／０．０１Ω−ｃｍのｎ-Ｓｉ（１００）面の基板構造を用いて、９５０℃、３０分の一段階段熱酸化で製造した本実施の形態のメモリ装置１のＩ−Ｖ特性を示す。
図７の破線（ｂ）に、Ｓｉ／ＳｉＣ／０．０１Ω−ｃｍのｎ-Ｓｉ（１００）面の基板構造を用いて、８５０℃、１２０分の一段階段熱酸化で製造した本実施の形態のメモリ装置１のＩ−Ｖ特性を示す。
メモリ特性であるヒステリシスがＩ−Ｖ特性に現れ、良好な特性を示している。

図８に、本実施の形態のメモリ装置１と比較例のメモリ装置を比較した、消去・書き込み回数とＯＮ／ＯＦＦ電流比との関係を示す。線ａはＳｉ／ＳｉＣを９５０℃で一段階熱酸化した本実施の形態のメモリ装置の特性である。線ｂはＳｉＣを１２００℃及び１０００℃で二段階熱酸化した比較例のメモリ装置の特性である。線ｃはＳｉＣを１０００℃で一段階熱酸化した比較例のメモリ装置の特性である。

図８より明らかなように、本実施の形態のＳｉ／ＳｉＣを９５０℃で一段階熱酸化して得られたメモリ装置（線ａ）は、ＳｉＣを二段階熱酸化して得られたメモリ装置（線ｂ）より、ＯＮ／ＯＦＦ比が向上し、１０^４以上の書き換え回数が得られる。これは、ＳｉＯ_２層５の膜質が向上し、電子のトンネル層と電子捕獲層が効果的に分離され、捕獲された電子が抜け易くなり、繰り返し特性が向上すると、考えられる。比較例（線ｃ）ではＯＮ／ＯＦＦ比が低下し、書き換え回数も１０^３程度以下と少ない。

上述した本実施の形態の製造方法によれば、Ｓｉ／ＳｉＣを１段階の低温熱酸化処理でＳｉＯ_２層／ＳｉＯｘ層／ＳｉＣ層／Ｓｉ基板構造を形成することができる。そして、完全酸化のＳｉＯ２層が形成され、ＳｉＯｘの割合が多い不完全酸化のＳｉＯｘ層が形成されるので、二段階熱酸化を行う製法より、ＯＮ／ＯＦＦ比が向上し、実用可能な書き換え回数が得られる２端子型の半導体メモリ装置を製造することができる。また、このような半導体メモリ装置を低温熱酸化で製造することができるので、メモリ駆動回路を構成する例えば低温プロセスで形成されるＭＯＳトランジスタとの集積化が可能になる。従って、この種の半導体メモリ装置を組み込んだ低温プロセスの半導体集積デバイスを製造することができる。

また、本実施の形態においては、熱酸化を行う場合、ドライ酸化で行う方がウエット酸化より緻密で質の高い酸化が得られ、ＳｉＯ_２層５の膜質が向上するので好ましい。さらに、大気圧の１００％の酸素中で行うと、減圧下で酸化するより酸化速度が速くかつ緻密な高い酸化膜が得られる。

本発明に係る半導体メモリ装置の一実施の形態を示す構成図である。 （ａ）〜（ｃ） 本発明に係る半導体メモリ装置の動作原理を示すエネルギーバンド図（その１）である。 （ｄ）〜（ｅ） 本発明に係る半導体メモリ装置の動作原理を示すエネルギーバンド図（その２）である。 Ａ〜Ｅ 本発明に係る半導体メモリ装置の製造方法の一実施の形態を示す製造工程図である。 Ａ〜Ｂ 本実施の形態の製法で得られたメモリ装置の模式図である。 Ａ〜Ｂ 本実施の形態の構成の割合を示す工程順の模式図である。 本実施の形態に係る半導体メモリ装置のＩ−Ｖ特性図である。 本実施の形態に係る半導体メモリ装置と比較例に係る半導体メモリ装置とを比較した、ＯＮ／ＯＦＦ電流比と消去・書き込み回数の関係を示すグラフである。 Ａ〜Ｂ 比較例の製造方法で得られたメモリ装置の模式図である。 Ａ〜Ｃ 二段階熱酸化による比較例の構成の割合を示す工程順の模式図である。 ＳｉＣ層を１０００℃で熱酸化したときの、深さ方向の組成分布を示す組成分布図である。 ＳｉＣ層を１２００℃で熱酸化したときの、深さ方向の組成分布を示す組成分布図である。 本発明に係る半導体メモリ装置を搭載した半導体集積デバイスの実施の形態を示す概略構成図である。 従来の不揮発性抵抗変化型メモリの例を示す構成図である。

符号の説明

１・・半導体メモリ装置、２・・ｎ型Ｓｉ基板、３・・ＳｉＣ層、４・・ＳｉＯｘ層、５・・ＳｉＯ_２層、６，７・・電極、１１・・Ｓｉ層

Claims (6)

1. Ｓｉ基板上に順次ＳｉＣ層及びＳｉ層を積層する工程と、
   １段階の所定温度による熱酸化処理で、前記積層したＳｉ層をＳｉＯ_２層に変えると共に、前記ＳｉＣ層の前記積層したＳｉ層に接する界面近傍をＳｉＯｘ層に変える工程を有し、
   ＳｉＯ２層／ＳｉＯｘ層／ＳｉＣ層／Ｓｉ基板構造を形成する
   ことを特徴とする半導体メモリ装置の製造方法。
2. 前記所定温度を９５０℃〜８００℃の範囲内に設定する
   ことを特徴とする請求項１記載の半導体メモリ装置の製造方法。
3. 前記熱酸化処理としてドライ酸化処理を用いる
   ことを特徴とする請求項１又は２記載の半導体メモリ装置の製造方法。
4. 前記酸化処理を、酸素１００％の大気圧中で行う
   ことを特徴とする請求項１，２又は３記載の半導体メモリ装置の製造方法。
5. 前記ＳｉＣ層を成膜する下地のＳｉ基板がｎ型である
   ことを特徴とする請求項１記載の半導体メモリ装置の製造方法。
6. 前記ＳｉＣ層を成膜する下地のＳｉ基板がｐ型であり、かつ、このｐ型Ｓｉ基板がｎ型に接触している
   ことを特徴とする請求項１記載の半導体メモリ装置の製造方法。

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