JP2010041351A - Ｐｌｌ回路 - Google Patents

Abstract

【課題】面積増大や消費電流増大を伴うことなくＰＬＬロック時の位相オフセット量により生じるクロックの位相ばらつきを極力小さし、またロック後の温度や電源電圧変動へも対応できるようにする。
【解決手段】基準クロックＣＬＫ１と帰還クロックＣＬＫ２の位相を位相周波数比較器４１で比較した結果に応じて出力クロックＣＬＫ３の周波数を決定するＰＬＬ回路において、出力クロックＣＬＫ３がクロックバッファ６を介して入力する分周回路５と分周回路５の出力クロックが入力し帰還クロックＣＬＫ２を出力する可変遅延回路９と、その帰還クロックＣＬＫ２の位相と基準クロックＣＬＫ１の位相を比較する位相比較器８とを備える。可変遅延回路９は、位相比較器８における基準クロックＣＬＫ１の位相と帰還クロックＣＬＫ２の位相の位相差がキャンセルされるようにその遅延量が制御され、結果としてＰＬＬ出力クロックＣＬＫ３の位相を調整できる。
【選択図】図１

Description

本発明は、基準クロックと帰還クロックとの間に位相オフセットが存在する場合に、その位相オフセットによるタイミング設計の難しさを解消させたＰＬＬ回路に関するものである。

図７に、ＦＦ（フリップフロップ）回路１で取り込んだデータを組み合わせ論理回路２で処理して次段のＦＦ回路３に転送する同期回路を示す。この同期回路は、ＦＦ回路１に供給する基準クロックＣＬＫ１をＰＬＬ回路４により処理して出力クロックＣＬＫ３とし、それをクロックバッファ７を介しユーザクロックＣＬＫ４としてＦＦ回路３に供給することで、そのＦＦ回路３において組み合わせ論理回路２から出力するデータを取り込む際の同期を取っている。ＰＬＬ回路４は位相周波数比較器４１、チャージポンプ４２、ループフィルタ４３、ＶＣＯ４４で構成される。５はＰＬＬ回路４の帰還経路に挿入した分周器、６はクロックバッファである。

ＰＬＬ回路４を半導体集積回路上に形成するとき、ループフィルタ４３を構成する容量には、面積効率の点からＭＯＳ型容量が使われる場合が多い。ところがＭＯＳ型容量は、そのゲートリークがプロセスの微細化に伴って顕著になってきている。しかもそのリーク量は、プロセス、温度、バイアス電圧等によって変動し一定しない。このＭＯＳ型容量は、ＶＣＯ４４の発振周波数を制御する電圧制御端子に接続されているので、ＭＯＳ型容量にリークが発生しているとＶＣＯ発振周波数が少しずつ変動（通常は低下）してしまう。

ＰＬＬ回路４は、基準クロックＣＬＫ１と帰還クロックＣＬＫ２の位相差を位相周波数比較器４１で常にモニタして、その位相差がゼロになるように前記電圧制御端子の電圧を調整しているが、基準クロックＣＬＫ１の周波数が低いとその調整の頻度が低下するため、ＰＬＬループで調整しきれない位相差が位相周波数比較器４１に定常的な位相オフセットとなって残る。

つまり、ＰＬＬ回路４としては位相差がゼロでロックしているつもりであっても、ループフィルタ４３のＭＯＳ型容量のリークにより、実際には位相誤差が残ったままの状態を保っている（その状態で各ブロック回路の状態が釣り合っている）ので、ＰＬＬ回路４の帰還クロックＣＬＫ２や出力クロックＣＬＫ３やユーザクロックＣＬＫ４には、基準クロックＣＬＫ１に応じて決まる位相に対して、位相誤差が生じる。位相誤差は上記した通り条件により異なる（「位相ばらつき」とよぶ）ので、タイミング設計の際に考慮されなくてはならない。

基準クロックＣＬＫ１の周波数が低いときは、帰還クロックＣＬＫ２に多少の位相誤差が生じていても、ユーザクロックＣＬＫ４のタイミング設計に余裕を持たせることができるが、このときの遅延調整のために多大なダミー遅延回路を備えると、面積や消費電力の無駄が大きくなる。また、分周器５を設けてクロックが逓倍されていることもあり、逓倍後のクロック周波数でのタイミングマージンを考えた場合は、マージンがない場合もあり得る。

これを解消するには、単純には、ゲート酸化膜厚の厚いＭＯＳ（Ｉ／Ｏバッファに用いられる３．３ＶのＭＯＳなど）やメタル−メタル間容量を使えば良く、これによりリーク量は桁違いに小さくなるが、その分、マクロ面積が大きくなる。

そこで、従来では、位相周波数比較器のロック時の位相オフセット量をカウンタで検出し、このカウンタのカウント値に応じて補償用のチャージポンプにより補償電流をループフィルタに対して供給する技術が開示されている（特許文献１等）が、調整精度が粗く、また、ロック後の温度や電源電圧変動への対応ができない。

また、位相比較間隔と帰還クロックの遅れとの比に応じて、チャージポンプおよびループフィルタの特性を変更する技術が開示されている（特許文献２等）が、アナログ的な設計なので、実際のところは技術的に難しい。
特開２００２−１４１７９８号公報 特開２００６−３４５５１２号公報

以上のように、ＰＬＬ回路４の内部のアナログ的な要因により、ロック状態においても基準クロックＣＬＫ１と帰還クロックＣＬＫ２との間に大きな位相オフセットが残って、それがユーザクロックＣＬＫ４の位相にも伝搬する。しかもその位相オフセットが動作条件により変動することで、ユーザクロックＣＬＫ４の位相ばらつきが大きくなって、システムのタイミング設計が非常に難しくなり、また、調整できたとしてもタイミング調整のために多くの遅延調整回路を必要とする問題があった。

本発明の目的は、面積増大や消費電流増大を伴うことなく、ロック時の位相オフセットによるユーザクロックの位相ばらつきを必要十分に小さくでき、またロック後の温度や電源電圧変動へも対応できるようにして、前記した問題を解決したＰＬＬ回路を提供することである。

上記目的を達成するために、請求項１にかかる発明のＰＬＬ回路は、基準クロックと帰還クロックの位相を位相周波数比較器で比較した結果に応じて出力クロックの周波数を決定するＰＬＬ回路において、前記出力クロック又はその分周クロックが入力し前記帰還クロックを出力する可変遅延回路と、該可変遅延回路から出力する前記帰還クロックの位相と前記基準クロックの位相を比較する位相比較器とを備え、前記可変遅延回路は、前記位相比較器における前記基準クロックの位相と前記帰還クロックの位相の位相差に応じて前記出力クロックの位相を調整するようにその遅延量が制御されることを特徴とする。
請求項２にかかる発明は、請求項１に記載のＰＬＬ回路において、前記位相比較器は、前記可変遅延回路と同一構成で且つ前記基準クロックを遅延するレプリカ可変遅延回路と、該レプリカ可変遅延回路の出力クロックの位相と前記帰還クロックの位相の位相差を検出する位相検出回路とを備え、前記位相検出回路で検出される位相差が少なくなるように前記レプリカ可変遅延回路の遅延量が制御され、且つ前記レプリカ可変遅延回路と前記可変遅延回路の遅延量が同量に制御されることを特徴とする。
請求項３にかかる発明のＰＬＬ回路は、基準クロックと帰還クロックの位相を位相周波数比較器で比較した結果に応じて出力クロックの周波数を決定するＰＬＬ回路において、前記出力クロック又はその分周クロックが入力し前記帰還クロックを出力する可変遅延回路と、該可変遅延回路に入力する前記出力クロック又はその分周クロックの位相と前記基準クロックの位相を比較する位相比較器とを備え、前記可変遅延回路は、前記位相比較器における前記基準クロックの位相と前記出力クロック又はその分周クロックの位相の位相差に応じて前記出力クロックの位相を調整するようにその遅延量が制御されることを特徴とする。

本発明によれば、ＰＬＬ回路のロック時に、位相周波数比較器に位相オフセットが残っているとき、その位相オフセット量に応じて帰還クロックの遅延量が調整されることで、ユーザクロックの位相ばらつきを大幅に削減することができるので、タイミング設計が容易となる。また、このために追加する構成は、１個の位相比較器と１個の可変遅延回路ですみ、面積増加や消費電流増加を極力抑えることができる。さらに、事後的に温度や電圧変動が発生してもその影響を無くすことができる。

＜第１の実施例＞
図１は本発明の第１の実施例の同期回路の構成を示すブロック図である。図７に示したものと同じものには同じ符号を付けた。８は位相比較器であり、ＰＬＬ回路４に入力する基準クロックＣＬＫ１と帰還クロックＣＬＫ２の位相比較を行う。９はＰＬＬ回路４の帰還経路に挿入された可変遅延回路であり、位相比較器８の位相比較結果に応じて、その遅延量が調整される。１０はユーザクロックＣＬＫ４に固定遅延を与えるためのオフセット遅延回路である。

位相比較器８は、ＰＬＬ回路４がロックしているときの基準クロックＣＬＫ１と帰還クロックＣＬＫ２との位相オフセット量を常時モニタしている。この位相比較器８は、回路規模を抑えるためにはデジタル回路が望ましい（精度としてはそれで十分と考えられるため）。位相比較器８は、一定値以上（分解能以上）の位相差を検知すると、可変遅延回路９に遅延時間調整の命令を出す。可変遅延回路９による遅延調整は、位相進み側、位相遅れ側いずれにも可能にしておくのが望ましいが、ＰＬＬ回路４の位相オフセットの癖が予め判明しているときは、いずれか一方のみだけでもよい。通常のＰＬＬ回路設計では、ループフィルタ４３のＭＯＳ型容量のリークの影響は、帰還クロックＣＬＫ２の位相が遅れる方向に働くので、その場合は、今回の目的達成のためには位相進み側への調整機能だけで良い。オフセット遅延回路１０は、位相遅れ側への調整機能を実現するために設けている。なお、これらの可変遅延回路９およびオフセット遅延回路１０もデジタルゲートで構成することができる。

ここで、遅延を調整する可変遅延回路９が帰還経路側にのみ挿入されること、また帰還経路のクロックバッファ６および分周器５の後段に挿入されることには大きな意味がある。この可変遅延回路９は、デジタル回路で構成する際は、遅延切り替え時に、その時だけ遅延時間が不連続にデジタル的に変化することになる。また、遅延切り替えのタイミングが悪いとグリッジが出てしまう。ＰＬＬ回路による位相ばらつきを調整するにはオフセット遅延回路１０の遅延時間を切り替えることでも達成できるが、そうすると、一時的な遅延時間変化（切り替えた時のクロック周期の伸縮）やグリッジが後段のユーザクロックＣＬＫ４に伝わってしまう。

そこで、本実施例では、遅延時間の変更は帰還経路だけで行なうようにして、遅延時間変化がユーザクロックＣＬＫ４に直接影響を与えないようにした。帰還クロックＣＬＫ２に発生する単発で少量の遅延変化は、ＰＬＬ回路４の内部のループフィルタ４３によって積分されるため、ユーザクロックＣＬＫ４にはほぼ何も影響しない。さらには、可変遅延回路９の遅延切り替え制御とそれによる位相比較器８の動作は、基準クロックＣＬＫ１あるいは帰還クロックＣＬＫ２を基準にタイミング設計を行うことで、帰還クロックＣＬＫ２にグリッジを出さないように設計することは容易に可能である。もし、可変遅延回路９をクロックバッファ６よりも前段に置くと、クロックバッファ６の遅延時間はＰＬＬ回路４の後段の回路規模などにより全く不明なため、帰還クロックＣＬＫ２にグリッジを出さないためのタイミング設計は事実上不可能となる。また、この事情は、オフセット遅延回路１０に遅延切換機能を持たせようとする場合でも同じであり、従ってこれらの構成は適当でない。

ここで、ＰＬＬ回路４が、内部のループフィルタ４３を構成するＭＯＳ型容量の影響により、帰還クロックＣＬＫ２が基準クロックＣＬＫ１に対して１ｎｓ遅れた状態で、位相オフセットを持ってロックしたと想定する。

このとき、この状態で何の補正も行なわない場合は、ＦＦ回路１，３の動作タイミングに１ｎｓのずれが生じる。よって、設計者はＦＦ回路１，３の間にある組み合わせ論理回路２の遅延時間も考慮しつつ、ＦＦ回路１，３の同期設計を行なうことになるが、組み合わせ論理回路２がほとんどないケースもある。

このケースでは、ＰＬＬ回路４の位相オフセットにより基準クロックＣＬＫ１の方がユーザクロックＣＬＫ４よりも１ｎｓも早く立ち上がるため、組み合わせ論理回路２がほとんど不要なのにも拘わらず、ＦＦ回路３のホールドタイムを確保するために、組合せ論理回路２の経路に１ｎｓ以上のダミー遅延回路を挿入しなくてはならない。通常、上記のようなＦＦ回路１，３の組み合わせは同一チップ上に多数設けられるので、上記のダミー遅延回路は多数必要となり、その合計はチップ面積に制約を与える。

また、何らかの要因で帰還クロックＣＬＫ２が基準クロックＣＬＫ１に対して進んだ状態でロックするような位相オフセットがあった場合は、ＦＦ回路３のセットアップタイムを浪費するので、システムの最高動作周波数の低下や組み合わせ論理回路２の回路構成の制限などにつながる。

さらには、動作条件によってオフセット位相差がプラス側にもマイナス側にも大きく振れる可能性があるときは、組み合わせ論理回路２はセットアップタイム、ホールドタイムの両方を満たす遅延時間でなくてはならないので、益々設計が難しくなる。

図１の回路において、位相を合わせなければならないのは基準クロックＣＬＫ１とユーザクロックＣＬＫ４である。ＰＬＬ回路４が理想的であれば、基準クロックＣＬＫ１と帰還クロックＣＬＫ２の位相差はゼロであり、ユーザクロックＣＬＫ４は基準クロックＣＬＫ１に対して安定した位相差を保持するが、ループフィルタ４３の容量のリークなどによって、前記したように位相オフセットが現れ、ユーザクロックＣＬＫ４に位相ばらつきが現れる。

そこで本実施例では、基準クロックＣＬＫ１と帰還クロックＣＬＫ２の位相オフセット量を検出し、この位相差を補正する動きとなるように、帰還経路に挿入した可変遅延回路９の遅延量を調整することで、基準クロックＣＬＫ１とユーザクロックＣＬＫ４の位相差を小さくし、タイミング設計を容易にする。

次に具体例を説明する。帰還クロックＣＬＫ２の経路に挿入される可変遅延回路９は、図２に示すような例えば４個のマルチプレクサ９１〜９４で構成できる。この場合、マルチプレクサの段数を切り替えることにより４種類の遅延量を切り替えることができる。位相比較器８の位相比較結果に応じて、例えば、ＳＥＬ２が“１”、ＳＥＬ０とＳＥＬ１が“０”になると、入力信号ＩＮはマルチプレクサ９３→９２→９１による３段の遅延を受けて出力信号ＯＵＴとなる。ユーザクロックＣＬＫ４の経路に挿入される固定遅延のオフセット遅延回路１０も、可変遅延回路９と同じ回路で構成されるのが好ましい。

位相比較器８の構成は、例えば図３、図４に示したような構成で実現できる。図３の位相比較器８は、位相検出器としてのＦＦ回路８１と、そのＦＦ回路８１のＱ出力が“１”になるとアップカウントし、“０”になるとダウンカウントするアップダウンカウンタ８２と、そのカウンタ８２のカウント値によって遅延量が制御されるレプリカ可変遅延回路８３と、位相検出器の出力を判定する判定／制御回路８７と、デコーダ８８とからなる。レプリカ可変遅延回路８３は可変遅延回路９と全く同じ構成である。この構成であれば、レプリカ可変遅延回路８３には、図２の回路をそのまま使用することができる。

ここでは、基準クロックＣＬＫ１がレプリカ可変遅延回路８３に入力され、ＦＦ回路８１によって、レプリカ可変遅延回路８３の出力クロックＣＬＫ５が立ち上がるときの帰還クロックＣＬＫ２のレベルを検出し、“０”が検出されればそのクロックＣＬＫ２の位相が遅れているので、アップダウンカウンタ８２をダウンカウント（あるいはアップカウント）してレプリカ可変遅延回路８３の遅延量を大きくし、“１”が検出されればそのクロックＣＬＫ２の位相が進んでいるので、アップダウンカウンタ８２をアップカウント（あるいはダウンカウント）してレプリカ可変遅延回路８３の遅延量を小さくする。こうして、基準クロックＣＬＫ１の遅延クロックＣＬＫ５と帰還クロックＣＬＫ２とが、ＰＬＬループとは独立した閉じたループ内で最適な遅延量を探すように制御される。以上のプロセスにより求められた最適な遅延段数（デコード信号）は判定回路８７とデコーダ８８を通って可変遅延回路９に与えられる。切り換えた直後は、基準クロックＣＬＫ１と帰還クロックＣＬＫ２の位相が変わるが、しばらくするとＰＬＬの位相調整機能により、またもとの位相差に戻る。しかし、そのときには、基準クロックＣＬＫ１とユーザクロックＣＬＫ４の位相差は可変遅延回路９の分解能以下になっており、ユーザクロックＣＬＫ４の位相ばらつきを解消することができる。図５に以上の調整動作の波形図を示した。(a)は基準クロックＣＬＫ１に対して帰還クロックＣＬＫ２とユーザクロックＣＬＫ４が例えば１ｎｓ遅れている状態、(b)は遅延回路９に１ｎｓの遅延を与えた瞬間の状態、(c)はその後ＰＬＬ機能により基準クロックＣＬＫ１と帰還クロックＣＬＫ２の関係が元に戻り、ユーザクロックＣＬＫ４が１ｎｓ進むことにより、基準クロックＣＬＫ１とユーザクロックＣＬＫ４の位相が合った状態を示す。

一方、図４では、遅延回路９は遅延段数が１段ずつ異なる遅延回路９５〜９８とセレクタ９９からなる。位相比較器８は、遅延回路９５〜９８と同一構成、つまり遅延段数が１段ずつ異なる遅延回路８４１〜８４４からなるレプリカ遅延回路８４と、４個のＦＦ回路８５１〜８５４からなる位相検出回路８５と、位相検出回路８５の出力を判定する判定制御回路８６とからなる。

ここで、例えば、基準クロックＣＬＫ１が立ち上がったとき、ＦＦ回路８５１，８５２の出力が“１”、ＦＦ回路８５３，８５４の出力が“０”のときは、遅延回路８４２又は８４３の遅延量が最適であるので、判定制御回路８６によってセレクタ９９において遅延回路９６又は９７を選択する。この構成は、図３に比べて回路規模が大きい代わりに、最適な遅延量が１回の比較で判明するため、収束までの時間が早いという特徴をもつ。最適な遅延段数（デコード信号）は可変遅延回路９に与えられ、その後は、図３の例で説明したのと同じ過程でＰＬＬを構成する各部の位相が調整され、結果的にユーザクロックＣＬＫ４の位相ばらつきを解消することができる。

なお、基準クロックＣＬＫ１と帰還クロックＣＬＫ２は、ともに独立したジッタ（クロック周期のばらつき）を持つため、その影響をキャンセルする目的で位相比較器８での比較結果の平均を取る回路（多数決回路など）、あるいはメタステーブル対策回路などを用いる工夫を施すことも有用である。

また、動作中に周囲温度の変化などにより位相周波数比較器４１での位相オフセット量が変化することがあるが、前述のとおり、帰還経路での遅延段数切り替えは、ＰＬＬ回路４の出力クロックには影響がないように設計できるので、位相比較器８を含めた位相調整機構は常に動作していれば良い。但し、可変遅延回路９の遅延時間を切り換えて数クロックの間は、ＰＬＬ機能によりループ全体の遅延調整を行っているので、基準クロックＣＬＫ１と帰還クロックＣＬＫ２の位相差が再びもとの位相になるまでは、位相比較器８の機能は停止させておくのがよい。また、あまりにも大きな時間差の遅延時間切り替えを一気に行なうと、ＰＬＬ回路４の出力に影響を与える可能性があるため、遅延時間切り替えは数クロックごとに１段ずつ行なうなどの工夫は有用である。

ここで、可変遅延回路９とオフセット遅延回路１０の関係について説明しておく。ＰＬＬ回路４の癖により、基準クロックＣＬＫ１に対し帰還クロックＣＬＫ２は遅れた方向にしか位相オフセットを持たないことが予め分かっている場合は、可変遅延回路９の遅延調整範囲は遅延を増やす方向だけ持っていればよく、オフセット遅延回路１０は必要ない。一方、基準クロックＣＬＫ１に対し帰還クロックＣＬＫ２は進んだ方向にしか位相オフセットを持たない場合は、可変遅延回路９は遅延時間を小さくする必要があるので、その初期値は可変遅延の最大遅延時間に設定される。すると、帰還経路とユーザクロック経路の初期値の遅延を合わせるためにオフセット遅延回路１０の挿入が必要となり、その遅延回路は、最大遅延時間に固定された可変遅延回路９と同じ構成であることが好ましい。さらには、基準クロックＣＬＫ１と帰還クロックＣＬＫ２の位相関係がプラス側にもマイナス側にも変動し得る場合には、可変遅延回路９は設定し得る範囲の中間の遅延値が初期値となり、オフセット遅延回路１０は、その初期値に固定されていればよい。

なお、可変遅延回路９は、通常、最小遅延時間に設定しても、厳密には完全に遅延ゼロではない。また、分周器５も相応の遅延を持っている。しかし、これらの固定的で小さな遅延成分は、半導体回路設計の遅延調整（タイミング調整）において当たり前に考慮されるものであり、本発明の骨子とは関係がないため、これらの調整方法については言及していない。

基準クロックＣＬＫ１とユーザクロックＣＬＫ４の位相差は、可変遅延回路９の遅延素子１段分の遅延量以下にすることはできないが、近年の微細プロセスでのゲート遅延素子は１段（正転信号であればインバータ２段で構成できる）当りで１００ｐｓ前後であるので、先の例で挙げた１ｎｓの位相オフセット量は１００ｐｓにまで縮めることができ、またこの値はどのような条件でも比較的安定している（ゲート遅延時間も条件により変動するが、１００ｐｓが標準条件であるとすると、様々な変動要素を考えても数１０ｐｓ〜１５０ｐｓに収まる）。さらなる位相差の微調整が必要ならば、遅延ゲートを構成するインバータ出力と接地間に接続した容量の値を切り替えるなどでも対応できる。

以上により、ユーザクロックＣＬＫ４の位相ばらつきを大幅に低減することができ、図１の２つのＦＦ回路１，３間でのタイミング設計（基準クロックＣＬＫ１に対するユーザクロックＣＬＫ４のタイミング設計）に余裕ができ、前述したタイミング調整のための回路規模も大幅に少なくなる。

従来では、ＰＬＬ回路４内のループフィルタ４３のゲートリークが位相オフセットの原因であるとき、ゲートリークの影響を低減させるためのアナログ的な補償回路を設けるなど難しい設計が必要であったり、面積を犠牲にしてゲートリークの少ない厚い酸化膜のＭＯＳ型容量を用いたりする必要があつたが、本実施例によれば、それらの問題も一切なくなる。

また、本実施例によれば、ＰＬＬ回路４の構成によっては、チャージポンプ回路４２のソース電流とシンク電流の差（理想は差ゼロ）がオフセットとなるケースもあり、設計時には注意を払うべきところであるが、この設計も大幅に楽になる。さらには、ここまで挙げなかったその他の様々な要因により発生する位相オフセットもまとめて補正することができる。

＜第２の実施例＞
図６は本発明の第２の実施例の同期回路の構成を示すブロック図である。図１に示した第１の実施例と同じものには同じ符号をつけた。ここでは、位相比較器８に遅延回路９のレプリカは含ませない構成とし、分周回路５の出力クロックＣＬＫ６と基準クロックＣＬＫ１を、その位相比較器８で比較し、その結果で可変遅延回路９の遅延量を調整するものである。これは、可変遅延回路９の入力クロックであるクロックＣＬＫ６こそが、ユーザクロックＣＬＫ４と最終的に同位相となることに着目した構成である。但し、本構成では、可変遅延回路９による遅延量を変更した結果がクロックＣＬＫ６に反映されるには、ＰＬＬによる位相調整をまたねばならず、遅延量を切り換えながら最適なポイントを探すための時間がかかるので、安定するまでの時間が長くなる。反面、位相比較器８内に遅延回路９のレプリカを必要とせず面積削減の利点がある。

本発明の第１の実施例の同期回路の構成を示すブロック図である。 図１の同期回路の可変遅延回路の回路図である。 図１の同期回路の位相比較器の部分の回路図である。 図１の同期回路の別の例の位相比較器の部分の回路図である。 クロックＣＬＫ１とＣＬＫ４の位相合わせ動作の波形図である。 本発明の第２の実施例の同期回路の構成を示すブロック図である。 従来の同期回路の構成を示すブロック図である。

符号の説明

１：ＦＦ回路
２：組み合わせ論理回路
３：ＦＦ回路
４：ＰＬＬ回路、４１：位相周波数比較器、４２：チャージポンプ、４３：ループフィルタ、４４：ＶＣＯ
５：分周回路
６，７：クロックバッファ
８：位相比較器、８１：ＦＦ回路、８２：アップダウンカウンタ、８３、８４：レプリカ可変遅延回路、８５：位相検出回路、８６，８７：判定／制御回路、８８：デコーダ
９：可変遅延回路、９１〜９４：マルチプレクサ、９５〜９８：遅延回路、９９：セレクタ
１０：オフセット遅延回路

Claims (3)

1. 基準クロックと帰還クロックの位相を位相周波数比較器で比較した結果に応じて出力クロックの周波数を決定するＰＬＬ回路において、
   前記出力クロック又はその分周クロックが入力し前記帰還クロックを出力する可変遅延回路と、該可変遅延回路から出力する前記帰還クロックの位相と前記基準クロックの位相を比較する位相比較器とを備え、
   前記可変遅延回路は、前記位相比較器における前記基準クロックの位相と前記帰還クロックの位相の位相差に応じて前記出力クロックの位相を調整するようにその遅延量が制御されることを特徴とするＰＬＬ回路。
2. 請求項１に記載のＰＬＬ回路において、
   前記位相比較器は、前記可変遅延回路と同一構成で且つ前記基準クロックを遅延するレプリカ可変遅延回路と、該レプリカ可変遅延回路の出力クロックの位相と前記帰還クロックの位相の位相差を検出する位相検出回路とを備え、
   前記位相検出回路で検出される位相差が少なくなるように前記レプリカ可変遅延回路の遅延量が制御され、且つ前記レプリカ可変遅延回路と前記可変遅延回路の遅延量が同量に制御されることを特徴とするＰＬＬ回路。
3. 基準クロックと帰還クロックの位相を位相周波数比較器で比較した結果に応じて出力クロックの周波数を決定するＰＬＬ回路において、
   前記出力クロック又はその分周クロックが入力し前記帰還クロックを出力する可変遅延回路と、該可変遅延回路に入力する前記出力クロック又はその分周クロックの位相と前記基準クロックの位相を比較する位相比較器とを備え、
   前記可変遅延回路は、前記位相比較器における前記基準クロックの位相と前記出力クロック又はその分周クロックの位相の位相差に応じて前記出力クロックの位相を調整するようにその遅延量が制御されることを特徴とするＰＬＬ回路。

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