JP2010039679A - 設計支援プログラム、設計支援装置、および設計支援方法 - Google Patents

Abstract

【課題】半導体集積回路の電源配線レイアウトを容易かつ短期間で実現し、耐久性の高い半導体集積回路の設計を図ること。
【解決手段】設計支援装置は、スタンダードセルが未配置の電源配線レイアウト情報１００を取得部４０１により取得し、検出部４０２によりビア抜け箇所を検出する。つぎに、電源配線レイアウト情報１００の中から、抽出部４０３により最下層の電源配線上の交差ポイントを抽出する。電源パッドから最下層配線上の交差ポイントまでの、ビア抜け箇所を経由せずに抵抗値が最小となる電源配線経路を第１の探索部４０４により探索する。第１の探索部４０４で探索した電源配線経路の抵抗値をもとに、ビア抜け箇所を経由する電源配線経路を第２の探索部４０５により探索する。第１および第２の探索部によって探索された探索結果を出力部４０６により出力する。
【選択図】図４

Description

この発明は、半導体集積回路の電源配線を実行する設計支援プログラム、設計支援装置、および設計支援方法に関する。

従来より、スタンダードセル配置後のレイアウト情報から、レイアウトにおける抵抗値の高い電源、グランド配線を発見するのを支援するレイアウト検証方法が知られている。このレイアウト検証方法はエレクトロマイグレーションとＩＲドロップによるエラーが発生する可能性を解決する方法である。

エレクトロマイグレーションとは、電源配線の中で抵抗値の高い配線において、電流が集中することにより断線する現象である。エレクトロマイグレーションの発生は、製品寿命を縮めることにつながる。ＩＲドロップとは、電源配線上に生じるＩＲ積（電流Ｉと配線抵抗Ｒの積）の電圧降下のことであり、ＩＲドロップが大きくなると、供給した回路の電源電圧が規定電圧以下になって、誤動作する要因となる。これが、ＩＲドロップによるエラーである。電源配線の中で抵抗値の高い配線は、以下の２つの原因により発生する。１つ目は、同電源の上下配線層間で交差する部分のビアの存否である。ビアが存在しない部分または存在しないことをビア抜け箇所と称する。２つ目は、ビアの存在する位置によって配線の抵抗値が変化することである。この抵抗値の高い配線をなくすために、ビア抜け箇所を発見し、電源パッドからの配線抵抗値を算出することで、適切な位置にビアを配置する必要がある。

また、レイアウト情報の電源配線パターンから配線の抵抗値の高低を検証する方法として、電源パッドから各ビアとの配線の抵抗値を算出するツールが開示されている。（たとえば、下記特許文献１を参照。）。図１４は、従来の抵抗値を算出するツールを用いた場合の配線抵抗の検出ポイントのイメージ図である。

図１４において、算出する配線の抵抗値は、電源パッド２０２から配線抵抗値の検出ポイント１４０２（○で囲われた箇所）までの配線の最小抵抗値である。ビア１０６、スタックビア１０７は同電源である上下層間を接続するために存在する。最下層配線１０１と、上層配線Ａ１０２と、上層配線Ｂ１０３と、上層配線Ｃ１０４と、上層配線Ｄ１０５と、の上下層間が交差し、ビア１０６およびスタックビア１０７が存在する箇所が配線抵抗値の検出ポイント１４０２である。最下層配線１０１と、上層配線Ａ１０２と、上層配線Ｂ１０３と、上層配線Ｃ１０４と、上層配線Ｄ１０５と、上の上下層間が交差し、ビア抜け箇所１０８が存在する箇所は、検出ポイントでない。このような箇所は検出対象外ポイント１４０１である。

特開平１１−５３４１２号公報

しかしながら、上述した従来技術で取得するデータは、スタンダードセル配置後のレイアウト情報である。このため、従来技術では高抵抗な配線を発見すると、スタンダードセルを別の箇所に配置し直して、電源配線をやり直す必要がある。したがって、レイアウト設計の手戻りが生じ、設計者の負担が増大するとともに、レイアウト設計期間の長期化を招くという問題点があった。

また、上述したビア抜け箇所へのビアの挿入や適切な位置へのビアの配置方法を、設計者がレイアウト情報から手作業で確認する必要があるため、設計者の負担が増大するという問題点があった。

また、図１４に示した従来技術では、ビアを経由する配線経路のみ（ビア抜け箇所を１つも含まない配線経路）の抵抗値を算出している。このため、ビア抜け箇所を経由する配線経路の抵抗値を算出することができない。すなわち、ビア抜け箇所を経由する配線経路が、ビアを経由する配線経路よりも低抵抗であっても見逃してしまうこととなる。このため、抵抗値が最も低い配線経路を検出することができない場合があり、低抵抗値の検出精度が低いという問題点があった。

さらに、図１４に示した従来技術では、存在する全ビアまでの配線経路の抵抗値を算出しているため、算出時間が膨大になり、レイアウト設計期間が長期化するという問題点があった。

この発明は、上述した従来技術による問題点を解消するため、耐久性が高い低消費電力の半導体集積回路の電源配線レイアウトを容易かつ短期間で実現することができるこの設計支援プログラム、設計支援装置、および設計支援方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、この設計支援プログラム、設計支援装置、および設計支援方法は、スタンダードセルが未配置の電源配線レイアウト情報を取得し、取得された電源配線レイアウト情報の中から、ビア抜け箇所を検出し、電源配線レイアウト情報の中から、最下層の電源配線と当該電源配線と同一の電源となる最下層よりも上層の電源配線とが交差する最下層の電源配線上の交差ポイントを抽出し、電源が供給される電源パッドから抽出された最下層の電源配線上の交差ポイントまでの抵抗値が最小となる第１の電源配線経路を探索し、第１の電源配線経路の抵抗値に基づいて、検出されたビア抜け箇所を経由するように、電源パッドから交差ポイントまでの第２の電源配線経路を探索し、第１および第２の探索によって探索された探索結果を出力することを要件とする。

この設計支援プログラム、設計支援装置、および設計支援方法によれば、スタンダードセルの配置位置やビア抜けといった電源配線レイアウト上の制約を意識することなく、抵抗値の低さを最優先した低抵抗の電源配線経路を自動探索することができる。

この設計支援プログラム、設計支援装置、および設計支援方法によれば、耐久性が高い低消費電力の半導体集積回路の電源配線レイアウトを容易かつ短期間で実現することができるという効果を奏する。

以下に添付図面を参照して、この設計支援プログラム、設計支援装置、および設計支援方法の好適な実施の形態を詳細に説明する。

（本実施の形態の概要）
本実施の形態では、スタンダードセルが未配置のレイアウト情報に対して、電源を供給する電源パッドを始点とし、電源配線の最下層配線上のポイントを終点とする。そして、始点−終点間の配線層間におけるビア抜け箇所についてもビアが存在すると想定して、ビア抜け箇所も経由する始点−終点間の配線経路を探索する。これにより、スタンダードセルの配置位置やビア抜けといった電源配線レイアウト上の制約を意識することなく、抵抗値の低さを最優先した低抵抗の電源配線経路を自動探索することができる。

したがって、エレクトロマイグレーションとＩＲドロップによるエラーの発生を未然防止することができ、耐久性の高い半導体集積回路を設計することができる。また、低抵抗の電源配線経路を自動探索することにより、低消費電力の半導体集積回路を設計することができる。このような電源配線の設計を自動実行することにより、電源配線レイアウトを容易かつ短期間で実現することとなる。

（レイアウト情報）
つぎに、本実施の形態にかかる設計支援装置が取得するレイアウト情報について説明する。図１は、半導体集積回路の電源配線のレイアウト情報の３次元イメージ図である。図１の電源配線レイアウト情報１００では、最下層配線１０１と、最下層配線１０１と同電源となる上層配線Ａ１０２，上層配線Ｂ１０３，上層配線Ｃ１０４，上層配線Ｄ１０５とが形成されている。ロウ領域１０９はスタンダードセルの配置領域である。

また、上層配線Ｂ１０３と上層配線Ｃ１０４の交差部分と、上層配線Ｃ１０４と上層配線Ｄ１０５の交差部分が、ビア１０６により接続される。最下層配線１０１と上層配線Ａ１０２の交差部分が、スタックビア１０７により接続される。ビア抜け箇所１０８は、上下層間で交差していても、ビアを挿入していない箇所である。

また、図２は、電源配線の断面イメージと最下層配線上の交差ポイントを示す説明図である。図２は、図１の矢印Ａ方向から見た断面図である。最下層配線上の交差ポイント２０１（○で囲われた箇所）は、最下層配線１０１上にある、上層配線Ａ１０２との交差する部分である。本実施の形態では、ビア抜け箇所１０８を経由する配線経路Ｌ１１のような経路と、ビア抜け箇所１０８を経由しない配線経路Ｌ１０を探索する。

（設計支援装置のハードウェア構成）
図３は、実施の形態にかかる設計支援装置のハードウェア構成を示すブロック図である。図３において、設計支援装置は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）３０１と、ＲＯＭ（Ｒｅａｄ‐Ｏｎｌｙ Ｍｅｍｏｒｙ）３０２と、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）３０３と、磁気ディスクドライブ３０４と、磁気ディスク３０５と、光ディスクドライブ３０６と、光ディスク３０７と、ディスプレイ３０８と、Ｉ／Ｆ（Ｉｎｔｅｒｆａｃｅ）３０９と、キーボード３１０と、マウス３１１と、スキャナ３１２と、プリンタ３１３と、を備えている。また、各構成部はバス３００によってそれぞれ接続されている。

ここで、ＣＰＵ３０１は、設計支援装置の全体の制御を司る。ＲＯＭ３０２は、ブートプログラムなどのプログラムを記憶している。ＲＡＭ３０３は、ＣＰＵ３０１のワークエリアとして使用される。磁気ディスクドライブ３０４は、ＣＰＵ３０１の制御にしたがって磁気ディスク３０５に対するデータのリード／ライトを制御する。磁気ディスク３０５は、磁気ディスクドライブ３０４の制御で書き込まれたデータを記憶する。

光ディスクドライブ３０６は、ＣＰＵ３０１の制御にしたがって光ディスク３０７に対するデータのリード／ライトを制御する。光ディスク３０７は、光ディスクドライブ３０６の制御で書き込まれたデータを記憶したり、光ディスク３０７に記憶されたデータをコンピュータに読み取らせたりする。

ディスプレイ３０８は、カーソル、アイコンあるいはツールボックスをはじめ、文書、画像、機能情報などのデータを表示する。このディスプレイ３０８は、たとえば、ＣＲＴ、ＴＦＴ液晶ディスプレイ、プラズマディスプレイなどを採用することができる。

インターフェース（以下、「Ｉ／Ｆ」と略する。）３０９は、通信回線を通じてＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）、インターネットなどのネットワーク３１４に接続され、このネットワーク３１４を介して他の装置に接続される。そして、Ｉ／Ｆ３０９は、ネットワーク３１４と内部のインターフェースを司り、外部装置からのデータの入出力を制御する。Ｉ／Ｆ３０９には、たとえばモデムやＬＡＮアダプタなどを採用することができる。

キーボード３１０は、文字、数字、各種指示などの入力のためのキーを備え、データの入力をおこなう。また、タッチパネル式の入力パッドやテンキーなどであってもよい。マウス３１１は、カーソルの移動や範囲選択、あるいはウィンドウの移動やサイズの変更などをおこなう。ポインティングデバイスとして同様に機能を備えるものであれば、トラックボールやジョイスティックなどであってもよい。

スキャナ３１２は、画像を光学的に読み取り、設計支援装置内に画像データを取り込む。なお、スキャナ３１２は、ＯＣＲ（Ｏｐｔｉｃａｌ Ｃｈａｒａｃｔｅｒ Ｒｅａｄｅｒ）機能を持たせてもよい。また、プリンタ３１３は、画像データや文書データを印刷する。プリンタ３１３には、たとえば、レーザプリンタやインクジェットプリンタを採用することができる。

（設計支援装置の機能的構成）
つぎに、本実施の形態にかかる設計支援装置の機能的構成について説明する。図４は、本実施の形態にかかる設計支援装置の機能的構成を示すブロック図である。図４において、設計支援装置は、取得部４０１と、検出部４０２と、抽出部４０３と、第１の探索部４０４と、第２の探索部４０５と、出力部４０６と、挿入部４０７と、により構成されている。

取得部４０１は、スタンダードセルが未配置の電源配線レイアウト情報１００を取得する機能を有する。具体的には、たとえば、外部装置から電源配線レイアウト情報１００を受信したり、図３に示したＲＡＭ３０３、磁気ディスク３０５、光ディスク３０７などの記憶領域から読み出したりする。

検出部４０２は、取得部４０１によって取得された電源配線レイアウト情報１００の中から、ビア抜け箇所１０８を検出する機能を有する。具体的には、電源配線レイアウト情報１００の中から、上下配線層間で交差する交差ポイントの座標を用いて検出する。たとえば、以下のように検出する。図５−１〜図５−４は、検出部４０２によるビア抜け箇所１０８の検出内容を示す説明図である。

図５−１は、電源配線の座標イメージ図である。まず、電源配線レイアウト情報１００の中から、上下配線層間で交差する部分を探す。図５−１において、交差部分５０１は、座標上にある、最下層配線１０１と上層配線Ａ１０２の交差している部分である。

つぎに、図５−１の交差部分５０１から、交差座標を抽出する。図５−２は、交差座標の抽出イメージ図である。交差座標を抽出できる条件は、以下の２つである。１つ目は、下層配線の座標上に、上層配線のセンター座標が存在することである。２つ目は、上層配線の座標上に、下層配線のセンター座標が存在することである。

たとえば、最下層配線１０１のＸ座標（０≦Ｘ≦５）上に、上層配線Ａ１０２のセンター座標（Ｘ＝３）が存在する。かつ、上層配線Ａ１０２のＹ座標（０≦Ｙ≦５）上に、最下層配線の配線１０１のセンター座標（Ｙ＝２）が存在する。したがって、最下層配線１０１と上層配線Ａ１０２は、座標（３，２）で交差している。交差している座標箇所を上下層間の交差ポイント５０２とする。なお、交差ポイント５０２と交差座標は、ＲＡＭ３０３、磁気ディスク３０５、光ディスク３０７などの記憶領域に記憶される。

つぎに、図５−２の上下層間の交差ポイント５０２の交差座標に基づいて、矩形情報を作成する。図５−３は、矩形情報を作成するイメージ図である。矩形情報５０３は、交差部分に作成する、四角形の情報である。交差ポイントの座標（３，２）を矩形情報５０３のセンター座標とする。矩形情報５０３のＹ軸方向の線幅は、上層配線ＡのＹ軸方向の配線幅と同じとする。矩形情報５０３のＸ軸方向の線幅は、最下層配線のＸ軸方向の配線幅と同じとする。

また、矩形情報５０３のＸ軸の座標はＸｍｉｎ（Ｘ座標の最小値）とＸｍａｘ（Ｘ座標の最大値）とする。矩形情報５０３のＹ軸の座標はＹｍｉｎ（Ｙ座標の最小値）とＹｍａｘ（Ｙ座標の最大値）とする。

つぎに、図５−４は、ビア座標の有無をチェックするイメージ図である。上述した矩形情報５０３上に、ビアが存在するかをチェックする。ビア座標を（Ｘｖｉａ，Ｙｖｉａ）とする。

このとき、ビアが存在する条件は、以下の２つである。１つ目は、Ｘｍｉｎ≦Ｘｖｉａ≦Ｘｍａｘである。２つ目は、Ｙｍｉｎ≦Ｙｖｉａ≦Ｙｍａｘである。

たとえば、ビアの座標が（Ｘｖｉａ，Ｙｖｉａ）＝（３，２）であるとする。図５−４の矩形情報５０３は、Ｘｍｉｎ＝２、Ｘｍａｘ＝４、Ｙｍｉｎ＝１．５、Ｙｍａｘ＝２．５である。矩形情報５０３の座標をビアが存在する条件に当てはめると、２≦Ｘｖｉａ≦４、１．５≦Ｙｖｉａ≦２．５となる。よって、この交差部分には、ビアＡ５０４が存在する。なお、ビアの存在有無は上下層間の交差ポイント５０２の情報と関連づけされ、ＲＡＭ３０３、磁気ディスク３０５、光ディスク３０７などの記憶領域に記憶される。

図４に戻って、抽出部４０３は、最下層の電源配線と当該電源配線と同一の電源となる最下層よりも上層の電源配線とが交差する最下層配線上の交差ポイント２０１を抽出する機能を有する。具体的には、検出部４０２によって検出された上下層間の交差ポイント５０２の中から、最下層配線上の交差ポイントを抽出する。たとえば、図２では、最下層配線上の交差ポイント２０１を抽出する。抽出された最下層配線上の交差ポイント２０１は、第１の探索部４０４に渡される。

第１の探索部４０４は、供給される電源パッドから上述した抽出部によって抽出された最下層配線上の交差ポイント２０１までの抵抗値が最小となる第１の電源配線経路を探索する機能を有する。探索処理については、周知の配線アルゴリズムを適用することができる。具体的には、第１の配線経路は、ビア抜け箇所１０８を経由しない配線経路である。たとえば、以下のように探索される。図６〜図７は、第１の探索部４０４による探索方法を示す説明図である。

図６は、第１の探索部４０４によって探索された第１の配線経路を示す説明図である。最下層配線上の交差ポイント２０１の中から順番に累積抵抗検出ポイント６０１（○で囲われた箇所）とする。電源パッドを始点とし、累積抵抗検出ポイント６０１を終点とする。そして、始点からビア抜け箇所１０８を経由せずに終点までの経路を抵抗値が最小となるように探索する。この探索結果が第１の配線経路である。

図７は、ビア抜け箇所を含めない電源配線経路の抵抗値算出結果を示す説明図である。図７において、電源配線の抵抗値算出は、抵抗値Ｒｍ１〜Ｒｍ５と、抵抗値Ｒｖ１２と、抵抗値Ｒｖ２３と、抵抗値Ｒｖ３４と、抵抗値Ｒｖ４５と、抵抗値Ｒｖ５６と、抵抗値Ｒｖ６７と、をそれぞれ求めてすべてを足し合わせることである。

抵抗値Ｒｍ１〜Ｒｍ５はＭＥＴＡＬ配線の抵抗値である。ＭＥＴＡＬ配線の抵抗値は、下記式（１）により算出する。

Ｒｍ＃＝ＭＥＴＡＬ配線のシート抵抗値［Ω／□］×配線長［μｍ］／配線幅［μｍ］
・・・（１）
ただし、＃は番号（１，２、…）、Ｒｍ＃はＭＥＴＡＬ配線の抵抗値である。

図８は、ＭＥＴＡＬ配線のシート抵抗値の参照テーブルを示す説明図である。参照テーブル８００は、たとえば、図３に示したＲＡＭ３０３、磁気ディスク３０５、光ディスク３０７などの記憶領域に記憶されるテーブルである。ＭＥＴＡＬ配線のシート抵抗値とは、各ＭＥＴＡＬ層の単位面積あたりの抵抗値である。

図７に戻って、ここで、たとえば、抵抗値Ｒｍ１の配線はＭＥＴＡＬ７で形成されている。ＭＥＴＡＬ７のシート抵抗値は、参照テーブル８００を引くと、０．１［Ω／□］である。抵抗値Ｒｍ１の配線の配線長を２０［μｍ］とし、Ｒｍ１の配線の配線幅を２．０［μｍ］として、上記式（１）に代入すると、抵抗値Ｒｍ１は１［Ω］である。

抵抗値Ｒｖ１２，抵抗値Ｒｖ２３，抵抗値Ｒｖ３４，抵抗値Ｒｖ４５，抵抗値Ｒｖ５６，および抵抗値Ｒｖ６７は、ビアの抵抗値である。以降、ビアの抵抗値をＲｖｘｙとする。ただし、ｘは下層配線の層番号、ｙは上層配線の層番号である。したがって、Ｒｖｘｙは下層配線の層番号ｘと上層配線の層番号ｙの間のＶＩＡｘｙの抵抗値を示す。たとえば、Ｒｖ６７は、ＭＥＴＡＬ６とＭＥＴＡＬ７との間のＶＩＡ６７の抵抗値である。なお、ＶＩＡｘｙが複数個のビアの集合体である場合は、参照テーブル８００から引いた抵抗値にビアの個数を乗じることにより、Ｒｖｘｙが得られる。

図９は、ビアの抵抗値の参照テーブルを示す説明図である。参照テーブル９００は、たとえば、図３に示したＲＡＭ３０３、磁気ディスク３０５、光ディスク３０７などの記憶領域に記憶されるテーブルである。ビアの抵抗値は、ビア1個当たりの抵抗値にビア数を乗算した値である。

図７に戻って、抵抗値Ｒｍ１と同様に、上記式（１）を使用して、抵抗値Ｒｍ２〜Ｒｍ５を求める。その結果を、抵抗値Ｒｍ２＝１［Ω］，抵抗値Ｒｍ３＝１［Ω］，抵抗値Ｒｍ４＝２［Ω］，抵抗値Ｒｍ５＝２［Ω］とする。

また、抵抗値Ｒｖ１２と、抵抗値Ｒｖ２３と、抵抗値Ｒｖ３４と、抵抗値Ｒｖ４５と、抵抗値Ｒｖ５６と、抵抗値Ｒｖ６７と、は参照テーブル９００から引く。それぞれ、抵抗値Ｒｖ１２＝０．５［Ω］，抵抗値Ｒｖ２３＝０．５［Ω］，抵抗値Ｒｖ３４＝０．５［Ω］，抵抗値Ｒｖ４５＝０．５［Ω］，抵抗値Ｒｖ５６＝１［Ω］，抵抗値Ｒｖ６７＝１［Ω］である。抵抗値Ｒｍ１〜Ｒｍ５と、抵抗値Ｒｖ１２と、抵抗値Ｒｖ２３と、抵抗値Ｒｖ３４と、抵抗値Ｒｖ４５と、抵抗値Ｒｖ５６と、抵抗値Ｒｖ６７と、を足しあわせた結果は、１１［Ω］である。つまり、図７の配線経路Ｌ１０の抵抗値は、１１［Ω］である。

なお、第１の探索部４０４で探索した電源配線経路と電源配線経路の抵抗値は、ＲＡＭ３０３、磁気ディスク３０５、光ディスク３０７などの記憶領域に記憶される。

図４に戻って、第２の探索部４０５は、第１の探索部４０４で探索した電源配線経路と電源配線経路の抵抗値に基づいて、第２の電源配線経路を探索する機能を有する。探索処理については、第１の探索部４０４と同様、周知の配線アルゴリズムを適用することができる。

第１の探索部４０４と異なる点は、第２の探索部４０５は、検出部４０２によって検出されたビア抜け箇所１０８を経由するように経路探索をおこなっている点である。したがって、第２の電源配線経路は、検出部４０２によって検出されたビア抜け箇所１０８を経由する配線経路となる。また、第２の電源配線経路は、電源パッドから第１の電源配線経路と同一の累積抵抗検出ポイント６０１までの配線経路である。第２の電源配線経路としては抵抗値が最小となる配線経路を１つ探索することとしてもよく、抵抗値が小さい上位Ｎ番目までの配線経路を探索することとしてもよい。

図１０は、第２の探索部４０５による配線経路と経路の抵抗値を示す説明図である。配線経路Ｌ１１は、ビア抜け箇所１０８を含んだ経路となっている。配線経路Ｌ１１の抵抗値の算出方法は、第１の探索部４０４の配線経路Ｌ１０の抵抗値算出方法と同一である。図１０において、配線経路Ｌ１１の抵抗値は、抵抗値Ｒｍ１と、抵抗値Ｒｍ６と、抵抗値Ｒｖ１２と，抵抗値Ｒｖ２３と，抵抗値Ｒｖ３４と，抵抗値Ｒｖ４５と，抵抗値Ｒｖ５６と，抵抗値Ｒｖ６７と、をそれぞれ求め、足し合わせたものである。ここで、抵抗値Ｒｍ６＝１［Ω］とする。よって、ビア抜け箇所１０８を含めた、配線経路Ｌ１１の抵抗値は６［Ω］である。

なお、第２の探索部４０５で探索した電源配線経路と電源配線経路の抵抗値は、ＲＡＭ３０３、磁気ディスク３０５、光ディスク３０７などの記憶領域に記憶される。

図４に戻って、出力部４０６は、第１の探索部４０４および第２の探索部４０５によって探索された探索結果を出力する機能を有する。具体的には、最下層配線上の交差ポイント２０１と、探索結果である電源配線経路と、電源配線経路の抵抗値と、を関連づけて出力する。

図１１は、結果出力を示す説明図である。なお、結果出力は、ＲＡＭ３０３、磁気ディスク３０５、光ディスク３０７などの記憶領域に記憶される。または、ディスプレイ３０８に表示される。

挿入部４０７は、第２の探索部４０５で探索された電源配線経路をもとにビア抜け箇所１０８にビアを挿入する機能を有する。具体的には、電源配線レイアウト情報１００のビア抜け箇所１０８に、ビアを挿入することである。

図１２は、ビア抜け箇所にビアを挿入した電源配線のレイアウト情報の３次元イメージ図である。図１２において、ビア抜け箇所１０８に挿入したビアは、ビア１２０１とスタックビア１２０２である。なお、ビア抜け箇所１０８にビアを挿入した電源配線レイアウト４００は、ＲＡＭ３０３、磁気ディスク３０５、光ディスク３０７などの記憶領域に記憶される。

（設計支援装置の設計支援処理手順）
つぎに、本実施の形態にかかる設計支援装置の設計支援処理手順について説明する。図１３は、本実施形態にかかる設計支援装置の設計支援処理手順を示すフローチャートである。図１３において、まず、取得部４０１によりスタンダードセル未配置の電源配線レイアウト情報１００を取得する（ステップＳ１３０１）。

つぎに、ビア抜け箇所１０８の検出処理をしていない上下層間の交差ポイントはあるか否かを判断する（ステップＳ１３０２）。ビア抜け箇所１０８の検出処理をしていない層間の交差ポイントがある場合（ステップＳ１３０２：Ｙｅｓ）、上下層間の交差ポイント５０２にビア抜け箇所１０８があるか否かを判断する（ステップＳ１３０３）。具体的には、検出部４０２で上下層間の交差ポイント５０２を検出することである。また、ビアＡ５０４を検出することである。

上下層間の交差ポイント５０２にビア抜け箇所１０８がある場合（ステップＳ１３０３：Ｙｅｓ）、ビア抜け箇所１０８の情報をデータ保存する（ステップＳ１３０４）。そして、ステップＳ１３０２に戻る。一方、上下層間の交差ポイント５０２にビア抜け箇所１０８がない場合（ステップＳ１３０３：Ｎｏ）、ステップＳ１３０２に戻る。

また、ステップＳ１３０２において、ビア抜け箇所１０８の検出処理をしていない層間の交差ポイントがない場合（ステップＳ１３０２：Ｎｏ）、経路の探索が未処理である最下層配線上の交差ポイント２０１があるか否かを判断する（ステップＳ１３０５）。

経路探索が未処理である最下層配線上の交差ポイント２０１がある場合（ステップＳ１３０５：Ｙｅｓ）、抽出部４０３により、最下層配線上の交差ポイント２０１から累積抵抗検出ポイントを決定する（ステップＳ１３０６）。つぎに、第１の探索部４０４により、ビア抜け箇所１０８を経由しない第１の経路探索を行う（ステップＳ１３０７）。

つぎに、第２の探索部４０５により、ビア抜け箇所１０８を経由する第２の経路探索を行う（ステップＳ１３０８）。つぎに、経路探索の情報を保存し（ステップＳ１３０９）、ステップＳ１３０５に戻る。一方、経路探索が未処理である最下層配線上の交差ポイント２０１がない場合（ステップＳ１３０５：Ｎｏ）、出力部４０６により、結果を出力する。（ステップＳ１３１０）。これにより、一連の処理を終了する。

以上、説明したように本実施の形態では、スタンダードセルが未配置の電源配線レイアウト情報１００に対して、電源を供給する電源パッド２０２を始点とし、電源配線の最下層配線上の交差ポイント２０１を終点とする。そして、始点−終点間の配線層間におけるビア抜け箇所１０８についてもビアが存在すると想定して、ビア抜け箇所１０８も経由する始点−終点間の配線経路を探索する。これにより、スタンダードセルの配置位置やビア抜けといった電源配線レイアウト上の制約を意識することなく、抵抗値の低さを最優先した低抵抗の電源配線経路を自動探索することができる。

したがって、エレクトロマイグレーションとＩＲドロップによるエラーの発生を未然防止することができ、耐久性の高い半導体集積回路を設計することができる。また、低抵抗の電源配線経路を自動探索することにより、低消費電力の半導体集積回路を設計することができる。このような電源配線の設計を自動実行することにより、電源配線レイアウトを容易かつ短期間で実現することとなる。

以上説明したように、設計支援プログラム、設計支援装置、および設計支援方法によれば、耐久性が高い低消費電力の半導体集積回路の電源配線レイアウトを容易かつ短期間で実現することができるという効果を奏する。

なお、本実施の形態で説明した設計支援方法は、予め用意されたプログラムをパーソナル・コンピュータやワークステーション等のコンピュータで実行することにより実現することができる。このプログラムは、ハードディスク、フレキシブルディスク、ＣＤ−ＲＯＭ、ＭＯ、ＤＶＤ等のコンピュータで読み取り可能な記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行される。またこのプログラムは、インターネット等のネットワークを介して配布することが可能な媒体であってもよい。

半導体集積回路の電源配線のレイアウト情報の３次元イメージ図である。 電源配線の断面イメージと最下層配線上の交差ポイントを示す説明図である。 本実施の形態にかかる設計支援装置のハードウェア構成を示すブロック図である。 本実施の形態にかかる設計支援装置の機能的構成を示すブロック図である。 電源配線の座標イメージ図である。 交差座標の抽出イメージ図である。 矩形情報を作成するイメージ図である。 ビア座標の有無をチェックするイメージ図である。 第１の探索部によって探索された第１の配線経路を示す説明図である。 ビア抜け箇所を含めない電源配線経路の抵抗値算出結果を示す説明図である。 ＭＥＴＡＬ配線のシート抵抗値の参照テーブルを示す説明図である。 ビアの抵抗値の参照テーブルを示す説明図である。 第２の探索部による配線経路と経路の抵抗値を示す説明図である。 結果出力を示す説明図である。 ビア抜け箇所にビアを挿入した電源配線のレイアウト情報の３次元イメージ図である。 この発明の実施形態にかかる設計支援装置の設計支援処理手順を示すフローチャートである。 従来の抵抗値を算出するツールを用いた場合の配線抵抗値の検出ポイントのイメージ図である。

符号の説明

１００ 電源配線レイアウト情報
１０８ ビア抜け箇所
２０１ 最下層配線上の交差ポイント
２０２ 電源パッド
４０１ 取得部
４０２ 検出部
４０３ 抽出部
４０４ 第１の探索部
４０５ 第２の探索部
４０６ 出力部
４０７ 挿入部

Claims (5)

1. コンピュータを、
   スタンダードセルが未配置の電源配線レイアウト情報を取得する取得手段、
   前記取得手段によって取得された電源配線レイアウト情報の中から、ビア抜け箇所を検出する検出手段、
   前記電源配線レイアウト情報の中から、最下層の電源配線と当該電源配線と同一の電源となる前記最下層よりも上層の電源配線とが交差する前記最下層の電源配線上の交差ポイントを抽出する抽出手段、
   前記電源が供給される電源パッドから前記抽出手段によって抽出された最下層の電源配線上の交差ポイントまでの抵抗値が最小となる第１の電源配線経路を探索する第１の探索手段、
   前記第１の電源配線経路の抵抗値に基づいて、前記検出手段によって検出されたビア抜け箇所を経由するように、前記電源パッドから前記最下層の電源配線上の交差ポイントまでの第２の電源配線経路を探索する第２の探索手段、
   前記第１および第２の探索手段によって探索された探索結果を出力する出力手段、
   として機能させることを特徴とする設計支援プログラム。
2. 前記第２の探索手段は、
   前記第１の電源配線経路の抵抗値以下となるように、前記第２の電源配線経路を探索することを特徴とする請求項１に記載の設計支援プログラム。
3. 前記コンピュータを、
   前記第２の電源配線経路のビア抜け箇所にビアを挿入する挿入手段として機能させることを特徴とする請求項１または２に記載の設計支援プログラム。
4. スタンダードセルが未配置の電源配線レイアウト情報を取得する取得手段と、
   前記取得手段によって取得された電源配線レイアウト情報の中から、ビア抜け箇所を検出する検出手段と、
   前記電源配線レイアウト情報の中から、最下層の電源配線と当該電源配線と同一の電源となる前記最下層よりも上層の電源配線とが交差する前記最下層の電源配線上の交差ポイントを抽出する抽出手段と、
   前記電源が供給される電源パッドから前記抽出手段によって抽出された最下層の電源配線上の交差ポイントまでの抵抗値が最小となる第１の電源配線経路を探索する第１の探索手段と、
   前記第１の電源配線経路の抵抗値に基づいて、前記検出手段によって検出されたビア抜け箇所を経由するように、前記電源パッドから前記交差ポイントまでの第２の電源配線経路を探索する第２の探索手段と、
   前記第１および第２の探索手段によって探索された探索結果を出力する出力手段と、
   を備えることを特徴とする設計支援装置。
5. コンピュータが、
   スタンダードセルが未配置の電源配線レイアウト情報を取得する取得工程と、
   前記取得工程によって取得された電源配線レイアウト情報の中から、ビア抜け箇所を検出する検出工程と、
   前記電源配線レイアウト情報の中から、最下層の電源配線と当該電源配線と同一の電源となる前記最下層よりも上層の電源配線とが交差する前記最下層の電源配線上の交差ポイントを抽出する抽出工程と、
   前記電源が供給される電源パッドから前記抽出工程によって抽出された最下層の電源配線上の交差ポイントまでの抵抗値が最小となる第１の電源配線経路を探索する第１の探索工程と、
   前記第１の電源配線経路の抵抗値に基づいて、前記検出工程によって検出されたビア抜け箇所を経由するように、前記電源パッドから前記交差ポイントまでの第２の電源配線経路を探索する第２の探索工程と、
   前記第１および第２の探索工程によって探索された探索結果を出力する出力工程と、
   を実行することを特徴とする設計支援方法。

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