JP2010039192A - フォトマスク、及びフォトレジストパターンの形成方法 - Google Patents

Abstract

【課題】マスクデータ作図工数の軽減、マスクデータ容量の圧縮、及びマスク占有面積縮小を可能にする。
【解決手段】少ない種類のＴＥＧパターンチップ３１（＝３１ａ〜３１ｆ）を有するフォトマスク３０を用いて、そのＴＥＧパターンチップ３１の種類よりも多い種類の、且つそれぞれ異なるパターンレシオの単位ブロックＢＫのフォトレジストパターン４０（＝４０−１〜４０−９）をウェハ上に形成するようにしている。即ち、フォトマスク３０に形成されたパターンレシオ比の異なる複数のＴＥＧパターンチップ３１を組み合わせることで、各ウェハの任意領域に対して様々なパターンレシオ比のフォトレジストパターン４０を形成するようにしているので、予めフォトマスク３０上に形成する必要チップ数を抑えられる。
【選択図】図１

Description

本発明は、半導体装置用のフォトマスク、及びフォトレジストパターンの形成方法、特に、半導体回路パターンのレシオ制御方法に関するものである。

図６（ａ）〜（ｅ）は、従来の半導体製造プロセスにおけるフォトリソ工程の一般的なフローを示す概略の図である。

フォトリソ工程では、先ず、図６（ａ）の被エッチング膜の堆積処理において、半導体基板からなるウェハ１上に被エッチング膜２を堆積した後、図６（ｂ）のレジスト塗布処理において、フォトレジスト３の塗布を行う。次に、図６（ｃ）の露光装置１０を用いた露光処理において、露光光源１１で照射される箇所に、遮光膜で回路パターンを形成したフォトマスク２０をセットし、露光光源１１からフォトマスク２０を透過した露光光Ｈを投影レンズ１２によってフォトレジスト３上に結像し、このフォトレジスト３中に回路パターンの潜像３ａを形成する。図６（ｄ）の現像処理において、露光光Ｈに感光した部分は除去され（ポジ型フォトレジストの場合）、フォトレジスト３中に形成された回路パターンの潜像３ａがフォトレジストパターン３ｂとして形成される。その後、図６（ｅ）のエッチング処理において、フォトレジストパターン３ｂで被覆されない被エッチング膜２の部分がエッチングされ、被エッチング膜２に回路パターン２ａが形成される。

図７（ａ）、（ｂ）は、図６の露光装置１０による従来の一般的なブラインド露光の説明図であり、同図（ａ）はフォトマスク２０上の全チップ２１Ａ，２１Ｂ，２１Ｃを露光する場合の図、及び、同図（ｂ）はフォトマスク２０上のチップ２０Ｂのみを露光する場合の図である。この図７では、図６の露光処理において露光装置１０の露光光源１１側からフォトマスク２０を眺めた図が示されている。

露光装置１０に２枚１組のＬ字状の遮光板１３−１，１３−２が、露光光源１１とフォトマスク２０との間に設置されている。遮光板１３−１，１３−２を露光光Ｈの入射方向に対して垂直方向に上下左右に駆動させることで、図７（ａ）、（ｂ）に示されるように、露光光源１１からフォトマスク２０に照射される露光光Ｈの光透過領域１４を限定し、フォトマスク２０に形成した例えば３個のチップ２１Ａ，２１Ｂ，２１Ｃの内の特定のチップのみを露光することが可能となる。

従来、ウェハ面内或いは局所的なパターンレシオ（ratio、比率、割合）の違いが、エッチングパターンの寸法或いは形状の均一性や、化学的機械的研磨（Chemical Mechanical Polishing、以下「ＣＭＰ」という。）の膜削りレートに影響することが知られている。そのため、様々なレシオの回路パターンを形成したフォトレジストパターン３ｂのサンプルを用いて、パターンレシオ依存性の評価を行い、最適なプロセス条件を見出す手法が一般によく用いられている。

以下に様々なレシオの回路パターンを形成した例を図８及び図９に示す。
図８及び図９（ａ）、（ｂ−１）、（ｂ−２）は、従来のパターンレシオ比のテスト・エレメント・グループ（Test Element Group、以下「ＴＥＧ」という。）パターンの形成方法を示す図である。特に、図８は、従来において異なるパターンレシオ比のＴＥＧパターンを形成したフォトマスクの例を示す平面図である。更に、図９（ａ）、（ｂ−１）、（ｂ−２）は、従来において図７のフォトマスクによる露光で形成したフォトレジストパターンの例を示す平面図であり、同図（ａ）はウェハの図、同図（ｂ−１）は図８のＴＥＧパターンチップ２２ｂにより形成したフォトレジストパターンの図、及び、同図（ｂ−２）は図８のＴＥＧパターンチップ２２ｄにより形成したフォトレジストパターンの図である。

図８のフォトマスク２０では、ＴＥＧパターン２３に、それぞれ矩形状のダミーパターン２４を付加したチップ、即ち、単位面積当たりのダミーパターン２４の個数を変化させることで、６種類の異なるパターンレシオのＴＥＧパターンチップ２２（＝２２ａ〜２２ｆ）が形成されている。

図９（ｂ−１）、（ｂ−２）では、ＴＥＧパターンチップ２２ｂ，２２ｄのブラインド露光により異なるパターンレシオのＴＥＧを形成したフォトレジストパターン３ｂが示されている。例えば、図９（ｂ−１）では、フォトレジストＴＥＧパターン２３’及びフォトレジストダミーパターン２４’を有する同一のフォトレジストパターン３ｂが３つ配置された図が示されているが、これらのフォトレジストパターン３ｂは多数、図９（ａ）のウェハ１に敷き詰められている。同様に、図９（ｂ−２）では、フォトレジストＴＥＧパターン２３’及びフォトレジストダミーパターン２４’を有する同一のフォトレジストパターン３ｂが３つ配置された図が示されているが、これらのフォトレジストパターン３ｂは多数、ウェハ１に敷き詰められている。

このようなフォトマスク及びフォトレジストパターンに関する関連技術が、例えば、下記の特許文献１に記載されている。

特開２００４−８６０９７号公報

しかしながら、従来の技術では、評価すべきパターンレシオ比に対して、パターンレシオ比の数に相応するチップ数（即ち、図８のフォトマスク２０上に形成しておくＴＥＧパターンチップ２２のパターン数（例えば、図８では２２ａ〜２２ｆの６個））が必要になる。更に、評価すべきＴＥＧ種が複数ある場合には、前記パターンレシオ比の数とＴＥＧ種の数の積に相応するチップ数が必要となる。そのため、パターンレシオ比の数、ＴＥＧ種の数に比例してフォトマスク２０に形成するチップの数が増大し、マスク作図工数増に伴う条件最適化の遅延、マスクデータ容量増加に伴うデータ管理の不便性、及び、マスク占有面積増加に伴うマスクコスト増加を招く。

本発明のフォトマスクは、パターンレシオ比の異なる回路パターン（例えば、ＴＥＧパターン）が形成された複数の回路チップと、パターンレシオ比の異なる複数のレシオ調整用チップと、を有することを特徴とする。

本発明のフォトレジストパターンの形成方法は、前記発明のフォトマスクを用いたフォトレジストパターンの形成方法であって、前記回路チップのレシオを制御するために前記フォトマスク中の前記複数の回路チップと前記複数のレシオ調整用チップとを組み合わせ、前記回路チップのみを露光（例えば、ブラインド露光）する第１の露光処理と、前記第１の露光処理における露光ショットの位置と等しく、且つ前記第１の露光処理に続けて、前記レシオ調整用チップのみを連続露光する第２の露光処理と、を行って前記回路パターン及び前記ダミーパターンを有するフォトレジストパターンをウェハ上に形成することを特徴とする。

本発明の他のフォトレジストパターンの形成方法は、パターンレシオ比の異なる複数の回路チップが形成されたフォトマスクを用い、露光処理及び現像処理により、前記回路チップの種類よりも多い種類の、且つそれぞれ異なるパターンレシオの単位ブロックからなるフォトレジストパターンをウェハ上に形成することを特徴とする。

本発明のフォトマスクによれば、複数の回路チップと複数のレシオ調整用チップとを有しているので、これを用いて半導体回路のパターンレシオを容易に制御できる。

本発明のレシオ調整用チップによれば、回路チップ内の回路パターンを被覆するための遮光パターンとレシオ調整用のダミーパターンとを有しているので、単位面積当たりのダミーパターンの個数を変化させることにより、レシオ調整を容易に行うことができる。

本発明のフォトレジストパターンの形成方法によれば、回路チップのみを露光する第１の露光処理と、レシオ調整用チップのみを露光する第２の露光処理とを行う場合に、第１の露光処理と第２の露光処理について露光ショットの位置を等しく且つ連続露光を行うことで、回路パターンとダミーパターンを形成し、任意の回路チップと任意のレシオ調整用チップを組み合わせることで、回路パターンのレシオを制御することができる。そのため、フォトマスク上に、例えば、ＴＥＧ種毎にパターンレシオ比の異なるチップを作成する必要がなく、予めフォトマスク上に形成する必要チップ数を抑えられる。従って、従来技術に比べ、マスクデータ作図工数の軽減、マスクデータ容量の圧縮、及びマスク占有面積縮小が可能となる。

本発明の他のフォトレジストパターンの形成方法によれば、パターンレシオ比の異なる複数の回路チップを単位ブロック内に形成し、この単位ブロック内に含まれる各々パターンレシオ比のチップ数の比率を変えることで、単位ブロック内のパターンレシオを変化させるようにしているので、半導体回路のパターンレシオを容易に制御できる。つまり、少ない種類の回路チップが形成されたフォトマスクを用いて、その回路チップの種類よりも多い種類の、且つそれぞれ異なるパターンレシオの単位ブロックからなるフォトレジストパターンをウェハ上に形成するようにしているので、予めフォトマスク上に形成する必要チップ数を抑えられる。従って、従来技術に比べ、マスクデータ作図工数の軽減、マスクデータ容量の圧縮、及びマスク占有面積縮小が可能となる。

本発明を実施するための最良の形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

（実施例１の構成・動作）
図１（ａ）、（ｂ）は、本発明の実施例１におけるフォトマスク及びフォトレジストパターンの例を示す平面図であり、同図（ａ）は異なるパターンレシオ比のＴＥＧパターンを形成したフォトマスクを示す図、及び、同図（ｂ）は同図（ａ）のフォトマスクによる露光で形成したフォトレジストパターンを示す図である。

図１（ａ）のフォトマスク３０では、従来の図８に示すフォトマスク２０と同様に、ＴＥＧパターン３２に、それぞれ矩形状のダミーパターン３３を付加したチップ、即ち、単位面積当たりのダミーパターン３３の個数を変化させることで、６種類の異なるパターンレシオ比のＴＥＧパターンチップ３１（＝３１ａ〜３１ｆ）が形成されている。ＴＥＧパターンチップ３１ａ〜３１ｆにおいて、ＴＥＧパターンチップ３１ａが低レシオで、ＴＥＧパターンチップ３１ｆに向かって高レシオになっている。

図１（ｂ）では、図１（ａ）のフォトマスク３０において３つのＴＥＧパターンチップ３１（＝３１ａ，３１ｂ，３１ｆ）のブラインド露光で形成した９種類のフォトレジストパターン４０（＝４０−１〜４０−９）が示されている。９種類のフォトレジストパターン４０（＝４０−１〜４０−９）には、ＴＥＧパターンチップ３１ａに対応するフォトレジストパターン３１ａ’、ＴＥＧパターンチップ３１ｂに対応するフォトレジストパターン３１ｂ’、及び、ＴＥＧパターンチップ３１ｆに対応するフォトレジストパターン３１ｆ’がそれぞれ形成されている。

ここで、ＴＥＧパターンチップ３１ａ，３１ｂ，３１ｆ毎のブラインド露光によるフォトレジストパターン４０（＝４０−１〜４０−９）の形成は、ｎ個のチップを単位ブロックＢＫとして構成し、この単位ブロックＢＫに含まれる各々パターンレシオ比のチップ数の比率を変えることで、単位ブロックＢＫ内のパターンレシオ比を変化させている。

単位ブロックＢＫ内のパターンレシオ比ｒは、次式（１）で与えられる。

図１（ｂ）では、ｎ＝４チップの単位ブロックＢＫについて９通りの構成方法が示されている。ＴＥＧパターンチップ３１ａのパターンレシオ比Ａ、ＴＥＧパターンチップ３１ｂのパターンレシオ比Ｂ、ＴＥＧパターンチップ３１ｆのパターンレシオ比Ｆについて単位ブロックＢＫ内パターンレシオ比ｒの算出式が示され、パターンレシオ比Ａ＝１０％、Ｂ＝５０％、Ｆ＝９０％としたときのパターンレシオ比ｒの値が括弧［］内に表示されている。本実施例１では、パターンレシオ比ｒが１０％〜９０％の間で、１０％刻みのパターンレシオ変化を実現している。

（本実施例１のエッチング評価の適用例）
図２（ａ）〜（ｅ）は、本発明の実施例１におけるエッチング評価の適用例を示す工程図、図３は、図２の適用例で使用する露光装置を示す概略の構成図である。

本実施例１は、少ない種類のマスクパターン（例えば、図１（ａ）のＴＥＧパターンチップ３１ａ，３１ｂ，３１ｆ）を用いて、このマスクパターンの種類よりも多い種類の、且つそれぞれ異なるパターンレシオの単位ブロックＢＫからなるフォトレジストパターン４０（＝４０−１〜４０−９）をウェハ上に形成するものである。本実施例１では、半導体装置の量産開始前に、量産時のプロセス条件を設定するためのエッチング評価に適用した際の例を示すものである。ここで、エッチング評価とは、マイクロローディング効果（パターンレシオに対するエッチングレート変化）を確認する評価である。

このエッチング評価に使用される図３の露光装置は、例えば、半導体基板であるウェハ５０（＝５０−１〜５０−９）を載置するための移動台６０を有している。移動台６０は、移動台駆動装置６１により、水平面において直交するＸ軸及びＹ軸方向に移動可能な構造になっている。各ウェハ５０上には、シリコン酸化膜、金属膜等の被エッチング膜５１が堆積され、この上にフォトレジスト５２が塗布されている。移動台６０の上方には、露光光Ｈを照射するための露光光源６２が設けられている。露光光源６２の下には、従来の図７と同様のブラインド露光用の遮光板６３と、図１（ａ）のフォトマスク３０とがセットされるようになっている。フォトマスク３０には、例えば、石英ガラス基板上にＣｒ等の遮光膜でＴＥＧパターンチップ３１（＝３１ａ〜３１ｆ）が形成されている。このフォトマスク３０は、フォトマスク移動機構６４により、水平面のＸ軸及びＹ軸方向に移動可能な構造になっている。フォトマスク３０の下方向には、露光光源６２から照射された露光光Ｈをフォトレジスト５２へ投影するための投影レンズ６５が設けられている。

以下、図２（ａ）〜（ｅ）を参照しつつ、エッチング評価方法を説明する。
フォトリソ工程の露光処理を行うために、図２（ａ）において、図３の露光装置の移動台６０にウェハ５０（例えば、５０−１）を載置すると共に、図１（ａ）のフォトマスク３０をセットする。ウェハ５０−１上には、予め、被エッチング膜５１が堆積され、この上にフォトレジスト５２が塗布されている。フォトマスク移動機構６４によりフォトマスク３０を水平方向に移動し、この上の遮光板６３によってフォトマスク３０中のＴＥＧパターン３１（＝３１ｂ〜３１ｆ）を遮蔽してＴＥＧパターン３１ａのみを光透過可能な状態にする。露光光源６２からフォトマスク３０中のＴＥＧパターンチップ３１ａを透過した露光光Ｈを、投影レンズ６５によってフォトレジスト５２上に結像し、ウェハ５０−１上のフォトレジスト５２中に回路パターンの潜像５２ａを形成する。同様に、移動台６０を水平方向へ移動させ、マトリクス状に、フォトレジスト５２中に回路パターンの潜像５２ａを形成する。

図２（ｂ）において、現像処理により、露光光Ｈに感光した部分を除去し（ポジ型フォトレジストの場合）、フォトレジスト５２中にマトリクス状に多数形成された回路パターンの潜像５２ａから、１種類の単位ブロックＢＫからなる多数のフォトレジストパターン４０−１をマトリクス状に形成する。各フォトレジストパターン４０−１は、この単位ブロックＢＫ内のパターンレシオ比ｒが、ＴＥＧパターンチップ３１ａのパターンレシオ比Ａ（＝１０％）である。その後、エッチング処理により、多数のフォトレジストパターン４０−１で被覆されない被エッチング膜５１の部分をエッチングし、被エッチング膜５１に１種類の多数の回路パターンをマトリクス状に形成する。これにより、ウェハ５０−１上には、１種類の多数の回路パターンがマトリクス状に敷き詰められた状態に形成される。

以下同様にして、フォトマスク３０中のＴＥＧパターンチップ３１ｂ，３１ｆを用い、露光処理及び現像処理により、単位ブロックＢＫからなる多数のフォトレジストパターン４０−２〜４０−９をウェハ５０５０−２〜５０−９毎にそれぞれ形成し、エッチング処理により、１種類の多数の回路パターンを各ウェハ５０−２〜５０−９毎にそれぞれ形成する。

図２（ｃ）において、１種類の多数の回路パターンが形成された複数のウェハ５０（＝５０−１〜５０−９）を用いて、量産開始前に、量産時のプロセス条件を設定するためのエッチング評価をそれぞれ行う。図２（ｄ）において、その評価結果から、量産時の最適なプロセス条件を設定すると共に、最適なフォトレジストパターンを選択する。その後、図２（ｅ）において、選択したフォトレジストパターンに基づき、量産用のフォトマスクを作成し、これを用いて、前記の設定されたプロセス条件下で半導体装置を製造すれば、所望の半導体装置を効率良く、高い信頼性で製造できる。

（実施例１の効果）
本実施例１によれば、次の（ａ）〜（ｃ）のような効果がある。
（ａ） 本実施例１によれば、少ない種類のＴＥＧパターンチップ３１（＝３１ａ〜３１ｆ）を有するフォトマスク３０を用いて、そのＴＥＧパターンチップ３１（＝３１ａ〜３１ｆ）の種類よりも多い種類の、且つそれぞれ異なるパターンレシオの単位ブロックＢＫのフォトレジストパターン４０（＝４０−１〜４０−９）をウェハ５０（＝５０−１〜５０−９）上に形成するようにしている。即ち、フォトマスク３０に形成されたパターンレシオ比の異なる複数のＴＥＧパターンチップ３１（＝３１ａ，３１ｂ，３１ｆ）を組み合わせることで、各ウェハ５０（＝５０−１〜５０−９）の任意領域に対して様々なパターンレシオ比のフォトレジストパターン４０（＝４０−１〜４０−９）を形成するようにしているので、予めフォトマスク３０上に形成する必要チップ数を抑えられる。そのため、従来技術に比べ、マスクデータ作図工数の軽減、マスクデータ容量の圧縮、及びマスク占有面積縮小が可能となる。

（ｂ） フォトレジストパターン４０（＝４０−１〜４０−９）において、単位ブロックＢＫ当たりのチップ数ｎは４つに限定されず、任意の数に適用できる。例えば、チップ数ｎが４つの場合、２つ等のように少ないチップ数とすると十分な種類のパターンレシオを作ることができず、逆に多すぎると単位ブロックＢＫ内の疎密ばらつきの影響が生ずる可能性があるところ、４つであれば評価に十分な９種類のパターンレシオを作ることができるので、チップ数ｎは４つが好ましい。

（ｃ） 図１（ｂ）の単位ブロックＢＫ内では疎密に偏りがある。このため、本実施例１は、単位ブロックＢＫ内での疎密の偏りが影響しない評価に適用できる。具体的には、本発明者は、量産開始前に、量産時のプロセス条件を設定するためのエッチング評価に実際に適用した。この結果、エッチング評価では、単位ブロックＢＫ内の偏りが評価に影響しないことを確認した。その他、本実施例１が適用できる場合として、寸法均一性評価（フォトリソグラフィの現像工程において、現像液中に溶解するレジストの量により現像液濃度、現像レートが変化するレッドクラウドと呼ばれる現象による影響の評価）や、エッチングの装置や条件（ガス種・濃度等）に対する依存性調査等が考えられる。一方、本実施例１は、ローカルレシオ（局所的な範囲のレシオ）が影響するようなプロセス評価（例えば、ＣＭＰ評価等）には不向きと考えられる。

（実施例１の変形例）
本実施例１では、次の（ｉ）、（ｉｉ）のように変形することも可能である。

（ｉ） 図２（ｂ）では、１種類の単位ブロックＢＫが各ウェハ５０（＝５０−１〜５０−９）上に敷き詰められている。しかし、評価の種類によってはウェハ５０上の半分にある種類の単位ブロックＢＫを敷き詰め、他の半分には他の種類の単位ブロックＢＫを敷き詰めるような形態に変更することも可能である。

（ｉｉ） 図１（ａ）のＴＥＧパターンチップ３１（＝３１ａ〜３１ｆ）の数や、図１（ｂ）のフォトレジストパターン４０（＝４０−１〜４０−９）の数は、図示以外の数に変更してもよい。又、図１（ａ）のＴＥＧパターン３２及びダミーパターン３３の数や形状等は、図示以外のものに変更してもよい。

（構成・動作）
図４は、本発明の実施例２におけるフォトマスクの例を示す平面図である。

本実施例２は、実施例１においてＴＥＧパターンが複数種存在する場合の効果的な実施形態を示すものである。本実施例２におけるフォトマスク７０には、ＴＥＧパターン３４ａが形成されたＴＥＧパターンチップ３４−１と、そのＴＥＧパターン３４ａに対して異なる形状のＴＥＧパターン３４ｂが形成されたＴＥＧパターンチップ３４−２と、遮光パターン３５ａが形成されたレシオ調整用チップ３５−１と、矩形状のダミーパターン３５ｂ及び遮光パターン３５ａが形成されたレシオ調整用チップ３５−２と、このチップ３５−２に対して数の異なる矩形状のダミーパターン３５ｂ及び遮光パターン３５ａが形成されたレシオ調整用チップ３５−３とが搭載されている。各レシオ調整用チップ３５−１〜３５−３内に形成された遮光パターン３５ａは、各ＴＥＧパターンチップ３４−１，３４−２内のＴＥＧパターン３４ａ，３４ｂを完全に覆い、且つ露光処理による光の外乱の影響がない十分な大きさに設定されている。

図５（ａ）、（ｂ）は、図４のフォトマスク７０によるチップ毎のブラインド露光で形成されるフォトレジストパターンの例を示す平面図であり、同図（ａ）はステップ１においてＴＥＧチップ部を露光する状態の図、及び、同図（ｂ）はステップ２においてレシオ調整用チップ部を露光して現像処理する図である。

図５（ａ）では、図示しない被エッチング膜上に塗布されたフォトレジスト５２に対し、ＴＥＧチップ部が露光され、ＴＥＧパターン３４ａのフォトレジスト潜像３４ａ’’が、ＴＥＧパターンチップ３４−１のフォトレジストパターン３４’箇所に形成され、更に、ＴＥＧパターン３４ｂのフォトレジスト潜像３４ｂ’’が、ＴＥＧパターンチップ３４−２のフォトレジストパターン３４−２’’箇所に形成されている。

図５（ｂ）において、現像処理されたフォトレジストパターン８０は、２つのフォトレジストパターン８０−１，８０−２により構成されている。一方のフォトレジストパターン８０−１（＝３４−１’＋３５−２’）は、ＴＥＧパターンチップ３４−１を露光して形成されたフォトレジストパターン３４−１’と、レシオ調整用チップ３５−２を露光して形成されたフォトレジストパターン３５−２’とにより構成されている。他方のフォトレジストパターン８０−２（＝３４−２’＋３５−２’）は、ＴＥＧパターンチップ３４−２を露光して形成されたフォトレジストパターン３４−２’と、レシオ調整用チップ３５−２を露光して形成されたフォトレジストパターン３５−２’とにより構成されている。

（図５のフォトレジストパターン８０の形成方法）
図５（ａ）のステップ１において、図３の露光装置を用い、ＴＥＧパターンチップ３４−１，３４−２に対するブラインド露光処理により、ＴＥＧパターン３４ａ，３４ｂの像をフォトレジスト５２中に潜像し、フォトレジスト潜像３４ａ’’，３４ｂ’’を形成する（第１の露光処理）。

次に、図５（ｂ）のステップ２において、ＴＥＧパターンチップ３４−１，３４−２を露光した位置と同じ位置に、レシオ調整用チップ３５−２を重ねて露光する（第２の露光処理）。第２の露光処理では、遮光パターン３５ａにより、第１の露光処理によるＴＥＧパターン３４ａ，３４ｂが潜像した部分は露光されず、ダミーパターン３５ｂのみがフォトレジスト５２中に潜像する。その後、現像処理により、第１の露光処理によるＴＥＧパターン３４ａ，３４ｂのフォトレジストパターン３４ａ’，３５ａ’と、第２の露光処理によるダミーパターン３５ｂのフォトレジストパターン３５ｂ’とを形成する。

（実施例２の効果）
本実施例２によれば、フォトマスク７０上に形成された異なるＴＥＧ種のＴＥＧパターンチップ３４−１，３４−２と、フォトマスク７０上に形成された任意のレシオ調整用チップ３５−１〜３５−３と、を組み合わせてフォトレジスト８０のパターンレシオ比を実現しているので、フォトマスク７０上に、ＴＥＧ種毎にパターンレシオ比の異なるチップを作成する必要がなく、予めフォトマスク７０上に形成する必要チップ数を抑えられる。そのため、従来技術に比べ、マスクデータ作図工数の軽減、マスクデータ容量の圧縮、及びマスク占有面積縮小が可能となる。

（実施例２の変形例）
本実施例２では、次の（ｉ）、（ｉｉ）のように変形することも可能である。

（ｉ） 第１の露光処理でレシオ調整用チップ３５−２、第２の露光処理でＴＥＧパターン３４ａ，３４ｂを露光してもよい。ＴＥＧパターン３４ａ，３４ｂのレシオ比を変化させるには、実施例１で示す方法と組み合わせて実現することもできる。

（ｉｉ） 図４のフォトマスク７０上のＴＥＧパターンチップ３４−１，３４−２、及びレシオ調整用チップ３５−１〜３５−３の数や形状等は、所望のフォトレジストパターン８０に応じて、図示以外のものに変更してもよい。

本発明の実施例１におけるフォトマスク及びフォトレジストパターンの例を示す平面図である。 本発明の実施例１におけるエッチング評価の適用例を示す工程図である。 図２の適用例で使用する露光装置を示す概略の構成図である。 本発明の実施例２におけるフォトマスクの例を示す平面図である。 図４のフォトマスク７０によるチップ毎のブラインド露光で形成されるフォトレジストパターンの例を示す平面図である。 従来の半導体製造プロセスにおけるフォトリソ工程の一般的なフローを示す概略の図である。 図６の露光装置１０による従来の一般的なブラインド露光の説明図である。 従来のフォトマスクの例を示す平面図である。 図７のフォトマスクによる露光で形成したフォトレジストパターンの例を示す平面図である。

符号の説明

３０，７０ フォトマスク
３１，３１ａ〜３１ｆ，３４−１，３４−２ ＴＥＧパターンチップ
３２，３４ａ，３４ｂ ＴＥＧパターン
３３，３５ｂ ダミーパターン
３５，３５−１〜３５−３ レシオ調整用チップ
３５ａ 遮光パターン
４０，４０−１〜４０−９，８０ フォトレジストパターン
５０，５０−１〜５０−９ ウェハ
５２ フォトレジスト
ＢＫ 単位ブロック

Claims (7)

1. パターンレシオ比の異なる回路パターンが形成された複数の回路チップと、
   パターンレシオ比の異なる複数のレシオ調整用チップと、
   を有することを特徴とするフォトマスク。
2. 前記回路パターンは、テスト・エレメント・グループパターンであることを特徴とする請求項１記載のフォトマスク。
3. 前記レシオ調整用チップには、
   前記回路パターンを被覆するための遮光パターンと、
   単位面積当たりの個数が異なるレシオ調整用のダミーパターンと、
   が形成されていることを特徴とする請求項１又は２記載のフォトマスク。
4. 請求項３記載のフォトマスクを用いたフォトレジストパターン形成方法であって、
   前記回路チップのレシオを制御するために前記フォトマスク中の前記複数の回路チップと前記複数のレシオ調整用チップとを組み合わせ、
   前記回路チップのみを露光する第１の露光処理と、
   前記第１の露光処理における露光ショットの位置と等しく、且つ前記第１の露光処理に続けて、前記レシオ調整用チップのみを連続露光する第２の露光処理と、
   を行って前記回路パターン及び前記ダミーパターンを有するフォトレジストパターンをウェハ上に形成することを特徴とするフォトレジストパターンの形成方法。
5. 前記露光処理では、ブラインド露光を行うことを特徴とする請求項４記載のフォトレジストパターンの形成方法。
6. 前記回路パターンは、テスト・エレメント・グループパターンであることを特徴とする請求項４又は５記載のフォトレジストパターンの形成方法。
7. パターンレシオ比の異なる複数の回路チップが形成されたフォトマスクを用い、
   露光処理及び現像処理により、前記回路チップの種類よりも多い種類の、且つそれぞれ異なるパターンレシオの単位ブロックからなるフォトレジストパターンをウェハ上に形成することを特徴とするフォトレジストパターンの形成方法。

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