JP2010034530A - 光電素子粗化構造及びその製造工程 - Google Patents

Abstract

【課題】 本発明は二重スケール粗化構造を有する光電素子を提供する。
【解決手段】 光電素子の半導体層でエピタキシャル成長を行う過程において、ドーパントを高濃度ドープ（ｈｅａｖｉｌｙ−ｄｏｐｅ）することにより、この半導体層に複数個の島状体を成長させることができる。その後、エピタキシャル温度を下げることで、複数個のピンホール（ｐｉｎ ｈｏｌｅｓ）を複数個の島状体に持続的に形成する。その内、ピンホールは島状体の頂部と側面に分布し、光の光電素子内部における全反射率を大幅に下げることができ、さらには光電素子の光強度を増加させる。そして、従来の技術と比較して言えば、本発明が提示する製造工程は、低汚染、製造工程が簡単、コストが低廉、光取り出し効率がより優れている、二重スケールの出光面の有効面積が比較的大きい（平滑な出光面がほとんど存在しない）等の優位性を有している。
【選択図】 図１Ａ

Description

本発明は光電素子粗化構造及びその製造工程に関し、特に光電素子二重スケール粗化構造及びその製造工程に関する。

固体材料を使用した発光素子の発光効率は、主に内部量子効率と外部量子効率の両者を加えた後の結果である。一般的に言えば、内部量子効率は材料自体の特性及びエピタキシーの品質と比較的関係があり、外部量子効率は材料の屈折率及び表面平滑度と関係がある。しかしながら、典型的な半導体材料は、周囲空気
又はパッケージ材料のエポキシ樹脂
より高い屈折係数
を有するため、従来の発光ダイオードは生じた光を完全に外に向けて発射することができず、その効率が制限される。

スネルの法則（Ｓｎｅｌｌ’ｓ Ｌａｗ）に基づくと、光が高い屈折係数区域から低い屈折係数区域に入射する時、もし入射角度が臨界角より大きいと、光は全反射を生じてしまい、低い屈折係数区域に進入することはできない。従って、発光ダイオード内部の大部分の光は、外に向かって発射されるときに内部全反射（Ｔｏｔａｌ Ｉｎｔｅｒｎａｌ Ｒｅｆｌｅｃｔｉｏｎ；ＴＩＲ）を生じるため、発光ダイオード全体の発光効率の低下を招いてしまう。

光の内部全反射の発生を低下させる方法は、主に発光ダイオードの表面上にランダムな構造形式の光散乱を形成させる。この技術は、Ｓｈｎｉｔｚｅｒ等の人物によって、「３０％ Ｅｘｔｅｒｎａｌ Ｑｕａｎｔｕｍ Ｅｆｆｉｃｉｅｎｃｙ Ｆｒｏｍ Ｓｕｒｆａｃｅ Ｔｅｘｔｕｒｅｄ，Ｔｈｉｎ Ｆｉｌｍ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅｓ」、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ ６３、２１７４−２１７６（１９９３）に提示されている。このランダム構造は、反応性イオンエッチングの期間に、サブミクロン直径のポリスチレン顆粒を発光ダイオードの表面上にマスクとして使用することで、表面上に成形する。この構造化された表面の特徴は、光の波長のスケールが、光の屈折及び反射の方法をスネルの法則から予測できなくさせ、ランダムな干渉効果を生じさせることである。この方法は、発光ダイオードの発光効率を９％から３０％に改善することができる。

又、Ｋｒａｍｅｓ等の人物が提示している米国特許第５７７９９２４号は、発光ダイオードの表面に周期的な表面構造を形成することで、その干渉効果はランダムではなくなり、発光ダイオードの表面は光を特殊なパターン又は方向にカップリングすることができるようになる。
この方法の欠点は製造が困難なことであり、その表面形状及び形式は均一且つ非常に小さくなければならず、およそ発光ダイオードの光の単一波長の大きさでなければならない。

光の凝集力を高めるために、発光ダイオードの出光表面を半球形にしたものを利用することもできる。ＳｃｉｆｒｅｓとＢｕｒｎｈａｍが提示している米国特許第３９５４５３４号には、発光ダイオードアレイが開示されており、その中の各発光ダイオード上にはそれぞれ半球形構造体が設けられている。各半球形構造体は基板内に形成され、発光ダイオードアレイがその上に成長される。そして、発光ダイオードと半球形構造体は、エッチング方式によって基板から分離される。この方法の欠点は、半球形構造体を基板表面に形成することに限っているため、基板から上述の構造体を分離するための製造コストの増加をまねいてしまうことにある。同時に、各半球形構造体は全て発光ダイオードを配置しなければならず、非常に精密な工程の組み合わせが必要になる。

米国特許第５０４００４４号が開示している発光ダイオード素子は、化学薬品を利用したエッチングによってその表面を粗化することで、全反射の減少と輝度の出力の増加を達成している。しかし、この製造加工を利用する方法は、窒化ガリウム（ＧａＮ）系の材料に対しては適用されない。窒化ガリウム系の材料は高い強固性と耐酸・アルカリ腐蝕性を備えており、一般の化学薬品と有機溶剤では、窒化ガリウム系材料をエッチングするのが困難であるためである。窒化ガリウムをエッチングする方法に最も頻繁に用いられるのは、反応性イオンエッチング（ＲＩＥ）であるが、この種の方法はエピタキシーの品質に影響があり、且つ製造工程の複雑度を増加させてしまう。

米国特許第５７７９９２４号 米国特許第３９５４５３４号 米国特許第５０４００４４号 米国特許第６６５７２３６号 米国特許第７２１１８３１号 米国特許第６４４１４０３号 世界特許第２００７／０５８４７４号 米国特許第７３８５２２６号

Ｓｈｎｉｔｚｅｒ ｅｔ ａｌ．３０％ Ｅｘｔｅｒｎａｌ Ｑｕａｎｔｕｍ Ｅｆｆｉｃｉｅｎｃｙ Ｆｒｏｍ Ｓｕｒｆａｃｅ Ｔｅｘｔｕｒｅｄ，Ｔｈｉｎ Ｆｉｌｍ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅｓ"，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ ６３、２１７４−２１７６（１９９３）

上述の発明の背景を鑑み、産業上のいくつかの利益のニーズを満たすため、本発明は、上述の従来の光電素子が達成できていない標的を解決することができる光電素子粗化構造及びその製造方法を提供する。

本発明の目的は、二重スケール粗化構造を有する光電素子粗化構造及びその製造方法を提供することにある。

本発明の半導体粗化構造の製造方法は、光電素子の半導体層エピタキシャル成長過程において、ドーパントを高濃度ドープ（ｈｅａｖｉｌｙ−ｄｏｐｅ）することにより、この半導体層に第一粗化層を成長させる。その後、エピタキシャル温度を下げて第二粗化層を第一粗化層上に持続的に成長させる。又、上述の第一粗化層と第二粗化層は、それぞれ島状体アレイとピンホールアレイから構成され、島状体アレイは複数個のランダムに分布した島状体を含み、ピンホールアレイは複数個のランダムに分布したピンホールを含む。その内、上述のピンホールは島状体の頂部に形成するだけでなく、島状体の側面からもピンホール構造を成長させることで、光電素子二重スケール粗化構造を形成することができる。

光電素子粗化構造の側面図である。 光電素子粗化構造の俯瞰図である。 光電素子粗化表面の側面図である。 光電素子粗化表面の側面図である。 光電素子粗化表面の俯瞰図である。 光電素子粗化層の製造方法のフローチャートである。 光電素子粗化層の製造方法を示す側面図である。 半導体粗化構造の製造方法のフローチャートである。 半導体粗化構造の製造方法を示す側面図である。 異なる粗化構造の外観を示す写真である。 異なる粗化構造の外観を示す写真である。 異なる粗化構造の外観を示す写真である。 異なる表面外観をもつ紫外線発光ダイオードの遠視野像である。 異なる表面外観をもつ発光ダイオードを測量した、電流に従って増加する発光効率の図である。

本発明がここで討究する方向は、光電素子粗化構造及びその製造工程である。徹底的に本発明を理解することができるように、以下の記述の中で、できるだけ詳しい手順及びその組成を提示する。当然、本発明の実施は、光電素子粗化構造及びその製造工程の技術者が熟知している特殊な詳細に限定されるものではない。もう一方で、本発明に不必要な制限が生じるのを避けるために、誰もが知っている組成又は手順は、細かく記述していない。本発明の好ましい実施例は以下に詳細に記述するが、これらの詳細な記述以外に、本発明はその他の実施例においても幅広く実施することができ、本発明の範囲は限定を受けず、後付の特許請求の範囲に準じる。

光電素子の出光効率を高めるために、光電素子の表面を粗化して全反射が生じる確率を下げることにより、光電素子にその生じる光を更に有効利用させることができる。例えば、米国特許第６６５７２３６号が提示している光取り出し効率を高めた発光ダイオードは、光凝集素子（ｌｉｇｈｔ ｅｘｔｒａｃｔｉｏｎ ｅｌｅｍｅｎｔｓ）のアレイを発光ダイオードの内部に沈積させ、これにより発光ダイオード内部空間の屈折係数を変化させ、この屈折係数の変化により発光ダイオードが生じる光を屈折或いは反射させることができることを主な技術特徴としている。また、その有効性を高めるために、光凝集素子は通常発光ダイオードのパッケージ材料より更に高い屈折係数を有しており、光凝集素子が屈折又は反射する光を発光ダイオードのパッケージ材料から射出させることができる。この特許が開示している光凝集素子は、まず蒸着、化学気相成長（ＣＶＤ）或いはスパッタリング法によって光凝集素子の材料を発光ダイオードの半導体層上に沈積させてからマスクで被覆し、ウェットエッチング又は反応性イオンエッチング方式でマスクのパターンを光凝集素子の材料上に転写し、これにより上述の光凝集素子を形成する。しかしながら、この製造工程は、手順が煩雑でコストが高いだけでなく、エッチングの過程で大量汚染をまねいてしまう。また、上述の製造工程から形成した光凝集素子は単一スケールしか有さず、高められる出光効率に極めて限りがある。

その他、米国特許第７２１１８３１号が開示している類似の発光ダイオードの主な目的も、粗化構造で光を反射又は屈折させると共に、粗化構造の図形配列を変化させることにより発光ダイオードの光の強度を高めることにある。上述の図形配列は、周期的に配列された図形及び非周期に配列された図形を含む。その内、周期的図形は、例えばハニカム図形、環状図形、アルキメデス図形等のような重複配列されたユニット図形であり、非周期的図形は準結晶図形、ロビンソン図形、又はアンマン図形等を含む。しかしながら、この粗化構造は、依然としてリソグラフィ工程やエッチング等の高コスト、高汚染の手順を経なければならず、又、単一スケールしか有さない粗化構造である。

一般的に言えば、有機金属気相エピタキシャル成長（ＯＭＶＰＥ）法を使用する時、水素環境で窒化ガリウム系材料を成長させるのと、窒素環境下で窒化ガリウム系材料を成長させるのを比較すると、その成長過程は非常に大きな差異がある。従って、ＩＩＩ族元素とＶ族元素の比率及びキャリアガス内の窒素と水素の含量を変化させることにより、エピタキシャル表面の粗さを制御することができる。

その他、温度が異なる時、格子表面の原子移動度も異なる。一般的に言えば、比較的低温でエピタキシャル成長を行う時、格子表面の原子移動度が不足しているため、通常は故意にエピタキシャル成長速度を下げることで、より優れたエピタキシーの品質と表面平滑度を形成することができる。従って、反対に、成長時の温度と成長速度を制御することで、表面を粗化するという目的を達することもできる。

又、有機金属気相エピタキシャル成長法で窒化ガリウム系材料を成長させ、且つアンモニア（ＮＨ_３）を窒素原子の供給源とする場合は、材料自体の強固性（ｒｉｇｉｄｉｔｙ）のため、及びアンモニアの解離速度（ｄｉｓｓｏｃｉａｔｉｏｎ ｒａｔｅ）を考慮して、インジウム元素を含む活性発光層を比較的低温で成長させなければならないことを除き、その他のエピタキシャル層の成長温度は約１０００〜１２００℃の間である。

上述に基づき、米国特許第６４４１４０３号が開示している発光ダイオードの表面を粗化する方法は、エピタキシャル成長の技術を応用して直接粗化表面を成長させる。例えば、ＩＩＩ族元素とＶ族元素間の比率、キャリアガス、温度、圧力、成長速度等の環境要因を変えることにより、粗いエピタキシャル層を成長させることができる。上述の特許は、１０００℃より低い温度でｐ型又はｎ型窒化ガリウムを成長させ電極接触層としており、即ち、格子表面の原子の比較的低い移動度を利用して粗化表面を作り出す方法を開示している。初めに、直接エピタキシャル成長することができるサファイア（ｅｐｉｔａｘｙ−ｒｅａｄｙ ｓａｐｐｈｉｒｅ）単結晶基板を有機金属気相エピタキシャル成長反応炉内に入れる。まず、１１５０℃の温度下で、サファイアの基板を１０分間予熱する。それから、サファイア基板の温度を５００〜６００℃にする。サファイア基板が５２０℃になった時、その表面上に窒化ガリウムバッファ層を成長させる。続いて、サファイア基板を１１００℃に加温した時、バッファ層の表面上にＳｉドープ（Ｎ型シリコンドープ）窒化ガリウム層を成長させる。その後、サファイア基板を８２０℃に冷却し、Ｎ型シリコンドープ窒化ガリウム層の表面上に窒化インジウムガリウム／窒化ガリウム（ＩｎＧａＮ／ＧａＮ）多重量子井戸構造（ｍｕｌｔｉｐｌｅ ｑｕａｎｔｕｍ ｗｅｌｌ ｓｔｒｕｃｔｕｒｅ）又はダブルへテロ構造（ｄｏｕｂｌｅ−ｈｅｔｅｒｏ ｓｔｒｕｃｔｕｒｅ）を成長させる。それから、温度を１１００℃まで上げ、窒化インジウムガリウム／窒化ガリウム多重量子井戸構造の表面上に、平滑なＰ型マグネシウムドープ窒化ガリウム層を成長させる。最後に、成長パラメータを変えて、低温下で故意に粗いＰ型マグネシウムドープ窒化ガリウム層を成長させる。この製造方法は、既に製造工程の手順を簡略化させ、汚染とコストを下げているが、上述の製造工程で生成する粗化表面は、依然として単一スケールの表面形態にすぎない。

同様に、世界特許第ＷＯ２００７／０５８４７４号は、二重スケールの粗化表面を形成する方法を開示している。この方法も、半導体層のエピタキシャル成長時の温度を下げることにより、半導体層上に複数個の六角形ピンホール（ｈｅｘａｇｏｎａｌ ｐｉｎｈｏｌｅｓ）を有する粗化表面を形成する。その後、さらにこの粗化表面上にマスクを配置することで、粗化表面上のピンホールが無い平坦部分に複数個の微小突起を形成させることができ、これにより、二重スケールの粗化表面を形成することができる。この二重スケールの粗化表面は、前述の単一スケールの表面の欠陥を既に大幅に改良しているものの、上述の微小突起は、粗化表面上のピンホールが無い平坦部分に分布しているだけであり、ピンホール内の斜面部分は依然として平滑・平坦であり、半導体の表面を全て粗化することはできない。又、この二重スケールの粗化表面は、マスクを配置し、エッチング工程を組み合わせて微小突起を形成する必要があり、相変わらず高コストや高汚染等の問題が存在する。

上記問題点に鑑み、本発明は半導体粗化構造の製造方法を提示する。その方法は、光電素子の半導体層エピタキシャル成長過程において、ドーパントを高濃度ドープする（ｈｅａｖｉｌｙ−ｄｏｐｅ）ことでこの半導体層に第一粗化層を成長させる。その内、この時の環境温度は約１０００〜１２００℃である。その後、エピタキシャル温度を２００〜６５０℃に下げ、第二粗化層を第一粗化層上に持続的に成長させる。上述のドーパントは、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、又はマグネシウムとシリコンを組み合わせたものを含み、このドーパントの濃度は約１×10²⁰〜9.9×10²²/cm³である。

又、上述の半導体層に対して高濃度ドープのエピタキシャル成長を行うと、半導体層に複数個のランダムに分布した島状体を有する島状体アレイが成長され、上述の第一粗化層が形成される。比較的低い温度下で第一粗化層のエピタキシャル成長を持続的に行うと、第一粗化層上に複数個のランダムに分布したピンホールを有するピンホールアレイが成長され、第二粗化層が形成される。その内、上述のピンホールは、島状体の頂部に形成されるだけでなく、島状体の側面からもピンホール構造が成長され、半導体層を完全に粗化させて、完全な二重スケール粗化構造を形成することができる。この粗化構造は、異なる工程に基づいて光電素子内部又は表面に形成することができ、光を反射又は屈折させることにより光電素子の出光効率を高めることができる。

上述のピンホール構造を形成するために、米国特許第７３８５２２６号は関連する技術内容を開示している。この特許が開示している発光ダイオードは、基板、基板上に形成される第一窒化物半導体スタック、第一窒化物半導体スタック上に形成される窒化物発光層、及び窒化物発光層上に形成される第二窒化物半導体スタックを含む。その内、窒化物発光層に相対する第二窒化物半導体スタックの表面部分は、複数個の下方向に延伸された逆六角錐形キャビティ構造を含む。この逆六角錐形キャビティはＰ型半導体層内において、エピタキシャル温度７００〜９５０℃の範囲で成長され、結晶核形成形態を変化させて、Ｐ型半導体スタック又は表層内に逆六角錐形キャビティ構造が形成される。エピタキシャル温度の変化と昇降温速度を調整制御することで、逆六角錐形キャビティの大きさと密度を制御し、さらには出光効率を変化させることができる。図１Ａと図１Ｂは、上述の工程に基づいて形成した光電素子粗化構造の側面図と俯瞰図である。この粗化構造は、複数個の島状体１１０と複数個のピンホール１２０を含む。その内、複数個の島状体１１０は光電素子の半導体層１３０上に分布し、複数個のピンホール１２０は複数個の島状体１１０の頂部１１２と側面１１４に分布する。その他、上述の複数個のピンホール１２０は、更に、複数個の島状体１１０間の半導体層１３０上に分布させることができる。従って、複数個の島状体１１０の頂部１１２と側面１１４、又は複数個の島状体１１０間の半導体層１３０に関わらず、複数個のピンホール１２０を全てに隙間無く分布させることができ、それにより二重スケール粗化の目的を達成することができる。上述の複数個の島状体１１０と半導体層１３０は、全て、Ｐ型窒化ガリウム（Ｐ−ＧａＮ）、Ｎ型窒化ガリウム（Ｎ−ＧａＮ）、Ｐ型窒化アルミニウムガリウム（Ｐ−ＡｌＧａＮ）、又はＮ型窒化アルミニウムガリウム（Ｎ−ＡｌＧａＮ）であり、かつ島状体１１０とピンホール１２０のスケール比は、約１０００：１から１０：１であり、その内、島状体のスケールは約０．１〜１０μmで、ピンホール１２０のスケールは光電素子光源の波長の１／８以上である。上述のピンホール１２０の直径は約１０〜１０００nmであり、ピンホールの分布密度は約10⁷〜10¹¹cm^-2である。

図２は、光電素子粗化表面の側面図である。この粗化表面は、第一粗化面２１０と第二粗化面２２０を含む。その内、第一粗化面２１０は光電素子表面２３０に位置し、第二粗化面２２０は第一粗化面２１０上に位置する。同様に、上述の第一粗化面２１０、第二粗化面２２０、及び光電素子表面２３０は、全てＰ型窒化ガリウム又はＮ型窒化ガリウムであり、第一粗化面２１０と第二粗化面２２０の表面粗化のスケール比は、約１０００：１から１０：１である。その内、第一粗化面２１０の表面粗化のスケールは約０．１〜１０μmであり、第二粗化面２２０の表面粗化のスケールは光電素子光源の波長の１／８より大きいか等しく、約１０〜１０００nmである。

図３Ａと図３Ｂは、光電素子粗化表面の側面図と俯瞰図である。この粗化表面は、島状体アレイ３１０とピンホールアレイ３２０を含む。その内、島状体アレイ３１０は光電素子表面３３０にランダムに分布し、ピンホールアレイ３２０は島状体アレイ３１０上にランダムに分布する。更に、ピンホールアレイ３２０は島状体アレイ３１０の島状体の頂部と側面にランダムに分布する。上述の島状体アレイ３１０、ピンホールアレイ３２０及び光電素子表面３３０は、全てＰ型窒化ガリウム又はＮ型窒化ガリウムであり、島状体アレイ３１０の島状体とピンホールアレイ３２０上のピンホールのスケール比は、約１０００：１から１０：１である。その内、島状体アレイ３１０のスケールは約０．１〜１０μmであり、ピンホールアレイ３２０のピンホールの直径は光電素子光源の波長の１／８より大きいか等しく、約１０〜１０００nmである。

言い換えると、上述の複数個の島状体１１０、第一粗化面２１０、及び島状体アレイ３１０は、全て高濃度ドープ方式で光電素子の半導体層或いは表面上にエピタキシャル成長することで、ドープ層（又は第一粗化層と呼ぶ）を形成することができる。その他、上述の複数個のピンホール１２０、第二粗化面２２０、及びピンホールアレイ３２０は、ドープ層のエピタキシャル温度を下げることによって、低温層（或いは第二粗化層と呼ぶ）をドープ層上に持続的に形成することができる。

図４Ａと図４Ｂは、本発明が提示する光電素子粗化層の製造方法である。まず、手順４１０に示すように、光電素子の半導体層４０２のエピタキシャル成長を行う過程において、ドーパントを高濃度ドープし、半導体層４０２に第一粗化層４０４を成長させる。その後、手順４２０に示すように、エピタキシャル温度を下げ、第二粗化層４０６を第一粗化層４０４上に持続的に形成する。

図５Ａと図５Ｂは、半導体粗化構造の製造方法のフローチャートと側面図である。まず、手順５１０に示すように半導体層５０２を提供する。その後、手順５２０に示すように、第一温度下で、ドーパントを半導体層５０２内に高濃度ドープし、半導体層５０２に複数個の島状体５０４を成長させる。最後に、手順５３０に示すように、第一温度から第二温度に下げ、複数個のピンホール５０６を形成する。その内、複数個のピンホール５０６は、複数個の島状体５０４の頂部と側面に分布し、更に複数個の島状体５０４間の半導体層５０２上に分布させることもできる。更に重要なのは、上述の第一温度は第二温度より高く、第一温度は約１０００〜１２００℃、第二温度は約５００〜９５０℃である。

同様に、本発明は光電素子粗化構造の製造方法も提示する。まず、光電素子の製造工程において、半導体層をエピタキシャル成長させる。その後、ドーパントを高濃度ドープし、半導体層に島状体アレイを成長させる。最後に、エピタキシャル温度を下げることにより、ピンホールの直径が光電素子光源の波長の１／８以上であるピンホールアレイを形成することができる。その内、ピンホールは、島状体の頂部と側面にランダムに分布する。同様に、本発明は、更に光電素子粗化表面の製造方法も提示する。まず、ドーパントを高濃度ドープして、光電素子の表面に第一粗化面を成長させる。その後、工程温度を下げ、第一粗化面上に表面粗化のスケールが光電素子光源の波長の１／８以上である第二粗化面を形成する。

上述のドーパントは、マグネシウム、シリコン、又はマグネシウムとシリコンを組み合わせたものとすることができる。本発明において、このドーパントの最良の濃度は約１×10²⁰〜9.9×10²²/cm³である。その他、上述の半導体層、第一粗化層、複数個の島状体、島状体アレイ、又は第一粗化面のエピタキシャル温度は約１０００〜１２００℃であり、第二粗化層、複数個のピンホール、ピンホールアレイ又は第二粗化面のエピタキシャル温度は、約５００〜９５０℃であり、その内、両者間の降温差は約２００〜６５０℃である。又、光電素子の半導体層はＰ型窒化ガリウム又はＮ型窒化ガリウムとすることができ、その後エピタキシャル形成した第一粗化層、第二粗化層、又は複数個の島状体、又は島状体アレイ、ピンホールアレイ、又は第一粗化面、第二粗化面は、半導体層の材料と同じである。

図６Ａ、図６Ｂ及び図６Ｃを参照する。その内、図６Ａは、１×10²⁰〜9.9×10²²/cm³の高濃度でマグネシウムをドーピングした時に、半導体層が成長して形成された島状体の外観である。図６Ｂは、５００〜９５０℃の比較的低温でエピタキシャル成長して形成されたピンホールの外観である。図６Ｃは、上述の工程を総合して生成した二重スケール粗化構造である。

図７は、異なる表面外観をもつ紫外線発光ダイオード（ＵＶ ＬＥＤｓ）を測量した遠視野像（ｆａｒ−ｆｉｅｌｄ ｐａｔｔｅｒｎｓ）である。その内、実線は二重スケールの粗化表面を有する発光ダイオードの出光を表しており、破線は平滑表面の発光ダイオードの出光を表している。明らかに、二重スケールの粗化表面を有する発光ダイオードの発光効率は、平滑表面の発光ダイオードより大幅に優れている。

図８は、異なる表面外観をもつ発光ダイオードを測量した、電流に従って増加する発光効率を表している。その内、矩形線は平滑表面の発光ダイオードであり、正三角線は図６Ａの島状体だけを粗化表面にした発光ダイオードであり、逆三角線は図６Ｂのピンホールだけを粗化表面にした発光ダイオードであり、円形線は図６Ｃの二重スケール構造を粗化表面にした発光ダイオードである。図から分かるように、二重スケールの粗化表面を有する発光ダイオードの出光効率は、明らかに単一スケール又は平滑表面の発光ダイオードより優れている。

当然、上の実施例の記述に基づいた上で、本発明は多くの修正や差異があるかもしれない。従って、付加する特許請求の範囲の中で更なる理解をする必要があり、上述の詳細な記述以外に、本発明は幅広くその他の実施例においても実施できる。上述は本発明の最良の実施例にすぎず、本発明の特許申請の範囲を限定するものではなく、その他全ての本発明に掲げる精神の下で完成した同様の効果をもつ修正又は追加は、下記の特許請求の範囲内に含まれるものとする。

１１０ 複数個の島状体
１１２ 頂部
１１４ 側面
１２０ 複数個のピンホール
１３０ 半導体層
２１０ 第一粗化面
２２０ 第二粗化面
２３０ 光電素子表面
３１０ 島状体アレイ
３２０ ピンホールアレイ
３３０ 光電素子表面
４０２ 半導体層
４０４ 第一粗化層
４０６ 第二粗化層
４１０、４２０ 手順
５０２ 半導体層
５０４ 複数個の島状体
５０６ 複数個のピンホール
５１０、５２０、５３０ 手順

Claims (5)

1. 光電素子粗化構造であって、複数個の島状体と複数個のピンホール（ｐｉｎ ｈｏｌｅｓ）を含み、
   前記複数個の島状体は光電素子の半導体層上に分布し、その内、前記島状体のスケールは約０．１〜１０μｍであり、
   前記複数個のピンホールは前記複数個の島状体の頂部と側面に分布し、その内、前記ピンホールのスケールは前記光電素子光源の波長の１／８より大きいか等しく、前記ピンホールの直径は約１０〜１０００ｎｍであり、前記複数個のピンホールの密度は約１０^７〜１０^１１ ｃｍ^−２であることを特徴とする、光電素子粗化構造。
2. 光電素子粗化層であって、ドープ層と低温層を含み、
   前記ドープ層は、高濃度ドープ（ｈｅａｖｉｌｙ−ｄｏｐｅ）方式によって前記光電素子の半導体層上にエピタキシャル成長され、その内、前記ドーパントの濃度は１×１０^２０ 〜 ９．９×１０^２２ ｃｍ^−３であり、
   前記低温層は、前記ドープ層のエピタキシャル温度を下げ、前記ドープ層上に持続的に形成され、その内、前記低温層のエピタキシャル温度は５００〜９５０℃であることを特徴とする、光電素子粗化層。
3. 光電素子粗化層であって、第一粗化層と第二粗化層を含み、
   前記第一粗化層は高濃度ドープ（ｈｅａｖｉｌｙ−ｄｏｐｅ）方式によって前記光電素子の半導体層上にエピタキシャル成長され、
   前記第二粗化層は、前記第一粗化層のエピタキシャル温度を下げて持続的に形成され、その内、前記第二粗化層の粗化スケールは前記光電素子光源の波長の１／８より大きいか等しく、前記第一粗化層と前記第二粗化層の粗化スケール比は１０００：１から１０：１であることを特徴とする、光電素子粗化層。
4. 半導体粗化構造の製造方法であって、
   半導体層を提供する手順と、
   第一温度でドーパントを高濃度ドープ（ｈｅａｖｉｌｙ−ｄｏｐｅ）して前記半導体層に複数個の島状体を成長させる手順と、
   前記第一温度から第二温度に下げて複数個のピンホール（ｐｉｎ ｈｏｌｅｓ）を形成させる手順を含み、
   その内、前記ドーパントの濃度は１×１０^２０ 〜 ９．９×１０^２２ ｃｍ^−３であり、前記複数個のピンホールは前記複数個の島状体の頂部と側面に分布し、かつ前記第一温
   度と第二温度の差は約２００〜６５０℃であることを特徴とする、半導体粗化構造の製造方法。
5. 光電素子粗化構造の製造方法であって、
   半導体層をエピタキシャル成長させる手順と、
   ドーパントを高濃度ドープ（ｈｅａｖｉｌｙ−ｄｏｐｅ）して前記半導体層に島状体アレイを成長させる手順と、
   エピタキシャル温度を下げ、ピンホール（ｐｉｎ ｈｏｌｅ）の直径が前記光電素子光源の波長の１／８以上であるピンホールアレイを形成させる手順を含み、
   その内、前記ドーパントの濃度は１×１０^２０ 〜 ９．９×１０^２２ ｃｍ^−３であり、前記ピンホールは前記島状体の頂部と側面にランダムに分布し、前記エピタキシャル温度の降温差は約２００〜６５０℃であることを特徴とする、光電素子粗化構造の製造方法。