JP2010027796A

JP2010027796A - Semiconductor device

Info

Publication number: JP2010027796A
Application number: JP2008186306A
Authority: JP
Inventors: Naoki Izumi; 直希泉
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2008-07-17
Filing date: 2008-07-17
Publication date: 2010-02-04
Anticipated expiration: 2028-07-17
Also published as: JP5388495B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device that enables increase in area of contact between a source region and a contact plug. <P>SOLUTION: A gate trench 6 is formed in an epitaxial layer 3, and a body region 5 is formed at the side of it. Further, a contact trench 11 is formed in the epitaxial layer 3 at an interval with the gate trench 6. The epitaxial layer 3 has a source region 9 formed along its surface 31 and a side surface 12 of the contact trench 11. Further, a body contact region 10 is formed such that the surface provides a portion of a bottom surface 13 of the contact trench 11. In the gate trench 6, a gate electrode 8 is buried with a gate insulating film 7 interposed. Then the contact plug 17 is formed across an internal surface of the contact trench 11 and the surface 31 of the epitaxial layer 3, and brought into contact with the source region 9 on respective surfaces. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.

従来、低オン抵抗を有する半導体装置の構造として、トレンチゲート構造が一般に知られている。具体的な装置として、たとえば、トレンチゲート型ＶＤＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor）、トレンチゲート型ＩＧＢＴ（Insulated Gate Bipolar Transistor）などが知られている。
図６は、従来のトレンチゲート型ＶＤＭＯＳＦＥＴの模式的な断面図である。 Conventionally, a trench gate structure is generally known as a structure of a semiconductor device having a low on-resistance. As specific devices, for example, a trench gate type VDMOSFET (Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor), a trench gate type IGBT (Insulated Gate Bipolar Transistor) and the like are known.
FIG. 6 is a schematic cross-sectional view of a conventional trench gate type VDMOSFET.

半導体装置１０１は、Ｎ⁺型の基板１０２を備えている。基板１０２上には、エピタキシャル層１０３が積層されている。エピタキシャル層１０３は、基層部がＮ^-型のドレイン領域１０４をなしている。エピタキシャル層１０３には、Ｐ型のボディ領域１０５が表面側からドレイン領域１０４に接して形成されている。
エピタキシャル層１０３には、複数のゲートトレンチ１０６がその表面から掘り下がって形成されている。複数のゲートトレンチ１０６は、一定の間隔を空けて、互いに平行をなして同一方向に延びている。ゲートトレンチ１０６は、ボディ領域１０５を貫通し、その最深部がドレイン領域１０４に達している。ゲートトレンチ１０６内には、ゲート絶縁膜１０７を介して、Ｎ型不純物が高濃度にドープされたポリシリコンからなるゲート電極１０８が埋設されている。 The semiconductor device 101 includes an N ⁺ type substrate 102. An epitaxial layer 103 is stacked on the substrate 102. The epitaxial layer 103 has an N ⁻ -type drain region 104 in the base layer portion. In the epitaxial layer 103, a P-type body region 105 is formed in contact with the drain region 104 from the surface side.
A plurality of gate trenches 106 are dug from the surface of the epitaxial layer 103. The plurality of gate trenches 106 extend in the same direction so as to be parallel to each other at regular intervals. The gate trench 106 penetrates the body region 105, and the deepest part reaches the drain region 104. A gate electrode 108 made of polysilicon doped with an N-type impurity at a high concentration is buried in the gate trench 106 via a gate insulating film 107.

エピタキシャル層１０３の表層部には、Ｎ⁺型のソース領域１０９が形成されている。また、エピタキシャル層１０３には、ゲートトレンチ１０６に対して間隔を空けた位置に、Ｐ⁺型のボディコンタクト領域１１０がソース領域１０９を層厚方向に貫通して形成されている。
エピタキシャル層１０３上には、層間絶縁膜１１１が積層されている。層間絶縁膜１１１には、ボディコンタクト領域１１０およびその周囲のソース領域１０９の一部と対向する位置に、コンタクトホール１１２が形成されている。そして、層間絶縁膜１１１上には、ソース配線１１３が形成されている。ソース配線１１３は、その一部がコンタクトホール１１２に入り込んでいる。これにより、コンタクトホール１１２内には、コンタクトプラグ１１４が形成されている。コンタクトプラグ１１４は、エピタキシャル層１０３の表面におけるソース領域１０９およびボディコンタクト領域１１０に跨ってコンタクト（バッティングコンタクト）している。 An N ⁺ type source region 109 is formed in the surface layer portion of the epitaxial layer 103. In the epitaxial layer 103, a P ⁺ -type body contact region 110 is formed through the source region 109 in the layer thickness direction at a position spaced from the gate trench 106.
An interlayer insulating film 111 is laminated on the epitaxial layer 103. A contact hole 112 is formed in the interlayer insulating film 111 at a position facing the body contact region 110 and a part of the surrounding source region 109. A source wiring 113 is formed on the interlayer insulating film 111. A part of the source wiring 113 enters the contact hole 112. Thereby, a contact plug 114 is formed in the contact hole 112. Contact plug 114 is in contact (batting contact) across source region 109 and body contact region 110 on the surface of epitaxial layer 103.

ゲート電極１０８には、層間絶縁膜１１１に形成されたコンタクトホール（図示せず）を介して、ゲート配線１１６が電気的に接続されている。基板１０２の裏面には、ドレイン電極１１５が形成されている。
ソース配線１１３が接地され、ドレイン電極１１５に適当な大きさの正電圧が印加されつつ、ゲート電極１０８の電位（ゲート電圧）が制御されることにより、ボディ領域１０５におけるゲート絶縁膜１０７との界面近傍にチャネルが形成される。これにより、チャネルを介して、ドレイン電極１１５からソース配線１１３へ電流（ドレイン電流）が流れる。
特開２００６−１２０８９４号公報 A gate wiring 116 is electrically connected to the gate electrode 108 through a contact hole (not shown) formed in the interlayer insulating film 111. A drain electrode 115 is formed on the back surface of the substrate 102.
While the source wiring 113 is grounded and a positive voltage of an appropriate magnitude is applied to the drain electrode 115, the potential (gate voltage) of the gate electrode 108 is controlled, so that the interface with the gate insulating film 107 in the body region 105 is obtained. A channel is formed in the vicinity. Thereby, a current (drain current) flows from the drain electrode 115 to the source wiring 113 through the channel.
JP 2006-120894 A

トレンチゲート型のＶＤＭＯＳＦＥＴでは、微細化に伴うセルシュリンクにより、さらなる低オン抵抗化を図ることができる。
しかしながら、セルシュリンクが進むにつれて、ゲートトレンチ１０６とボディコンタクト領域１１０との間の間隔が小さくなる。これに伴い、ソース領域１０９におけるコンタクトホール１１２に臨む部分の面積が小さくなるので、ソース領域１０９とコンタクトプラグ１１４との接触面積が小さくなる。その結果、ソース領域１０９とコンタクトプラグ１１４との接触抵抗が高くなる。この接触抵抗の高抵抗化は、オン抵抗の低減の妨げになる。 In the trench gate type VDMOSFET, the on-resistance can be further reduced by the cell shrink accompanying the miniaturization.
However, as the cell shrinkage proceeds, the distance between the gate trench 106 and the body contact region 110 becomes smaller. Accordingly, the area of the source region 109 facing the contact hole 112 is reduced, so that the contact area between the source region 109 and the contact plug 114 is reduced. As a result, the contact resistance between the source region 109 and the contact plug 114 is increased. This increase in contact resistance hinders reduction in on-resistance.

また、接触抵抗の高抵抗化（接触面積の縮小）の問題は、トレンチゲート型ＶＤＭＯＳＦＥＴに限らず、他の種類の半導体装置においても、そのセルシュリンクに伴って生じる問題である。
本発明の目的は、ソース領域とコンタクトプラグとの接触面積を増大させることのできる半導体装置を提供することにある。 The problem of increasing the contact resistance (reducing the contact area) is a problem caused not only by the trench gate type VDMOSFET but also by other types of semiconductor devices due to the cell shrinkage.
An object of the present invention is to provide a semiconductor device capable of increasing a contact area between a source region and a contact plug.

上記目的を達成するための請求項１記載の発明は、半導体層と、前記半導体層の表面から掘り下がったゲートトレンチと、前記半導体層において、前記ゲートトレンチの側方に形成された第１導電型のボディ領域と、前記半導体層に前記ゲートトレンチと間隔を空けて形成されたコンタクトトレンチと、前記半導体層の表層部において、前記半導体層の表面および前記コンタクトトレンチの側面に沿って形成され、前記ボディ領域に接し、一定の厚さを有する第２導電型のソース領域と、前記半導体層に形成され、表面が前記コンタクトトレンチの底面の少なくとも一部を提供し、前記ボディ領域に接続される第１導電型のボディコンタクト領域と、前記ゲートトレンチに絶縁膜を介在させて埋設されたゲート電極と、前記コンタクトトレンチの内面と前記半導体層の表面とに跨って形成され、前記ソース領域および前記ボディコンタクト領域とのコンタクトのためのコンタクトプラグとを備える、半導体装置である。 In order to achieve the above object, the invention according to claim 1 is a semiconductor layer, a gate trench dug from the surface of the semiconductor layer, and a first conductive material formed laterally of the gate trench in the semiconductor layer. A body region of the mold, a contact trench formed in the semiconductor layer at a distance from the gate trench, and a surface layer portion of the semiconductor layer, formed along the surface of the semiconductor layer and the side surface of the contact trench, A source region of a second conductivity type that is in contact with the body region and has a certain thickness, and is formed in the semiconductor layer, and a surface provides at least a part of a bottom surface of the contact trench and is connected to the body region. A first conductivity type body contact region; a gate electrode embedded with an insulating film in the gate trench; and the contact train Formed across the inner surface of the front face of the semiconductor layer, and a contact plug for contact with the source region and the body contact region is a semiconductor device.

この構成によれば、半導体層には、その表面から掘り下がったゲートトレンチが形成されている。半導体層において、ゲートトレンチの側方には、第１導電型のボディ領域が形成されている。また、半導体層には、ゲートトレンチと間隔を空けて、コンタクトトレンチが形成されている。また、半導体層の表層部には、半導体層の表面およびコンタクトトレンチの側面に沿う第２導電型のソース領域が形成されている。ソース領域は、一定の厚さを有し、ボディ領域に接している。そして、半導体層には、コンタクトトレンチの下方に、第１導電型のボディコンタクト領域が形成されている。ボディコンタクト領域は、コンタクトトレンチの底面の少なくとも一部（つまり、底面の全部または底面の一部分）を提供し、また、ボディ領域に接続されている。ゲート電極は、絶縁膜を介してゲートトレンチに埋設されている。一方、ソース領域およびボディコンタクト領域とのコンタクトのためのコンタクトプラグは、コンタクトトレンチの内面と半導体層の表面とに跨ってこれらにコンタクト（接触）している。 According to this structure, the gate trench dug from the surface is formed in the semiconductor layer. In the semiconductor layer, a first conductivity type body region is formed on the side of the gate trench. Further, a contact trench is formed in the semiconductor layer with a gap from the gate trench. In the surface layer portion of the semiconductor layer, a second conductivity type source region is formed along the surface of the semiconductor layer and the side surface of the contact trench. The source region has a certain thickness and is in contact with the body region. In the semiconductor layer, a body contact region of the first conductivity type is formed below the contact trench. The body contact region provides at least a part of the bottom surface of the contact trench (that is, the entire bottom surface or a part of the bottom surface) and is connected to the body region. The gate electrode is embedded in the gate trench through an insulating film. On the other hand, the contact plug for contact with the source region and the body contact region is in contact (contact) across the inner surface of the contact trench and the surface of the semiconductor layer.

すなわち、コンタクトプラグは、半導体層の表面におけるソース領域だけでなく、コンタクトトレンチの内面におけるソース領域と接触している。そのため、コンタクトプラグが半導体層の表面におけるソース領域のみに接触する構成と比較して、ソース領域とコンタクトプラグとの接触面積を増大させることができる。その結果、ソース領域とコンタクトプラグとの接触抵抗を低減することができる。それゆえ、半導体装置のオン抵抗を低減することができる。 That is, the contact plug is in contact with not only the source region on the surface of the semiconductor layer but also the source region on the inner surface of the contact trench. Therefore, the contact area between the source region and the contact plug can be increased as compared with the configuration in which the contact plug contacts only the source region on the surface of the semiconductor layer. As a result, the contact resistance between the source region and the contact plug can be reduced. Therefore, the on-resistance of the semiconductor device can be reduced.

また、ソース領域の厚さが一定であるので、第２導電型のイオンの一段注入によりソース領域を形成することができる。そのため、半導体装置の製造工程を簡易にすることができる。
また、請求項２に記載の発明は、前記ソース領域が、前記半導体層の表面ならびに前記コンタクトトレンチの側面および底面に沿って形成されている、請求項１に記載の半導体装置である。 Further, since the thickness of the source region is constant, the source region can be formed by one-step implantation of the second conductivity type ions. Therefore, the manufacturing process of the semiconductor device can be simplified.
The invention according to claim 2 is the semiconductor device according to claim 1, wherein the source region is formed along a surface of the semiconductor layer and side and bottom surfaces of the contact trench.

この構成によれば、ソース領域が、半導体層の表面ならびにコンタクトトレンチの側面および底面に沿って形成されている。したがって、コンタクトプラグは、半導体層の表面におけるソース領域だけでなく、コンタクトトレンチの側面および底面におけるソース領域と接触している。これにより、ソース領域とコンタクトプラグとの接触面積を増大させることができるので、ソース領域とコンタクトプラグとの接触抵抗をさらに低減することができる。その結果、半導体装置のオン抵抗をさらに低減することができる。 According to this configuration, the source region is formed along the surface of the semiconductor layer and the side and bottom surfaces of the contact trench. Therefore, the contact plug is in contact not only with the source region on the surface of the semiconductor layer, but also with the source region on the side and bottom surfaces of the contact trench. Thereby, the contact area between the source region and the contact plug can be increased, so that the contact resistance between the source region and the contact plug can be further reduced. As a result, the on-resistance of the semiconductor device can be further reduced.

また、半導体装置の性能を示す基準として、たとえば、ゲート・ソース間容量がある。トレンチゲート構造を有する半導体装置において、ゲート・ソース間容量は、ゲート絶縁膜を介して対向するゲート電極とソース領域とにより形成される静電容量のことである。このゲート・ソース間容量は、半導体装置（トランジスタ）のスイッチング性能を示す基準として考えられ、ゲート・ソース間容量が小さくなるほど、半導体装置のスイッチング速度が速くなり、スイッチング性能が向上する。したがって、ゲート・ソース間容量は、小さい方が好ましい。 Further, as a reference indicating the performance of the semiconductor device, for example, there is a gate-source capacitance. In a semiconductor device having a trench gate structure, a gate-source capacitance is a capacitance formed by a gate electrode and a source region that face each other with a gate insulating film interposed therebetween. The gate-source capacitance is considered as a reference indicating the switching performance of the semiconductor device (transistor). The smaller the gate-source capacitance is, the faster the switching speed of the semiconductor device is and the switching performance is improved. Therefore, a smaller gate-source capacitance is preferable.

平行平板導体の静電容量Ｃの大きさは、Ｃ＝εＳ／ｄで表される（ε：誘電率、Ｓ：誘電体を介して対向する平板導体の面積、ｄ：平板導体間の距離）。上記式から、平板導体の面積Ｓを小さくすることにより、静電容量Ｃが小さくなることが理解される。したがってゲート・ソース間では、ゲート絶縁膜を介してゲート電極に対向するソース領域の面積を小さくすることにより、ゲート・ソース間容量を小さくすることができる。 The magnitude of the capacitance C of the parallel plate conductor is expressed by C = εS / d (ε: dielectric constant, S: area of plate conductors facing each other through a dielectric, d: distance between plate conductors) . From the above equation, it is understood that the capacitance C is reduced by reducing the area S of the flat conductor. Therefore, between the gate and the source, the gate-source capacitance can be reduced by reducing the area of the source region facing the gate electrode through the gate insulating film.

そして、請求項２に記載の半導体装置では、上記各面（半導体層の表面ならびにコンタクトトレンチの側面および底面）に沿って形成されるソース領域は、一定の厚さを有している。ソース領域が上記各面に沿っており、かつ、一定の厚さを有するので、ソース領域の厚さを適当に設計することにより、ゲート電極に対向するソース領域の面積を小さくすることができる。その結果、ゲート・ソース間容量を低減できるので、半導体装置のスイッチング性能を向上させることができる。 In the semiconductor device according to the second aspect, the source region formed along each of the surfaces (the surface of the semiconductor layer and the side surfaces and the bottom surface of the contact trench) has a certain thickness. Since the source region is along each of the above surfaces and has a constant thickness, the area of the source region facing the gate electrode can be reduced by appropriately designing the thickness of the source region. As a result, the gate-source capacitance can be reduced, and the switching performance of the semiconductor device can be improved.

また、ソース領域の厚さを薄くするに伴って、絶縁膜との界面近傍におけるボディ領域の長さ（チャネル長）が長くなる。したがって、ボディ領域の厚さを薄くすることにより、チャネル長を維持したまま半導体装置をコンパクト（薄型）にすることができる。
よって、請求項２に記載の半導体装置によれば、半導体装置のオン抵抗を低減できながら、スイッチング性能を向上させることができ、さらには、装置をコンパクト（薄型）にすることができる。 Further, as the thickness of the source region is reduced, the length of the body region (channel length) in the vicinity of the interface with the insulating film is increased. Therefore, by reducing the thickness of the body region, the semiconductor device can be made compact (thin) while maintaining the channel length.
Therefore, according to the semiconductor device of the second aspect, the switching performance can be improved while the on-resistance of the semiconductor device can be reduced, and further, the device can be made compact (thin).

また、請求項３に記載の発明は、前記半導体層の基層部に形成され、前記ボディ領域に接する第２導電型のドレイン領域を備え、前記ボディ領域と前記ドレイン領域との界面は、前記コンタクトトレンチの底面に対向する部分が前記ドレイン領域側に一段低くされている、請求項１または２に記載の半導体装置である。
ボディ領域とドレイン領域との界面が半導体層の表面に対して平行をなす平面である場合、ボディ領域におけるコンタクトトレンチの底面と対向する部分は、その周囲の部分よりも半導体層の層厚方向の厚さが薄くなる。そのため、当該部分の耐圧は、その周囲の部分よりも低くなる。そこで、ボディ領域の耐圧を維持するために、ボディ領域とドレイン領域との界面を一様にドレイン領域側に低くすることが考えられる。ところが、上記界面を一様に低くすると、絶縁膜との界面近傍におけるボディ領域の長さ（チャネル長）が長くなり、チャネル抵抗が増加する場合がある。 The invention according to claim 3 includes a drain region of a second conductivity type formed in a base layer portion of the semiconductor layer and in contact with the body region, and an interface between the body region and the drain region is the contact 3. The semiconductor device according to claim 1, wherein a portion facing the bottom surface of the trench is lowered by one step toward the drain region.
When the interface between the body region and the drain region is a plane that is parallel to the surface of the semiconductor layer, the portion of the body region that faces the bottom surface of the contact trench is more in the thickness direction of the semiconductor layer than the surrounding portion. The thickness becomes thinner. Therefore, the withstand voltage of the part is lower than the surrounding part. Therefore, in order to maintain the breakdown voltage of the body region, it can be considered that the interface between the body region and the drain region is uniformly lowered toward the drain region. However, when the interface is uniformly lowered, the length of the body region (channel length) in the vicinity of the interface with the insulating film is increased, and the channel resistance may be increased.

これに対し、請求項３の構成によれば、ボディ領域とドレイン領域との界面において、コンタクトトレンチの底面に対向する部分がドレイン領域側に一段低くされている。たとえば、コンタクトトレンチの深さと、ボディ領域とドレイン領域との界面に形成される段差とが、同じに設計することにより、ボディ領域のコンタクトトレンチの底面に対向する部分の厚さを、その周囲の部分の厚さ（すなわち、チャネル長）と同じ厚さにすることができる。その結果、チャネル長を長くせずに、コンタクトトレンチの底面に対向するボディ領域の耐圧を維持することができる。 On the other hand, according to the configuration of the third aspect, at the interface between the body region and the drain region, the portion facing the bottom surface of the contact trench is made one step lower on the drain region side. For example, by designing the depth of the contact trench and the step formed at the interface between the body region and the drain region to be the same, the thickness of the portion of the body region facing the bottom surface of the contact trench The thickness can be the same as the thickness of the portion (ie, the channel length). As a result, the breakdown voltage of the body region facing the bottom surface of the contact trench can be maintained without increasing the channel length.

また、請求項４に記載の発明は、半導体層と、前記半導体層の表面から掘り下がったゲートトレンチと、前記半導体層において、前記ゲートトレンチの側方に形成された第１導電型のボディ領域と、前記半導体層に前記ゲートトレンチと間隔を空けて形成されたコンタクトトレンチと、前記半導体層の表層部において、前記半導体層の表面および前記コンタクトトレンチの側面に沿って形成され、前記ボディ領域に接する第２導電型のソース領域と、前記半導体層に形成され、表面が前記コンタクトトレンチの底面の少なくとも一部を提供し、前記ボディ領域に接続される第１導電型のボディコンタクト領域と、前記半導体層の基層部に形成され、前記ボディ領域に接する第２導電型のドレイン領域と、前記ゲートトレンチに絶縁膜を介在させて埋設されたゲート電極と、前記コンタクトトレンチの内面と前記半導体層の表面とに跨って形成され、前記ソース領域および前記ボディコンタクト領域とのコンタクトのためのコンタクトプラグとを備え、前記ボディ領域と前記ドレイン領域との界面は、前記コンタクトトレンチの底面に対向する部分が前記ドレイン領域側に一段低くされている、半導体装置である。 According to a fourth aspect of the present invention, there is provided a semiconductor layer, a gate trench dug from the surface of the semiconductor layer, and a body region of the first conductivity type formed on a side of the gate trench in the semiconductor layer. A contact trench formed in the semiconductor layer at a distance from the gate trench, and a surface layer portion of the semiconductor layer is formed along a surface of the semiconductor layer and a side surface of the contact trench, and in the body region A source region of a second conductivity type that is in contact; a body contact region of a first conductivity type formed in the semiconductor layer, the surface providing at least part of the bottom surface of the contact trench and connected to the body region; An insulating film is interposed between the drain region of the second conductivity type formed in the base layer portion of the semiconductor layer and in contact with the body region, and the gate trench. An embedded gate electrode, a contact plug formed over the inner surface of the contact trench and the surface of the semiconductor layer, and a contact plug for contacting the source region and the body contact region, and the body region; The interface with the drain region is a semiconductor device in which a portion facing the bottom surface of the contact trench is lowered one step toward the drain region.

この構成によれば、半導体層には、その表面から掘り下がったゲートトレンチが形成されている。半導体層において、ゲートトレンチの側方には、第１導電型のボディ領域が形成されている。また、半導体層には、ゲートトレンチと間隔を空けて、コンタクトトレンチが形成されている。また、半導体層の表層部には、半導体層の表面およびコンタクトトレンチの側面に沿う第２導電型のソース領域が形成されている。ソース領域は、ボディ領域に接している。そして、半導体層には、コンタクトトレンチの下方に、第１導電型のボディコンタクト領域が形成されている。ボディコンタクト領域は、コンタクトトレンチの底面の少なくとも一部（つまり、底面の全部または底面の一部分）を提供し、また、ボディ領域に接続されている。ゲート電極は、絶縁膜を介してゲートトレンチに埋設されている。一方、ソース領域およびボディコンタクト領域とのコンタクトのためのコンタクトプラグは、コンタクトトレンチの内面と半導体層の表面とに跨ってこれらにコンタクト（接触）している。 According to this structure, the gate trench dug from the surface is formed in the semiconductor layer. In the semiconductor layer, a first conductivity type body region is formed on the side of the gate trench. Further, a contact trench is formed in the semiconductor layer with a gap from the gate trench. In the surface layer portion of the semiconductor layer, a second conductivity type source region is formed along the surface of the semiconductor layer and the side surface of the contact trench. The source region is in contact with the body region. In the semiconductor layer, a body contact region of the first conductivity type is formed below the contact trench. The body contact region provides at least a part of the bottom surface of the contact trench (that is, the entire bottom surface or a part of the bottom surface) and is connected to the body region. The gate electrode is embedded in the gate trench through an insulating film. On the other hand, the contact plug for contact with the source region and the body contact region is in contact (contact) with the inner surface of the contact trench and the surface of the semiconductor layer.

また、ボディ領域とドレイン領域との界面において、コンタクトトレンチの底面に対向する部分がドレイン領域側に一段低くされている。たとえば、コンタクトトレンチの深さと、ボディ領域とドレイン領域との界面に形成される段差とが、同じに設計することにより、ボディ領域のコンタクトトレンチの底面に対向する部分の厚さを、その周囲の部分の厚さ（すなわち、チャネル長）と同じ厚さにすることができる。その結果、チャネル長を長くせずに、コンタクトトレンチの底面に対向するボディ領域の耐圧を維持することができる。 In addition, at the interface between the body region and the drain region, a portion facing the bottom surface of the contact trench is lowered by one step toward the drain region side. For example, by designing the depth of the contact trench and the step formed at the interface between the body region and the drain region to be the same, the thickness of the portion of the body region facing the bottom surface of the contact trench The thickness can be the same as the thickness of the portion (ie, the channel length). As a result, the breakdown voltage of the body region facing the bottom surface of the contact trench can be maintained without increasing the channel length.

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１の実施形態に係る半導体装置の模式的な断面図である。
半導体装置１は、トレンチゲート型ＶＤＭＯＳＦＥＴの単位セルがマトリクス状に配置された構造を有している。なお、図１では、複数の単位セルのうちの一部が示されている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a schematic cross-sectional view of a semiconductor device according to the first embodiment of the present invention.
The semiconductor device 1 has a structure in which unit cells of trench gate type VDMOSFETs are arranged in a matrix. In FIG. 1, some of the plurality of unit cells are shown.

半導体装置１は、半導体装置１の基体をなすＮ⁺型のシリコンからなる基板２を備えている。基板２上には、基板２よりもＮ型不純物が低濃度にドーピングされたシリコンからなる、Ｎ^-型のエピタキシャル層３が積層されている。
半導体層としてのエピタキシャル層３の基層部は、エピタキシャル成長後のままの状態が維持された、Ｎ^-型のドレイン領域４をなしている。また、エピタキシャル層３には、ドレイン領域４上に、Ｐ^-型のボディ領域５がドレイン領域４に接して形成されている。ドレイン領域４とボディ領域５との界面４０とエピタキシャル層３の表面３１とは、互いに平行をなしている。 The semiconductor device 1 includes a substrate 2 made of N ⁺ type silicon that forms the base of the semiconductor device 1. On the substrate 2, an N ⁻ type epitaxial layer 3 made of silicon doped with N-type impurities at a lower concentration than the substrate 2 is laminated.
The base layer portion of the epitaxial layer 3 as a semiconductor layer forms an N ⁻ type drain region 4 that is maintained as it is after epitaxial growth. In the epitaxial layer 3, a P ⁻ -type body region 5 is formed on the drain region 4 in contact with the drain region 4. The interface 40 between the drain region 4 and the body region 5 and the surface 31 of the epitaxial layer 3 are parallel to each other.

エピタキシャル層３には、ゲートトレンチ６がその表面３１から掘り下がって形成されている。ゲートトレンチ６は、図１では図示しないが、一定の間隔を空けて複数形成され、それらが互いに平行をなして同一方向（図１の紙面に垂直な方向、以下、この方向を「ゲート幅に沿う方向」ということがある。）に延びている。ゲートトレンチ６は、断面視において、互いに対向する平面状の側面６１と、側面６１の下端において、これらを連設する平面状の底面６２とが一体的に形成されている。ゲートトレンチ６は、ボディ領域５を層厚方向に貫通し、その最深部（底面６２）がドレイン領域４に達している。 A gate trench 6 is dug from the surface 31 of the epitaxial layer 3. Although not shown in FIG. 1, a plurality of gate trenches 6 are formed at regular intervals, and they are parallel to each other in the same direction (a direction perpendicular to the plane of FIG. 1, hereinafter this direction is referred to as “gate width”). It is sometimes referred to as the “direction along”. The gate trench 6 is integrally formed with a planar side surface 61 that faces each other in a cross-sectional view and a planar bottom surface 62 that connects these at the lower end of the side surface 61. The gate trench 6 penetrates the body region 5 in the layer thickness direction, and the deepest portion (bottom surface 62) reaches the drain region 4.

ゲートトレンチ６内には、ゲートトレンチ６の内面全域を覆うように、ＳｉＯ₂からなるゲート絶縁膜７が形成されている。
そして、ゲート絶縁膜７の内側をＮ型不純物が高濃度にドーピングされたポリシリコンで埋め尽くすことにより、ゲートトレンチ６内にゲート電極８が埋設されている。
エピタキシャル層３の表層部には、ゲートトレンチ６に対してゲート幅と直交する方向（図１における左右方向）の両側に、コンタクトトレンチ１１が表面３１から掘り下がって形成されている。各コンタクトトレンチ１１は、互いに隣接するゲートトレンチ６の各間の中央部において、ゲートトレンチ６よりも浅く（たとえば、０．２〜０．５μｍ）形成されている。 A gate insulating film 7 made of SiO ₂ is formed in the gate trench 6 so as to cover the entire inner surface of the gate trench 6.
A gate electrode 8 is embedded in the gate trench 6 by filling the inside of the gate insulating film 7 with polysilicon doped with N-type impurities at a high concentration.
In the surface layer portion of the epitaxial layer 3, contact trenches 11 are dug down from the surface 31 on both sides of the gate trench 6 in a direction perpendicular to the gate width (left and right direction in FIG. 1). Each contact trench 11 is formed shallower than the gate trench 6 (for example, 0.2 to 0.5 μm) in the central portion between the adjacent gate trenches 6.

そして、エピタキシャル層３には、ゲートトレンチ６に対してゲート幅と直交する方向（図１における左右方向）の両側に、ソース領域９が形成されている。ソース領域９は、コンタクトトレンチ１１の深さよりも薄い一定の厚さ（たとえば、０．１〜０．４μｍ）を有し、エピタキシャル層３の表面３１ならびにコンタクトトレンチ１１の側面１２および底面１３に沿う断面視略クランク形状に形成されている。これにより、ソース領域９は、エピタキシャル層３の表面３１ならびにコンタクトトレンチ１１の側面１２および底面１３から露出している。ソース領域９は、ドレイン領域４のＮ型不純物濃度よりも高いＮ型不純物濃度（たとえば、１０¹⁹ｃｍ^-3）を一様に有している。また、ソース領域９は、その底部がエピタキシャル層３の表面側からボディ領域５に接している。 In the epitaxial layer 3, source regions 9 are formed on both sides of the gate trench 6 in the direction orthogonal to the gate width (left and right direction in FIG. 1). Source region 9 has a constant thickness (for example, 0.1 to 0.4 μm) thinner than the depth of contact trench 11, and extends along surface 31 of epitaxial layer 3 and side surface 12 and bottom surface 13 of contact trench 11. It is formed in a substantially crank shape in cross section. As a result, the source region 9 is exposed from the surface 31 of the epitaxial layer 3 and the side surfaces 12 and the bottom surface 13 of the contact trench 11. The source region 9 has uniformly an N-type impurity concentration (for example, 10 ¹⁹ cm ⁻³ ) higher than the N-type impurity concentration of the drain region 4. The bottom of the source region 9 is in contact with the body region 5 from the surface side of the epitaxial layer 3.

また、エピタキシャル層３には、表面がコンタクトトレンチ１１の底面１３の一部を提供する、Ｐ⁺型のボディコンタクト領域１０が形成されている。ボディコンタクト領域１０は、コンタクトトレンチ１１の底面１３において、ゲート幅と直交する方向におけるソース領域９の中央部を貫通し、ボディ領域５に接続されている。
すなわち、ゲートトレンチ６およびソース領域９は、ゲート幅と直交する方向に交互に設けられ、それぞれゲート幅に沿う方向に延びている。そして、ソース領域９上に、そのソース領域９に沿って、ゲート幅と直交する方向に隣接するユニットセル間の境界が設定されている。ボディコンタクト領域１０は、ゲート幅と直交する方向に隣接する２つのユニットセル間に跨って少なくとも１つ以上設けられている。また、ゲート幅に沿う方向に隣接するユニットセル間の境界は、ゲート電極８における各ユニットセルに含まれる部分が一定のゲート幅を有するように設定されている。 In addition, a P ⁺ -type body contact region 10 whose surface provides a part of the bottom surface 13 of the contact trench 11 is formed in the epitaxial layer 3. The body contact region 10 passes through the center of the source region 9 in the direction orthogonal to the gate width on the bottom surface 13 of the contact trench 11 and is connected to the body region 5.
That is, the gate trenches 6 and the source regions 9 are alternately provided in a direction orthogonal to the gate width, and each extend in a direction along the gate width. A boundary between adjacent unit cells is set on the source region 9 along the source region 9 in a direction orthogonal to the gate width. At least one body contact region 10 is provided across two unit cells adjacent in a direction orthogonal to the gate width. In addition, the boundary between unit cells adjacent in the direction along the gate width is set such that a portion included in each unit cell in the gate electrode 8 has a constant gate width.

エピタキシャル層３上には、ＳｉＯ₂からなる層間絶縁膜１４が積層されている。層間絶縁膜１４には、コンタクトトレンチ１１に対向する位置にコンタクトホール１５が形成されている。コンタクトホール１５は、ゲート幅に直交する方向（図１における左右方向）において、コンタクトトレンチ１１を隔てて対向するエピタキシャル層３の両縁部に跨っている。これにより、エピタキシャル層３の表面３１ならびにコンタクトトレンチ１１の側面１２および底面１３は、コンタクトホール１５内に臨んでいる。 An interlayer insulating film 14 made of SiO ₂ is laminated on the epitaxial layer 3. A contact hole 15 is formed in the interlayer insulating film 14 at a position facing the contact trench 11. The contact hole 15 straddles both edge portions of the epitaxial layer 3 facing each other across the contact trench 11 in a direction perpendicular to the gate width (left-right direction in FIG. 1). Thereby, the surface 31 of the epitaxial layer 3 and the side surface 12 and the bottom surface 13 of the contact trench 11 face the contact hole 15.

層間絶縁膜１４上には、ソース配線１６が形成されている。ソース配線１６は、その一部がコンタクトホール１５に入り込み、その入り込む部分が、層間絶縁膜１４上のソース配線１６とソース領域９およびボディコンタクト領域１０とを接続するためのコンタクトプラグ１７をなしている。コンタクトプラグ１７は、コンタクトホール１５内において、エピタキシャル層３の表面３１ならびにコンタクトトレンチ１１の側面１２および底面１３にコンタクト（接触）している。これにより、コンタクトプラグ１７は、ソース領域９およびコンタクトプラグ１７と電気的に接続されている。 A source wiring 16 is formed on the interlayer insulating film 14. Part of the source wiring 16 enters the contact hole 15, and the part of the source wiring 16 forms a contact plug 17 for connecting the source wiring 16 on the interlayer insulating film 14 to the source region 9 and the body contact region 10. Yes. The contact plug 17 is in contact (contact) with the surface 31 of the epitaxial layer 3 and the side surface 12 and the bottom surface 13 of the contact trench 11 in the contact hole 15. Thereby, the contact plug 17 is electrically connected to the source region 9 and the contact plug 17.

ゲート電極８には、層間絶縁膜１４に形成されたコンタクトホール（図示せず）を介して、ゲート配線１８が電気的に接続されている。
基板２の裏面には、ドレイン電極１９が形成されている。
ソース配線１６を接地し、ドレイン電極１９に適当な大きさの正電圧を印加しつつ、ゲート電極８の電位を制御すると、ゲート電極８からの電界によりボディ領域５におけるゲート絶縁膜７との界面近傍にチャネルを形成することができる。したがって、ソース配線１６とドレイン電極１９との間に電流を流すことができる。 A gate wiring 18 is electrically connected to the gate electrode 8 through a contact hole (not shown) formed in the interlayer insulating film 14.
A drain electrode 19 is formed on the back surface of the substrate 2.
When the potential of the gate electrode 8 is controlled while the source line 16 is grounded and a positive voltage of an appropriate magnitude is applied to the drain electrode 19, the electric field from the gate electrode 8 causes the interface with the gate insulating film 7 in the body region 5. A channel can be formed in the vicinity. Therefore, a current can flow between the source wiring 16 and the drain electrode 19.

図２Ａ〜図２Ｏは、図１の半導体装置の製造方法を工程順に説明する模式的な断面図である。
まず、図２Ａに示すように、エピタキシャル成長法により、基板２上に、エピタキシャル層３が形成される。
次いで、図２Ｂに示すように、熱酸化処理により、エピタキシャル層３の表面３１にＳｉＯ₂からなる犠牲酸化膜２０が形成される。次いで、図２Ｂに示すように、ＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、犠牲酸化膜２０上に、ＳｉＮからなる犠牲窒化膜２１が形成される。これにより、犠牲酸化膜２０および犠牲窒化膜２１からなるハードマスク２２が、エピタキシャル層３上に形成される。 2A to 2O are schematic cross-sectional views for explaining the manufacturing method of the semiconductor device of FIG. 1 in the order of steps.
First, as shown in FIG. 2A, the epitaxial layer 3 is formed on the substrate 2 by the epitaxial growth method.
Next, as shown in FIG. 2B, a sacrificial oxide film 20 made of SiO ₂ is formed on the surface 31 of the epitaxial layer 3 by thermal oxidation. Next, as shown in FIG. 2B, a sacrificial nitride film 21 made of SiN is formed on the sacrificial oxide film 20 by LP-CVD (Low Pressure Chemical Vapor Deposition). Thereby, a hard mask 22 composed of the sacrificial oxide film 20 and the sacrificial nitride film 21 is formed on the epitaxial layer 3.

ハードマスク２２の形成後、ハードマスク２２上に、ゲートトレンチ６を形成すべき部分と対向する部分に開口を有するフォトレジスト２３が形成される。そして、このフォトレジスト２３を用いてハードマスク２２がパターニングされる。これにより、図２Ｃに示すように、ハードマスク２２に開口２４が形成される。その後、フォトレジスト２３は、除去される。 After the hard mask 22 is formed, a photoresist 23 having an opening in a portion facing the portion where the gate trench 6 is to be formed is formed on the hard mask 22. Then, the hard mask 22 is patterned using the photoresist 23. As a result, an opening 24 is formed in the hard mask 22 as shown in FIG. 2C. Thereafter, the photoresist 23 is removed.

次いで、ハードマスク２２上から、開口２４を介してエピタキシャル層３の表面３１に対してエッチングガスが供給される。これにより、図２Ｄに示すように、エピタキシャル層３が、開口２４から露出する部分からエッチングされて、底面６２および側面６１を有するゲートトレンチ６が形成される。ゲートトレンチ６の形成後、ハードマスク２２は、除去される。 Next, an etching gas is supplied from above the hard mask 22 to the surface 31 of the epitaxial layer 3 through the opening 24. Thereby, as shown in FIG. 2D, the epitaxial layer 3 is etched from the portion exposed from the opening 24 to form the gate trench 6 having the bottom surface 62 and the side surface 61. After the formation of the gate trench 6, the hard mask 22 is removed.

次いで、熱酸化処理により、図２Ｅに示すように、ゲートトレンチ６の内面およびエピタキシャル層３の表面３１に酸化膜２５が形成される。
次いで、ＣＶＤ（Chemical Vapor Deposition）法により、図２Ｆに示すように、エピタキシャル層３上に、ゲート電極の材料としてのポリシリコンの堆積層２６が形成される。ゲートトレンチ６は、堆積層２６により埋め尽くされ、エピタキシャル層３は、酸化膜２５を介して堆積層２６により覆われる。 Next, as shown in FIG. 2E, an oxide film 25 is formed on the inner surface of the gate trench 6 and the surface 31 of the epitaxial layer 3 by thermal oxidation.
Next, as shown in FIG. 2F, a polysilicon deposition layer 26 as a gate electrode material is formed on the epitaxial layer 3 by CVD (Chemical Vapor Deposition). The gate trench 6 is filled with the deposited layer 26, and the epitaxial layer 3 is covered with the deposited layer 26 through the oxide film 25.

その後、エッチバックにより、堆積層２６のゲートトレンチ６外に存在する部分が除去される。堆積層２６は、図２Ｇに示すように、そのエッチバック面が、エピタキシャル層３の表面３１に対して面一になるまでエッチバックされる。これにより、ゲートトレンチ６内に残存する堆積層２６が、ゲート電極８として形成される。
次いで、イオン注入法により、Ｐ型不純物（たとえば、ホウ素イオン）が、酸化膜２５の表面からエピタキシャル層３の内部に向けて注入される。そして、Ｐ型不純物を拡散させるための熱処理（ドライブイン拡散）が行なわれることにより、図２Ｈに示すように、ゲートトレンチ６の側方に、ゲートトレンチ６の上端から底部に至るボディ領域５が形成される。また、ゲートトレンチ６の底部から基板２に至るエピタキシャル層３の基層部には、ボディ領域５と分離され、エピタキシャル成長後のままの状態を維持するドレイン領域４が形成される。 Thereafter, the portion existing outside the gate trench 6 of the deposited layer 26 is removed by etch back. The deposited layer 26 is etched back until its etch back surface is flush with the surface 31 of the epitaxial layer 3 as shown in FIG. 2G. As a result, the deposited layer 26 remaining in the gate trench 6 is formed as the gate electrode 8.
Next, P-type impurities (for example, boron ions) are implanted from the surface of the oxide film 25 into the epitaxial layer 3 by ion implantation. Then, by performing a heat treatment (drive-in diffusion) for diffusing the P-type impurity, as shown in FIG. 2H, the body region 5 extending from the top to the bottom of the gate trench 6 is formed on the side of the gate trench 6. It is formed. Also, a drain region 4 is formed in the base layer portion of the epitaxial layer 3 extending from the bottom of the gate trench 6 to the substrate 2 and is maintained in the state after the epitaxial growth, separated from the body region 5.

その後、酸化膜２５のゲートトレンチ６外に存在する部分がＨＦガスを用いたエッチングにより除去され、ゲートトレンチ６の内面上のみに酸化膜２５が残されることにより、図２Ｉに示すように、ゲート絶縁膜７が得られる。
次いで、エピタキシャル層３の表面３１に、コンタクトトレンチ１１と対向する部分に開口２８を有するフォトレジスト２７が形成される。そして、フォトレジスト２７上から、開口２８を介してエピタキシャル層３の表面３１に対してＳＦ₆（六フッ化硫黄）からなるエッチングガスが供給される。これにより、図２Ｊに示すように、エピタキシャル層３が、開口２８から露出する部分からエッチングされて、コンタクトトレンチ１１が形成される。コンタクトトレンチ１１の形成後、フォトレジスト２７は、除去される。 Thereafter, the portion of the oxide film 25 existing outside the gate trench 6 is removed by etching using HF gas, and the oxide film 25 is left only on the inner surface of the gate trench 6, whereby the gate as shown in FIG. An insulating film 7 is obtained.
Next, a photoresist 27 having an opening 28 at a portion facing the contact trench 11 is formed on the surface 31 of the epitaxial layer 3. Then, an etching gas made of SF ₆ (sulfur hexafluoride) is supplied from above the photoresist 27 to the surface 31 of the epitaxial layer 3 through the opening 28. As a result, as shown in FIG. 2J, the epitaxial layer 3 is etched from the portion exposed from the opening 28 to form the contact trench 11. After the contact trench 11 is formed, the photoresist 27 is removed.

続いて、エピタキシャル層３上から、Ｎ型不純物（たとえば、ヒ素イオン）が供給される。Ｎ型不純物は、たとえば、５ｋ〜５０ｋｅＶの低加速エネルギーおよび１Ｅ１５〜５Ｅ１５ｃｍ^-2のドーズ量で供給される。これにより、エピタキシャル層３の表層部にＮ型不純物が注入される。なお、このイオン注入は、エピタキシャル層３の表面３１に酸化膜（図示せず）を形成した後に行なってもよい。その後、たとえば、８００〜１０５０℃でアニール処理が行われる。これにより、注入されたＮ型不純物が活性化して、図２Ｋに示すように、ソース領域９が形成される。 Subsequently, an N-type impurity (for example, arsenic ions) is supplied from above the epitaxial layer 3. The N-type impurity is supplied, for example, with a low acceleration energy of 5 k to 50 keV and a dose of 1E15 to 5E15 cm ⁻² . Thereby, N-type impurities are implanted into the surface layer portion of the epitaxial layer 3. This ion implantation may be performed after an oxide film (not shown) is formed on the surface 31 of the epitaxial layer 3. Thereafter, for example, annealing is performed at 800 to 1050 ° C. As a result, the implanted N-type impurity is activated, and a source region 9 is formed as shown in FIG. 2K.

次いで、エピタキシャル層３上に、コンタクトトレンチ１１の底面１３におけるソース領域９の中央部と対向する部分に開口２９を有するマスク３０が形成される。そして、開口２９を介して、エピタキシャル層３に、Ｐ型不純物（たとえば、ホウ素イオン）のイオンが供給される。Ｐ型不純物は、たとえば、１ｋ〜３０ｋｅＶの加速エネルギーおよび１Ｅ１５〜５Ｅ１５ｃｍ^-2の高ドーズ量で供給される。 Next, a mask 30 having an opening 29 is formed on the epitaxial layer 3 at a portion facing the central portion of the source region 9 on the bottom surface 13 of the contact trench 11. Then, ions of P-type impurities (for example, boron ions) are supplied to the epitaxial layer 3 through the openings 29. The P-type impurity is supplied, for example, with an acceleration energy of 1 k ^- 30 keV and a high dose of 1E15-5E15 cm ⁻² .

なお、このイオン注入は、エピタキシャル層３の表面３１に酸化膜（図示せず）を形成した後に行なってもよい。その後、たとえば、８００〜１０５０℃でアニール処理が行われる。これにより、注入されたＰ型不純物が活性化して、図２Ｌに示すように、ボディコンタクト領域１０が形成される。なお、アニール処理による不純物イオンの活性化処理は、Ｎ型およびＰ型不純物を注入した後、一括して行なってもよい。また、Ｐ型不純物およびＮ型不純物の形成順序を入れ替えてもよい。 This ion implantation may be performed after an oxide film (not shown) is formed on the surface 31 of the epitaxial layer 3. Thereafter, for example, annealing is performed at 800 to 1050 ° C. As a result, the implanted P-type impurity is activated to form body contact region 10 as shown in FIG. 2L. The impurity ion activation process by the annealing process may be performed in a lump after implanting the N-type and P-type impurities. Further, the order of forming the P-type impurity and the N-type impurity may be changed.

以上の工程を経た後、図２Ｍに示すように、ＣＶＤ法により、エピタキシャル層３上に層間絶縁膜１４が積層される。
次いで、図２Ｎに示すように、層間絶縁膜１４上に、コンタクトホール１５を形成すべき部分と対向する部分に開口３２を有するフォトレジスト３３が形成される。そして、層間絶縁膜１４が、開口３２から露出する部分からエッチングされて、図２Ｎに示すように、コンタクトホール１５が形成される。 After the above steps, as shown in FIG. 2M, the interlayer insulating film 14 is laminated on the epitaxial layer 3 by the CVD method.
Next, as shown in FIG. 2N, a photoresist 33 having an opening 32 is formed on the interlayer insulating film 14 at a portion facing the portion where the contact hole 15 is to be formed. Then, the interlayer insulating film 14 is etched from the portion exposed from the opening 32 to form the contact hole 15 as shown in FIG. 2N.

次いで、スパッタ法により、エピタキシャル層３上に、導電材料が成膜される。導電材料は、コンタクトホール１５を埋め尽くし、層間絶縁膜１４上に薄膜を形成するように付着（堆積）される。そして、フォトリソグラフィおよびエッチングにより、層間絶縁膜１４上の導電材料がパターニングされる。これにより、図２Ｏに示すように、ソース配線１６およびコンタクトプラグ１７が一体的に形成される。また、ゲート電極８と電気的に接続されるゲート配線１８が形成される。さらに、基板２の裏面にドレイン電極１９が形成される。 Next, a conductive material is formed on the epitaxial layer 3 by sputtering. The conductive material is deposited (deposited) so as to fill the contact hole 15 and form a thin film on the interlayer insulating film 14. Then, the conductive material on the interlayer insulating film 14 is patterned by photolithography and etching. As a result, as shown in FIG. 2O, the source wiring 16 and the contact plug 17 are integrally formed. A gate wiring 18 electrically connected to the gate electrode 8 is formed. Further, the drain electrode 19 is formed on the back surface of the substrate 2.

以上の工程を経て、図１に示す半導体装置１が得られる。
半導体装置１では、ソース領域９は、エピタキシャル層３の表面３１ならびにコンタクトトレンチ１１の側面１２および底面１３に沿って形成され、上記各面（表面３１、側面１２および底面１３）から露出している。これら各面は、層間絶縁膜１４のコンタクトホール１５内に臨んでいる。そして、コンタクトホール１５に入り込むソース配線１６は、コンタクトホール１５内において、コンタクトプラグ１７として、エピタキシャル層３の表面３１ならびにコンタクトトレンチ１１の側面１２および底面１３にコンタクト（接触）している。 Through the above steps, the semiconductor device 1 shown in FIG. 1 is obtained.
In the semiconductor device 1, the source region 9 is formed along the surface 31 of the epitaxial layer 3 and the side surface 12 and the bottom surface 13 of the contact trench 11, and is exposed from each of the above surfaces (the surface 31, the side surface 12, and the bottom surface 13). . Each of these surfaces faces the contact hole 15 of the interlayer insulating film 14. The source wiring 16 entering the contact hole 15 is in contact (contact) with the surface 31 of the epitaxial layer 3 and the side surface 12 and the bottom surface 13 of the contact trench 11 as the contact plug 17 in the contact hole 15.

すなわち、コンタクトプラグ１７は、エピタキシャル層３の表面３１におけるソース領域９だけでなく、コンタクトトレンチ１１の内面（側面１２および底面１３）におけるソース領域９と接触している。そのため、コンタクトプラグ１７がエピタキシャル層３の表面３１におけるソース領域９のみに接触する構成と比較して、ソース領域９とコンタクトプラグ１７との接触面積を増大させることができる。その結果、ソース領域９とコンタクトプラグ１７との接触抵抗を低減することができる。それゆえ、トレンチゲート構造を有する半導体装置１のオン抵抗を低減することができる。 That is, the contact plug 17 is in contact with not only the source region 9 on the surface 31 of the epitaxial layer 3 but also the source region 9 on the inner surface (side surface 12 and bottom surface 13) of the contact trench 11. Therefore, the contact area between the source region 9 and the contact plug 17 can be increased as compared with the configuration in which the contact plug 17 contacts only the source region 9 on the surface 31 of the epitaxial layer 3. As a result, the contact resistance between the source region 9 and the contact plug 17 can be reduced. Therefore, the on-resistance of the semiconductor device 1 having a trench gate structure can be reduced.

そして、半導体装置１では、ソース領域９は、コンタクトトレンチ１１の深さよりも薄い一定の厚さ（たとえば、０．２〜０．５μｍ）を有し、エピタキシャル層３の表面３１ならびにコンタクトトレンチ１１の側面１２および底面１３に沿う断面視略クランク形状に形成されている。そのため、ソース領域９の厚さを適当に設計することにより、ゲート電極８に対向するソース領域９の面積を小さくすることができる。その結果、ゲート・ソース間容量を低減できるので、半導体装置１のスイッチング性能を向上させることができる。 In the semiconductor device 1, the source region 9 has a certain thickness (for example, 0.2 to 0.5 μm) thinner than the depth of the contact trench 11, and the surface 31 of the epitaxial layer 3 and the contact trench 11 It is formed in a substantially crank shape in sectional view along the side surface 12 and the bottom surface 13. Therefore, the area of the source region 9 facing the gate electrode 8 can be reduced by designing the thickness of the source region 9 appropriately. As a result, since the gate-source capacitance can be reduced, the switching performance of the semiconductor device 1 can be improved.

さらに、ソース領域９の厚さが一定であるので、Ｎ型不純物の一段注入により、ソース領域９を形成することができる。そのため、半導体装置１の製造工程を簡易にすることができる。
また、ソース領域９の厚さを薄くするに伴って、ゲート絶縁膜７との界面近傍におけるボディ領域５の長さ（チャネル長Ｌ₁）が長くなる。したがって、エピタキシャル層３の表面３１から界面４０までの長さＬ₂を短く設計することにより、チャネル長Ｌ₁を維持したまま、ボディ領域５を薄くすることができる。その結果、半導体装置１をコンパクト（薄型）にすることができる。 Furthermore, since the thickness of the source region 9 is constant, the source region 9 can be formed by one-stage implantation of N-type impurities. Therefore, the manufacturing process of the semiconductor device 1 can be simplified.
Further, as the thickness of the source region 9 is reduced, the length of the body region 5 (channel length L ₁ ) in the vicinity of the interface with the gate insulating film 7 is increased. Therefore, by designing the length L ₂ from the surface 31 of the epitaxial layer 3 to the interface 40 to be short, the body region 5 can be made thin while maintaining the channel length L ₁ . As a result, the semiconductor device 1 can be made compact (thin).

図３は、本発明の第２の実施形態に係る半導体装置の模式的な断面図である。図３において、図１に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
図３に示す半導体装置４１では、ドレイン領域４とボディ領域５との界面４０は、平面視でコンタクトトレンチ１１の底面１３に重なる部分（界面４０の中央部４２）が、その周囲の部分よりもドレイン領域４側に一段低くされている。 FIG. 3 is a schematic cross-sectional view of a semiconductor device according to the second embodiment of the present invention. In FIG. 3, portions corresponding to the respective portions shown in FIG. 1 are denoted by the same reference numerals as those respective portions. Further, in the following, detailed description of the parts denoted by the same reference numerals is omitted.
In the semiconductor device 41 shown in FIG. 3, the interface 40 between the drain region 4 and the body region 5 has a portion that overlaps the bottom surface 13 of the contact trench 11 in plan view (a central portion 42 of the interface 40) than the surrounding portion. It is lowered by one step toward the drain region 4 side.

その他の構成は、前述の第１の実施形態の場合と同様であり、また、動作および作用・効果も同様である。
図４Ａ〜図４Ｎは、図３の半導体装置の製造方法を工程順に説明する模式的な断面図である。
まず、図４Ａに示すように、エピタキシャル成長法により、基板２上に、エピタキシャル層３が形成される。 Other configurations are the same as those in the first embodiment described above, and the operations, functions, and effects are also the same.
4A to 4N are schematic cross-sectional views for explaining the manufacturing method of the semiconductor device of FIG. 3 in the order of steps.
First, as shown in FIG. 4A, the epitaxial layer 3 is formed on the substrate 2 by the epitaxial growth method.

次いで、図４Ｂに示すように、熱酸化処理により、エピタキシャル層３の表面３１にＳｉＯ₂からなる犠牲酸化膜２０が形成される。次いで、図４Ｂに示すように、ＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、犠牲酸化膜２０上に、ＳｉＮからなる犠牲窒化膜２１が形成される。これにより、犠牲酸化膜２０および犠牲窒化膜２１からなるハードマスク２２が、エピタキシャル層３上に形成される。 Next, as shown in FIG. 4B, a sacrificial oxide film 20 made of SiO ₂ is formed on the surface 31 of the epitaxial layer 3 by thermal oxidation. Next, as shown in FIG. 4B, a sacrificial nitride film 21 made of SiN is formed on the sacrificial oxide film 20 by LP-CVD (Low Pressure Chemical Vapor Deposition). Thereby, a hard mask 22 composed of the sacrificial oxide film 20 and the sacrificial nitride film 21 is formed on the epitaxial layer 3.

ハードマスク２２の形成後、ハードマスク２２上に、ゲートトレンチ６を形成すべき部分と対向する部分に開口を有するフォトレジスト２３が形成される。そして、このフォトレジスト２３を用いてハードマスク２２がパターニングされる。これにより、図４Ｃに示すように、ハードマスク２２に開口２４が形成される。その後、フォトレジスト２３は、除去される。 After the hard mask 22 is formed, a photoresist 23 having an opening in a portion facing the portion where the gate trench 6 is to be formed is formed on the hard mask 22. Then, the hard mask 22 is patterned using the photoresist 23. As a result, an opening 24 is formed in the hard mask 22 as shown in FIG. 4C. Thereafter, the photoresist 23 is removed.

次いで、ハードマスク２２上から、開口２４を介してエピタキシャル層３の表面３１に対してエッチングガスが供給される。これにより、図４Ｄに示すように、エピタキシャル層３が、開口２４から露出する部分からエッチングされて、底面６２および側面６１を有するゲートトレンチ６が形成される。ゲートトレンチ６の形成後、ハードマスク２２は、除去される。 Next, an etching gas is supplied from above the hard mask 22 to the surface 31 of the epitaxial layer 3 through the opening 24. As a result, as shown in FIG. 4D, the epitaxial layer 3 is etched from the portion exposed from the opening 24 to form the gate trench 6 having the bottom surface 62 and the side surface 61. After the formation of the gate trench 6, the hard mask 22 is removed.

次いで、熱酸化処理により、図４Ｅに示すように、ゲートトレンチ６の内面およびエピタキシャル層３の表面３１に酸化膜２５が形成される。
次いで、ＣＶＤ（Chemical Vapor Deposition）法により、図４Ｆに示すように、エピタキシャル層３上に、ゲート電極の材料としてのポリシリコンの堆積層２６が形成される。ゲートトレンチ６は、堆積層２６により埋め尽くされ、エピタキシャル層３は、酸化膜２５を介して堆積層２６により覆われる。 Next, as shown in FIG. 4E, an oxide film 25 is formed on the inner surface of the gate trench 6 and the surface 31 of the epitaxial layer 3 by thermal oxidation.
Next, as shown in FIG. 4F, a polysilicon deposition layer 26 as a gate electrode material is formed on the epitaxial layer 3 by CVD (Chemical Vapor Deposition). The gate trench 6 is filled with the deposited layer 26, and the epitaxial layer 3 is covered with the deposited layer 26 through the oxide film 25.

その後、エッチバックにより、堆積層２６のゲートトレンチ６外に存在する部分が除去される。堆積層２６は、図４Ｇに示すように、そのエッチバック面が、エピタキシャル層３の表面３１に対して面一になるまでエッチバックされる。これにより、ゲートトレンチ６内に残存する堆積層２６が、ゲート電極８として形成される。
その後、酸化膜２５のゲートトレンチ６外に存在する部分がＨＦガスを用いたエッチングにより除去され、ゲートトレンチ６の内面上のみに酸化膜２５が残されることにより、図４Ｈに示すように、ゲート絶縁膜７が得られる。 Thereafter, the portion existing outside the gate trench 6 of the deposited layer 26 is removed by etch back. The deposited layer 26 is etched back until its etch-back surface is flush with the surface 31 of the epitaxial layer 3 as shown in FIG. 4G. As a result, the deposited layer 26 remaining in the gate trench 6 is formed as the gate electrode 8.
Thereafter, the portion of the oxide film 25 existing outside the gate trench 6 is removed by etching using HF gas, and the oxide film 25 is left only on the inner surface of the gate trench 6, so that the gate as shown in FIG. An insulating film 7 is obtained.

次いで、エピタキシャル層３の表面３１に、コンタクトトレンチ１１と対向する部分に開口２８を有するフォトレジスト２７が形成される。そして、フォトレジスト２７上から、開口２８を介してエピタキシャル層３の表面３１に対してＳＦ₆（六フッ化硫黄）からなるエッチングガスが供給される。これにより、図４Ｈに示すように、エピタキシャル層３が、開口２８から露出する部分からエッチングされて、コンタクトトレンチ１１が形成される。コンタクトトレンチ１１の形成後、フォトレジスト２７は、除去される。 Next, a photoresist 27 having an opening 28 at a portion facing the contact trench 11 is formed on the surface 31 of the epitaxial layer 3. Then, an etching gas made of SF ₆ (sulfur hexafluoride) is supplied from above the photoresist 27 to the surface 31 of the epitaxial layer 3 through the opening 28. As a result, as shown in FIG. 4H, the epitaxial layer 3 is etched from the portion exposed from the opening 28 to form the contact trench 11. After the contact trench 11 is formed, the photoresist 27 is removed.

次いで、イオン注入法により、Ｐ型不純物（たとえば、ホウ素イオン）が、酸化膜２５の表面からエピタキシャル層３の内部に向けて注入される。そして、Ｐ型不純物を拡散させるための熱処理（ドライブイン拡散）が行なわれる。これにより、Ｐ型不純物が、エピタキシャル層３の表面３１およびコンタクトトレンチ１１の底面１３からエピタキシャル層３の層厚方向に一様に拡散し、図４Ｉに示すように、ゲートトレンチ６の側方にボディ領域５が形成される。また、ゲートトレンチ６の底部から基板２に至るエピタキシャル層３の基層部には、ボディ領域５と分離され、エピタキシャル成長後のままの状態を維持するドレイン領域４が形成される。エピタキシャル層３の層厚方向において段差を有する表面３１および底面１３からＰ型不純物が一様に拡散するので、ドレイン領域４とボディ領域５との界面４０は、底面１３に対向する中央部４２が、その周囲の部分よりもドレイン領域４側に一段低くされる。 Next, P-type impurities (for example, boron ions) are implanted from the surface of the oxide film 25 into the epitaxial layer 3 by ion implantation. Then, heat treatment (drive-in diffusion) for diffusing P-type impurities is performed. As a result, the P-type impurity is uniformly diffused from the surface 31 of the epitaxial layer 3 and the bottom surface 13 of the contact trench 11 in the layer thickness direction of the epitaxial layer 3, and to the side of the gate trench 6 as shown in FIG. Body region 5 is formed. Also, a drain region 4 is formed in the base layer portion of the epitaxial layer 3 extending from the bottom of the gate trench 6 to the substrate 2 and is maintained in the state after the epitaxial growth, separated from the body region 5. Since P-type impurities are uniformly diffused from the surface 31 and the bottom surface 13 having steps in the layer thickness direction of the epitaxial layer 3, the interface 40 between the drain region 4 and the body region 5 has a central portion 42 facing the bottom surface 13. The drain region 4 is made lower by one step than the surrounding portion.

続いて、エピタキシャル層３上から、Ｎ型不純物（たとえば、ヒ素イオン）が供給される。Ｎ型不純物は、たとえば、５ｋ〜５０ｋｅＶの低加速エネルギーおよび１Ｅ１５〜５Ｅ１５ｃｍ^-2のドーズ量で供給される。これにより、エピタキシャル層３の表層部にＮ型不純物が注入される。なお、このイオン注入は、エピタキシャル層３の表面３１に酸化膜（図示せず）を形成した後に行なってもよい。その後、たとえば、８００〜１０５０℃でアニール処理が行われる。これにより、注入されたＮ型不純物が活性化して、図４Ｊに示すように、ソース領域９が形成される。 Subsequently, an N-type impurity (for example, arsenic ions) is supplied from above the epitaxial layer 3. The N-type impurity is supplied, for example, with a low acceleration energy of 5 k to 50 keV and a dose of 1E15 to 5E15 cm ⁻² . Thereby, N-type impurities are implanted into the surface layer portion of the epitaxial layer 3. This ion implantation may be performed after an oxide film (not shown) is formed on the surface 31 of the epitaxial layer 3. Thereafter, for example, annealing is performed at 800 to 1050 ° C. As a result, the implanted N-type impurity is activated to form the source region 9 as shown in FIG. 4J.

なお、このイオン注入は、エピタキシャル層３の表面３１に酸化膜（図示せず）を形成した後に行なってもよい。その後、たとえば、８００〜１０５０℃でアニール処理が行われる。これにより、注入されたＰ型不純物が活性化して、図４Ｋに示すように、ボディコンタクト領域１０が形成される。
以上の工程を経た後、図４Ｌに示すように、ＣＶＤ法により、エピタキシャル層３上に層間絶縁膜１４が積層される。 This ion implantation may be performed after an oxide film (not shown) is formed on the surface 31 of the epitaxial layer 3. Thereafter, for example, annealing is performed at 800 to 1050 ° C. As a result, the implanted P-type impurity is activated to form body contact region 10 as shown in FIG. 4K.
After the above steps, as shown in FIG. 4L, an interlayer insulating film 14 is laminated on the epitaxial layer 3 by the CVD method.

次いで、図４Ｍに示すように、層間絶縁膜１４上に、コンタクトホール１５を形成すべき部分と対向する部分に開口３２を有するフォトレジスト３３が形成される。そして、層間絶縁膜１４が、開口３２から露出する部分からエッチングされて、図４Ｍに示すように、コンタクトホール１５が形成される。
次いで、スパッタ法により、エピタキシャル層３上に、導電材料が成膜される。導電材料は、コンタクトホール１５を埋め尽くし、層間絶縁膜１４上に薄膜を形成するように付着（堆積）される。そして、フォトリソグラフィおよびエッチングにより、層間絶縁膜１４上の導電材料がパターニングされる。これにより、図４Ｎに示すように、ソース配線１６およびコンタクトプラグ１７が一体的に形成される。また、ゲート電極８と電気的に接続されるゲート配線１８が形成される。さらに、基板２の裏面にドレイン電極１９が形成される。 Next, as shown in FIG. 4M, a photoresist 33 having an opening 32 is formed on the interlayer insulating film 14 at a portion facing the portion where the contact hole 15 is to be formed. Then, the interlayer insulating film 14 is etched from the portion exposed from the opening 32 to form a contact hole 15 as shown in FIG. 4M.
Next, a conductive material is formed on the epitaxial layer 3 by sputtering. The conductive material is deposited (deposited) so as to fill the contact hole 15 and form a thin film on the interlayer insulating film 14. Then, the conductive material on the interlayer insulating film 14 is patterned by photolithography and etching. Thereby, as shown in FIG. 4N, the source wiring 16 and the contact plug 17 are integrally formed. A gate wiring 18 electrically connected to the gate electrode 8 is formed. Further, the drain electrode 19 is formed on the back surface of the substrate 2.

以上の工程を経て、図３に示す半導体装置４１が得られる。
半導体装置４１では、ドレイン領域４とボディ領域５との界面４０の中央部４２が、その周囲の部分よりもドレイン領域４側に一段低くされている。
ドレイン領域４とボディ領域５との界面４０がエピタキシャル層３の表面３１に対して平行をなす平面である場合、ボディ領域５におけるコンタクトトレンチ１１の底面１３と対向する部分は、その周囲の部分よりもエピタキシャル層３の層厚方向の厚さが薄くなる。そのため、当該部分の耐圧は、その周囲の部分よりも低くなる。そこで、ボディ領域５の耐圧を維持するために、ドレイン領域４とボディ領域５との界面４０を一様にドレイン領域４側に低くすることが考えられる。ところが、界面４０を一様に低くすると、チャネル長Ｌ₁が長くなり、チャネル抵抗が増加する場合がある。 Through the above steps, the semiconductor device 41 shown in FIG. 3 is obtained.
In the semiconductor device 41, the central portion 42 of the interface 40 between the drain region 4 and the body region 5 is made one step lower on the drain region 4 side than the surrounding portion.
When the interface 40 between the drain region 4 and the body region 5 is a plane parallel to the surface 31 of the epitaxial layer 3, the portion facing the bottom surface 13 of the contact trench 11 in the body region 5 is more than the surrounding portion. Also, the thickness of the epitaxial layer 3 in the layer thickness direction is reduced. Therefore, the withstand voltage of the part is lower than the surrounding part. Therefore, in order to maintain the breakdown voltage of the body region 5, it can be considered that the interface 40 between the drain region 4 and the body region 5 is uniformly lowered toward the drain region 4. However, when uniformly low interfacial 40, channel length L ₁ is increased, there is a case where the channel resistance is increased.

上記のように、ドレイン領域４とボディ領域５との界面４０の中央部４２が、その周囲の部分よりもドレイン領域４側に一段低くされていれば、たとえば、コンタクトトレンチ１１の深さと中央部４２の段差とが同じに設計することにより、ボディ領域５のコンタクトトレンチ１１の底面１３に対向する部分の厚さＬ₃を、その周囲の部分の厚さ（すなわち、チャネル長Ｌ₁）と同じ厚さにすることができる。その結果、チャネル長Ｌ₁を長くせずに、コンタクトトレンチ１１の底面１３に対向するボディ領域５の耐圧を維持することができる。 As described above, if the central portion 42 of the interface 40 between the drain region 4 and the body region 5 is one step lower than the surrounding portion on the drain region 4 side, for example, the depth and the central portion of the contact trench 11 by 42 and the step is designed in the same, the thickness L ₃ of the portion facing the bottom surface 13 of the contact trench 11 of the body region 5, the thickness of the portion of the surrounding (i.e., the channel length L ₁₎ and the same Can be thick. As a result, the breakdown voltage of the body region 5 facing the bottom surface 13 of the contact trench 11 can be maintained without increasing the channel length L ₁ .

以上、本発明の複数の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、半導体装置１および４１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１および４１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。 Although a plurality of embodiments of the present invention have been described above, the present invention can be implemented in other forms.
For example, a configuration in which the conductivity type of each semiconductor portion of semiconductor devices 1 and 41 is inverted may be employed. That is, in semiconductor devices 1 and 41, the P-type portion may be N-type and the N-type portion may be P-type.

また、図５に示す半導体装置５１のように、ソース領域９は、コンタクトトレンチ１１の深さと略同じ一定の厚さを有し、エピタキシャル層３の表面３１およびコンタクトトレンチ１１の側面１２に沿う断面視略直線形状に形成されていてもよい。この場合、ボディコンタクト領域１０は、その表面がコンタクトトレンチ１１の底面１３の全部を提供していてもよい。 Further, like the semiconductor device 51 shown in FIG. 5, the source region 9 has a constant thickness substantially the same as the depth of the contact trench 11, and a cross section along the surface 31 of the epitaxial layer 3 and the side surface 12 of the contact trench 11. It may be formed in a substantially straight line shape. In this case, the surface of the body contact region 10 may provide the entire bottom surface 13 of the contact trench 11.

また、本発明は、トレンチゲート型ＶＤＭＯＳＦＥＴを備える構成に限らず、ＤＭＯＳＦＥＴ以外の他の種類の電界効果トランジスタ（たとえば、ＩＧＢＴ：Insulated Gate Bipolar Transistor）を備える構成に適用することもできる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 Further, the present invention is not limited to a configuration including a trench gate type VDMOSFET, but can also be applied to a configuration including a field effect transistor (for example, IGBT: Insulated Gate Bipolar Transistor) other than the DMOSFET.
In addition, various design changes can be made within the scope of matters described in the claims.

本発明の第１の実施形態に係る半導体装置の模式的な断面図である。1 is a schematic cross-sectional view of a semiconductor device according to a first embodiment of the present invention. 図１に示す半導体装置の製造方法を説明するための模式的な断面図である。FIG. 7 is a schematic cross-sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 1. 図２Ａの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 2A. 図２Ｂの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 2B. 図２Ｃの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 2C. 図２Ｄの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 2D. 図２Ｅの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 2E. 図２Ｆの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 2F. 図２Ｇの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 2G. 図２Ｈの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 2H. 図２Ｉの次の工程を示す模式的な断面図である。FIG. 2D is a schematic cross-sectional view showing a step subsequent to FIG. 2I. 図２Ｊの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 2J. 図２Ｋの次の工程を示す模式的な断面図である。FIG. 2D is a schematic cross-sectional view showing a step subsequent to FIG. 2K. 図２Ｌの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 2L. 図２Ｍの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 2M. 図２Ｎの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 2N. 本発明の第２の実施形態に係る半導体装置の模式的な断面図である。It is typical sectional drawing of the semiconductor device which concerns on the 2nd Embodiment of this invention. 図３に示す半導体装置の製造方法を説明するための模式的な断面図である。FIG. 4 is a schematic cross sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 3. 図４Ａの次の工程を示す模式的な断面図である。FIG. 4B is a schematic cross-sectional view showing the next step of FIG. 4A. 図４Ｂの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 4B. 図４Ｃの次の工程を示す模式的な断面図である。FIG. 4D is a schematic sectional view showing a step subsequent to FIG. 4C. 図４Ｄの次の工程を示す模式的な断面図である。FIG. 4D is a schematic cross-sectional view showing a step subsequent to FIG. 4D. 図４Ｅの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 4E. 図４Ｆの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 4F. 図４Ｇの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 4G. 図４Ｈの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the process of FIG. 4H. 図４Ｉの次の工程を示す模式的な断面図である。FIG. 4D is a schematic sectional view showing a step subsequent to FIG. 4I. 図４Ｊの次の工程を示す模式的な断面図である。FIG. 4D is a schematic cross-sectional view showing a step subsequent to FIG. 4J. 図４Ｋの次の工程を示す模式的な断面図である。FIG. 4D is a schematic cross-sectional view showing the next step of FIG. 4K. 図４Ｌの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the process following FIG. 4L. 図４Ｍの次の工程を示す模式的な断面図である。FIG. 4D is a schematic cross-sectional view showing a step subsequent to FIG. 4M. 図１に示す半導体装置の変形例を示す模式的な断面図である。FIG. 10 is a schematic cross-sectional view showing a modification of the semiconductor device shown in FIG. 1. 従来のトレンチゲート型ＶＤＭＯＳＦＥＴの模式的な断面図である。It is typical sectional drawing of the conventional trench gate type VDMOSFET.

Explanation of symbols

１半導体装置
３エピタキシャル層（半導体層）
４ドレイン領域
５ボディ領域
６ゲートトレンチ
７ゲート絶縁膜
８ゲート電極
９ソース領域
１０ボディコンタクト領域
１１コンタクトトレンチ
１２側面（コンタクトトレンチの側面）
１３底面（コンタクトトレンチの底面）
１７コンタクトプラグ
３１表面（半導体層の表面）
４０界面（ボディ領域とドレイン領域との界面）
４１半導体装置
５１半導体装置 1 Semiconductor Device 3 Epitaxial Layer (Semiconductor Layer)
4 Drain region 5 Body region 6 Gate trench 7 Gate insulating film 8 Gate electrode 9 Source region 10 Body contact region 11 Contact trench 12 Side surface (side surface of contact trench)
13 Bottom (bottom of contact trench)
17 Contact plug 31 Surface (surface of semiconductor layer)
40 interface (interface between body region and drain region)
41 Semiconductor Device 51 Semiconductor Device

Claims

A semiconductor layer;
A gate trench dug from the surface of the semiconductor layer;
A body region of a first conductivity type formed on a side of the gate trench in the semiconductor layer;
A contact trench formed in the semiconductor layer and spaced from the gate trench;
A source region of a second conductivity type formed along a surface of the semiconductor layer and a side surface of the contact trench, in contact with the body region, and having a constant thickness in a surface layer portion of the semiconductor layer;
A body contact region of a first conductivity type formed in the semiconductor layer, the surface providing at least a portion of the bottom surface of the contact trench and connected to the body region;
A gate electrode embedded with an insulating film interposed in the gate trench;
A semiconductor device comprising a contact plug formed over an inner surface of the contact trench and a surface of the semiconductor layer, and a contact plug for contacting the source region and the body contact region.

The semiconductor device according to claim 1, wherein the source region is formed along a surface of the semiconductor layer and a side surface and a bottom surface of the contact trench.

A drain region of a second conductivity type formed in a base layer portion of the semiconductor layer and in contact with the body region;
3. The semiconductor device according to claim 1, wherein a portion of the interface between the body region and the drain region facing the bottom surface of the contact trench is lowered by one step toward the drain region.

A semiconductor layer;
A gate trench dug from the surface of the semiconductor layer;
A body region of a first conductivity type formed on a side of the gate trench in the semiconductor layer;
A contact trench formed in the semiconductor layer and spaced from the gate trench;
A source region of a second conductivity type formed along a surface of the semiconductor layer and a side surface of the contact trench in a surface layer portion of the semiconductor layer, and in contact with the body region;
A body contact region of a first conductivity type formed in the semiconductor layer, the surface providing at least a portion of the bottom surface of the contact trench and connected to the body region;
A drain region of a second conductivity type formed in a base layer portion of the semiconductor layer and in contact with the body region;
A gate electrode embedded with an insulating film interposed in the gate trench;
A contact plug is formed across the inner surface of the contact trench and the surface of the semiconductor layer, and includes a contact plug for contact with the source region and the body contact region,
The interface between the body region and the drain region is a semiconductor device in which a portion facing the bottom surface of the contact trench is lowered by one step toward the drain region.