JP2010020023A - 映像表示装置および電子機器 - Google Patents

Abstract

【課題】配線レイアウト増を抑えつつ、サブフレーム駆動が可能となる映像表示装置および電子機器を提供することにある。
【解決手段】マトリクス状に複数形成された画素回路ＰＸＬ（１１〜３４）を有する液晶表示装置２０の画素表示領域２１において、データ線ＬＤＴに並行に隣接する２つの画素回路ＰＸＬ１１とＰＸＬ１２、ＰＸＬ２１とＰＸＬ２２、ＰＸＬ３１とＰＸＬ３２によりサブ電位線ＬＳＢ１１が共用され、隣接する２つの画素回路ＰＸＬ１３とＰＸＬ１４、ＰＸＬ２３とＰＸＬ２４、ＰＸＬ３３とＰＸＬ３４によりサブ電位線ＬＳＢ１２が共用されている。
【選択図】図３

Description

本発明は、１フレームを、映像表示用のメインフレームと、映像表示以外の電位を与えるサブフレームとで時間分割する駆動機能をもつ映像表示装置および電子機器に関するものである。

近年、テレビジョンやパーソナルコンピュータ（パソコン）、プロジェクションシステムなどの映像システムにおいて、よりリアリティのある表示をするべく、映像表示システムの高精細化、大型化、高輝度化、高動画特性化が求められている。

この中で、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）型液晶表示装置、フィールドエミッション（Field Emission）型映像表示装置（ＦＥＤ）、有機ＥＬ（Electro-luminescence）型表示装置（Ｏ−ＬＥＤ：Organic-Light Emitting Diode）などのいわゆる直視型の映像表示装置や、プロジェクションシステムの映像素子として用いる高温ポリシリコンＴＦＴ型液晶ディスプレイ素子や、単結晶Ｓｉを用いた反射型液晶ディスプレイ素子などいわゆるマイクロディスプレイなどの大型化、高精細化が進んでいる。

前述の映像表示装置は、いずれも垂直方向に走査する駆動方式を備えており、走査駆動方式は、画素電極への電圧書き込みは行方向のゲート線と列方向のデータ線によって、交点に組み込まれた画素駆動回路の制御によって行われる。
一般的には、表示領域の上下端どちらか任意の場所から1ラインずつあるいは複数ラインずつ順次走査を行う。

液晶表示装置などのいわゆるホールド型映像表示装置の書き込み電圧は、次の書き込みまでの１フレーム間、たとえばフレームレートが６０Ｈｚの場合は約16.7msの間、画素駆動回路内にある補助容量Ｃｓによって保持される。
また、ＦＥＤなどのいわゆるインパルス型表示装置は、一般的に１フレーム期間内において各画素の発光、消光を繰り返す。

上述した映像表示装置の中で、たとえば、反射型液晶マイクロディスプレイ素子は、小型高精細が可能であり、なおかつ高い光利用効率が期待できる映像デバイスとして注目され、実用化されている。
この反射型液晶ディスプレイ映像素子は、一方に透明電極の形成されたガラス基板、もう一方にたとえばＣ-ＭＯＳ半導体回路からなるシリコン基板を駆動素子基板として活用し、これら一対の基板間に液晶を注入したアクティブマトリクス型の反射型液晶表示装置である。

シリコン駆動基板の上には、光の反射と液晶への電圧印加を行うための画素電極が配置されており、この画素電極は一般にはＬＳＩプロセスで用いられているアルミニウムを主成分とした金属材料で構成される。
これらの素子では、対向電極上に設けられた透明電極と画素電極に電圧を加えることで液晶に対して電圧を印加する。このとき、液晶はそれらの電極間の電位差に応じて光学的な特性が変化し、入射した光を変調することで階調表示を行う。

ところで、これらの映像表示装置では近年、動画特性を向上させるため、あるいは画素トランジスタ（Ｔｒ）にプリチャージを行うために、１フレームを映像を表示するメインフレームと、黒挿入あるいはキッキングあるいは画素Ｔｒプリチャージを行うサブフレームとで時間分割する駆動方法が知られている（特許文献１，２，３参照）。

図１は、サブフレーム駆動機能を持つ通常の画素アレイ構造を示す図である。
１画素に対して、一つの補助容量Ｃｓ、２つ（２本）のトランジスタＴｒ１，Ｔｒ２、ゲート線ＬＧＴ１、ＬＧＴ２、データ線ＬＤＴ１，ＬＤＴ２が設けられている。
特開昭６１-２００９１号公報 特開平２-１４１７２５号公報 特開２００４-３１８０７２号公報

１フレームをメインフレームとサブフレームに時間分割する駆動方法を実現する構造は、１画素につき２個の画素Ｔｒを設ける必要があるが、このとき、１画素毎に、各２対のトランジスタＴｒのゲート線とデータ線を独立して設けるとメインフレームを持たない構造の約２倍の配線が必要となり、また、配線レイアウトが煩雑になり実現が困難となる。
このため、配線レイアウトの制約が少ない構造が求められている。

本発明は、配線レイアウト増を抑えつつ、サブフレーム駆動が可能となる映像表示装置および電子機器を提供することにある。

本発明の第１の観点は、１フレームを、映像表示用のメインフレームと、映像表示以外の電位を与えるサブフレームとで時間分割する駆動方式が採用された映像表示装置であって、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、表示すべき映像情報に応じたデータ信号が供給されるメインフレーム用データ線と、上記映像表示以外の電位が与えられるサブ電位部と、上記画素回路のマトリクス配列に対して行毎に配線された第１の制御線と、上記画素回路のマトリクス配列の行配列に対応するように配線された第２の制御線と、を有し、上記各画素回路は、画素電極と、上記画素電極と上記メインフレーム用データ線との間に接続され、上記第１の制御線によりオンオフされるメイン用スイッチングトランジスタと、上記画素電極と上記サブ電位部との間に接続され、上記第２の制御線によりオンオフされるサブ用スイッチングトランジスタと、を含み、上記サブ電位部および上記第２の制御線のうちの少なくとも一方が、隣接する画素回路間で共用されている。

好適には、上記サブ電位部は、上記画素回路のマトリクス配列の列配列に対応するように配線されたサブ電位線として形成され、上記サブ電位線が、上記データ線と並行に隣り合う少なくとも２画素以上の複数画素回路の上記サブ用スイッチングトランジスタにより共用されている。

好適には、上記サブ電位部のサブ電位は、上記画素電極の周辺に形成されるシールド電位であり、上記サブ電位部が、上記データ線と並行に隣り合う少なくとも２画素以上の複数画素回路の上記サブ用スイッチングトランジスタにより共用されている。

好適には、上記サブ電位部は、上記画素回路のマトリクス配列の列配列に対応するように配線されたサブ電位線として形成され、上記サブ電位線が、上記データ線と並行に隣り合う少なくとも２画素以上の複数画素回路の上記サブ用スイッチングトランジスタにより共用され、かつ、上記メインフレーム用データ線と上記画素電極との間に配線されている。

好適には、上記サブ電位部は、上記画素回路のマトリクス配列に対応するように配線されたサブ電位線として形成され、上記サブ電位線が、上記データ線と並行に隣り合う少なくとも２画素以上の複数画素回路の上記サブ用スイッチングトランジスタにより共用され、かつ、上記第１の制御線と上記画素電極との間に配線されている。

好適には、上記第２の制御線が、上記第１の制御線と並行して隣り合う少なくとも２画素回路のサブ用スイッチングトランジスタで共用されている。

本発明の第２の観点は、１フレームを、映像表示用のメインフレームと、映像表示以外の電位を与えるサブフレームとで時間分割する駆動方式が採用された映像表示装置を有する電子機器であって、上記映像表示装置は、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、表示すべき映像情報に応じたデータ信号が供給されるフレーム用データ線と、上記映像表示以外の電位が与えられるサブ電位部と、上記画素回路のマトリクス配列に対して行毎に配線された第１の制御線と、上記画素回路のマトリクス配列の行配列に対応するように配線された第２の制御線と、を有し、上記各画素回路は、画素電極と、上記画素電極と上記フレーム用データ線との間に接続され、上記第１の制御線によりオンオフされるメイン用スイッチングトランジスタと、上記画素電極と上記サブ電位部との間に接続され、上記第２の制御線によりオンオフされるサブ用スイッチングトランジスタと、を含み、上記サブ電位部および上記第２の制御線のうちの少なくとも一方が、隣接する画素回路間で共用されている。

本発明によれば、サブフレーム構造を持つ駆動機能であり、サブフレーム表示を行うトランジスタの一端子の電位がデータ線と並行に隣り合う少なくとも２画素以上の複数画素回路で共通な構造が採用される。この場合、サブフレーム駆動機能を持っても、配線レイアウトは単純に２倍とならず、配線レイアウト増が抑止される。

本発明によれば、配線レイアウト増を抑えつつ、サブフレーム駆動が可能となる。

以下、本発明の実施形態を図面に関連付けて説明する。

以下に、本実施形態に係る液晶表示装置１の構成についてさらに詳細に説明する。

図２は、本実施形態に係るアクティブマトリクス型液晶表示装置の概略構成を示す断面図である。

本実施形態に係る液晶表示装置１０は、図２に示すように、ＴＦＴアレイ基板（アクティブ素子が形成される基板）１１と、ＴＦＴアレイ基板１１に対向配置される対向基板１２とを備えている。
ＴＦＴアレイ基板１１は、たとえば透過型の場合、画素電極１４が設けられている。画素電極１４は、たとえばＩＴＯ膜（インジウム・ティン・オキサイド膜）などの透明導電性薄膜、あるいはアルミニウム等の金属膜により形成される。
対向基板で１２には、前述した全面ＩＴＯ膜（対向電極）１５が前面に設けられている。
ＴＦＴアレイ基板１１と対向基板１２とには、液晶を所定方向に配向させるための図示しない配向膜が形成されており、配向膜が所定間隙で対向するようにシール材１６で貼り合わせた一対の基板間に、たとえば液晶層１３が挟持されている（封入されている）。

そして、本実施形態に係る液晶表示装置１０は、動画特性を向上させるため、あるいは画素トランジスタ（Ｔｒ）にプリチャージを行うために、１フレームを映像を表示するメインフレームと、黒挿入あるいはキッキングあるいは画素Ｔｒのプリチャージを行うサブフレームとで時間分割する駆動方法が採用されている。

以下に説明するように、本実施形態に係る各画素回路は、画素電極と、画素電極とメインフレーム用データ線との間に接続され、第１のゲート線（第１の制御線）によりオンオフされるメイン用スイッチングトランジスタと、画素電極とサブ電位線との間に接続され、第２のゲート線（第２の制御線）によりオンオフされるサブ用スイッチングトランジスタと、画素電極に接続された補助容量と、を含み、サブ電位線および第２のゲート線のうちの少なくとも一方が、隣接する画素間で共用されて、配線レイアウト増を抑えつつ、サブフレーム駆動が可能なように構成されている。

＜第１実施形態＞
図３は、本第１の実施形態に係るアクティブマトリクス型液晶表示装置のアレイ基板（液晶パネル部）における配置例を示す図である。

本第１の実施形態に係る液晶表示装置２０は、図３に示すように、液晶表示装置２０は、複数の画素回路ＰＸＬ１１〜ＰＸＬｍｎがアレイ状に配列された画素表示領域２１、水平駆動回路（ＨＤＲＶ）２２、サブ電位駆動回路（ＳＢＤＲＶ）２３、第１の垂直駆動回路（ＶＤＲＶ１）２４、および第２の垂直駆動回路（ＶＤＲＶ２）２５を含んで形成されている。

なお、画素表示領域２１において、画素回路ＰＸＬはｍ×ｎのマトリクス状に配列されるが、図３においては図面の簡単化のために３（＝ｍ）×４（＝ｎ）のマトリクス状に配列した例を示している。
ずなわち、図３における画素表示領域２１は、１２個の画素回路ＰＸＬ１１〜ＰＸＬ３４が３行４列のマトリクス状に配列されている。
１行目には画素回路ＰＸＬ１１〜ＰＸＬ１４が配列され、２行目には画素回路ＰＸＬ２１〜ＰＸＬ２４が配列され、３行目には画素回路ＰＸＬ３１〜ＰＸＬ３４が配列されている。

図３の画素表示領域２１には、画素回路のマトリクス配列に対して列毎に配線され、表示すべき映像情報に応じたデータ信号が供給されるメインフレーム用データ線ＬＤＴ１１〜ＬＤＴ１４と、画素回路のマトリクス配列の列配列に対応するように配線され、映像表示以外の電位が与えられるサブ電位線ＬＳＢ１１，ＬＳＢ１２と、画素回路のマトリクス配列に対して行毎に配線された第１の制御線としての第１のゲート線ＬＧＴ１１〜ＬＧＴ１３、画素回路のマトリクス配列の行配列に対応するように配線された第２の制御線としての第２のゲート線ＬＧＴ２１〜ＬＧＴ２３とが格子状に配線されている。
そして、各データ線ＬＤＴ１１〜ＬＤＴ１４の一端側が水平駆動回路２２に接続され、サブ電位線ＬＳＢ１１，ＬＳＢ１２の一端側がサブ電位駆動回路２３に接続され、第１のゲート線ＬＧＴ１１〜ＬＧＴ１３の一端側が第１の垂直駆動回路２４に接続され、第２のゲート線ＬＧＴ２１〜ＬＧＴ２３の一端側が第２の垂直駆動回路２５に接続されている。

液晶表示装置２０の画素表示領域２１を構成するマトリクス状に複数形成された画素回路ＰＸＬ（１１〜３４）には、画素電極３１（図２の画素電極１４に相当）と、第１のゲート線ＬＧＴ１１〜ＬＴＧ１４によりスイッチング制御されるＴＦＴにより形成されたメイン用スイッチングトランジスタ３２と、第２のゲート線ＬＧＴ２１，ＬＴＧ２２によりスイッチング制御されるＴＦＴにより形成されたサブ用スイッチングトランジスタ３３と、補助容量（蓄積容量）３４が設けられている。なお、画素電極３１には液晶セルが接続される。

１行目に配列された画素回路ＰＸＬ１１〜ＰＸＬ１４のトランジスタ３２のゲートが同一行に配線された第１のゲート線ＬＧＴ１１に共通に接続されている。
２行目に配列された画素回路ＰＸＬ２１〜ＰＸＬ２４のトランジスタ３２のゲートが同一行に配線された第２のゲート線ＬＧＴ１２に共通に接続されている。
３行目に配列された画素回路ＰＸＬ３１〜ＰＸＬ３４のトランジスタ３２のゲートが同一行に配線された第３のゲート線ＬＧＴ１３に共通に接続されている。

１列目に配列された画素回路ＰＸＬ１１，ＰＸＬ２１，ＰＸＬ３１のトランジスタ３２のソースが同一列に配線されたデータ線ＬＤＴ１１に共通に接続されている。
２列目に配列された画素回路ＰＸＬ１２，ＰＸＬ２２，ＰＸＬ３２のトランジスタ３２のソースが同一列に配線されたデータ線ＬＤＴ１２に共通に接続されている。
３列目に配列された画素回路ＰＸＬ１３，ＰＸＬ２３，ＰＸＬ３３のトランジスタ３２のソースが同一列に配線されたデータ線ＬＤＴ１３に共通に接続されている。
４列目に配列された画素回路ＰＸＬ１４，ＰＸＬ２４，ＰＸＬ３４のトランジスタ３２のソースが同一列に配線されたデータ線ＬＤＴ１４に共通に接続されている。
各画素回路ＰＸＬ１１〜ＰＸＬ３４のトランジスタ３２のドレインは自画素回路の画素電極３１に接続されている。

そして、本第１の実施形態に係るマトリクス状に複数形成された画素回路ＰＸＬ（１１〜３４）を有する液晶表示装置２０の画素表示領域２１において、データ線ＬＤＴに並行に隣接する２つの画素回路ＰＸＬ１１とＰＸＬ１２、ＰＸＬ２１とＰＸＬ２２、ＰＸＬ３１とＰＸＬ３２によりサブ電位線ＬＳＢ１１が共用され、隣接する２つの画素回路ＰＸＬ１３とＰＸＬ１４、ＰＸＬ２３とＰＸＬ２４、ＰＸＬ３３とＰＸＬ３４によりサブ電位線ＬＳＢ１２が共用されている。

具体的には、画素回路ＰＸＬ１１とＰＸＬ１２がサブ電位線ＬＳＢ１１を共用している。すなわち、画素回路ＰＸＬ１１のトランジスタ３３のドレインと隣接する画素回路ＰＸＬ１２のトランジスタ３３のドレインが１つのサブ電位線ＬＳＢ１１に共通に接続されている。また、画素回路ＰＸＬ１１のトランジスタ３３のゲートと隣接する画素回路ＰＸＬ１２のトランジスタ３３のゲートが１つの第２のゲート線ＬＧＴ２１に共通に接続されている。そして、画素回路ＰＸＬ１１，ＰＸＬ１２のトランジスタ３３のソースは自画素回路の画素電極３１に接続されている。

同様に、画素回路ＰＸＬ１３とＰＸＬ１４がサブ電位線ＬＳＢ１２を共用している。すなわち、画素回路ＰＸＬ１３のトランジスタ３３のドレインと隣接する画素回路ＰＸＬ１４のトランジスタ３３のドレインが１つのサブ電位線ＬＳＢ１２に共通に接続されている。また、画素回路ＰＸＬ１３のトランジスタ３３のゲートと隣接する画素回路ＰＸＬ１４のトランジスタ３３のゲートが１つの第２のゲート線ＬＧＴ２１に共通に接続されている。そして、画素回路ＰＸＬ１３，ＰＸＬ１４のトランジスタ３３のソースは自画素回路の画素電極３１に接続されている。

画素回路ＰＸＬ２１とＰＸＬ２２がサブ電位線ＬＳＢ１１を共用している。すなわち、画素回路ＰＸＬ２１のトランジスタ３３のドレインと隣接する画素回路ＰＸＬ２２のトランジスタ３３のドレインが１つのサブ電位線ＬＳＢ１１に共通に接続されている。また、画素回路ＰＸＬ２１のトランジスタ３３のゲートと隣接する画素回路ＰＸＬ２２のトランジスタ３３のゲートが１つの第２のゲート線ＬＧＴ２２に共通に接続されている。そして、画素回路ＰＸＬ２１，ＰＸＬ２２のトランジスタ３３のソースは自画素回路の画素電極３１に接続されている。

画素回路ＰＸＬ２３とＰＸＬ２４がサブ電位線ＬＳＢ１２を共用している。すなわち、画素回路ＰＸＬ２３のトランジスタ３３のドレインと隣接する画素回路ＰＸＬ２４のトランジスタ３３のドレインが１つのサブ電位線ＬＳＢ１２に共通に接続されている。また、画素回路ＰＸＬ２３のトランジスタ３３のゲートと隣接する画素回路ＰＸＬ２４のトランジスタ３３のゲートが１つの第２のゲート線ＬＧＴ２２に共通に接続されている。そして、画素回路ＰＸＬ２３，ＰＸＬ２４のトランジスタ３３のソースは自画素回路の画素電極３１に接続されている。

画素回路ＰＸＬ３１とＰＸＬ３２がサブ電位線ＬＳＢ１１を共用している。すなわち、画素回路ＰＸＬ３１のトランジスタ３３のドレインと隣接する画素回路ＰＸＬ３２のトランジスタ３３のドレインが１つのサブ電位線ＬＳＢ１１に共通に接続されている。また、画素回路ＰＸＬ３１のトランジスタ３３のゲートと隣接する画素回路ＰＸＬ３２のトランジスタ３３のゲートが１つの第２のゲート線ＬＧＴ２３に共通に接続されている。そして、画素回路ＰＸＬ３１，ＰＸＬ３２のトランジスタ３３のソースは自画素回路の画素電極３１に接続されている。

画素回路ＰＸＬ３３とＰＸＬ３４がサブ電位線ＬＳＢ１２を共用している。すなわち、画素回路ＰＸＬ３３のトランジスタ３３のドレインと隣接する画素回路ＰＸＬ３４のトランジスタ３３のドレインが１つのサブ電位線ＬＳＢ１２に共通に接続されている。また、画素回路ＰＸＬ３３のトランジスタ３３のゲートと隣接する画素回路ＰＸＬ３４のトランジスタ３３のゲートが１つの第２のゲート線ＬＧＴ２３に共通に接続されている。そして、画素回路ＰＸＬ３３，ＰＸＬ３４のトランジスタ３３のソースは自画素回路の画素電極３１に接続されている。

このように、本第１の実施形態においては、サブフレーム構造を持つ駆動構成であり、サブフレーム電位表示を行うトランジスタ３３のドレイン電位がデータ線と並行に隣り合う少なくとも２画素以上の複数画素で共通な構成が採用されている。
この場合、サブフレーム駆動機能を持っても、配線レイアウトは単純に２倍とならず、配線レイアウト増を抑えつつ、サブフレーム駆動が可能となる。

なお、本第１の実施形態においては、サブ電位線および第２のゲート線、特にサブ電位線の共用化を容易にするために、同一行の奇数列に配置される画素回路と、偶数列に配列された画素回路との隣接する２つの画素回路を、列方向の軸に対称な配置とした、いわゆるミラー型回路配置とし構成している。

液晶表示装置２０においては、メインフレーム駆動の場合、水平駆動回路２２によりデータ線ＬＤＴ１１〜ＬＤＴ１４に画素電極部に書き込む映像信号（画素信号）が供給される。また、第１の垂直駆動回路２４により選択的に駆動される第１のゲート線ＬＧＴ１１〜ＬＧＴ１３に所定のタイミングで走査パルスが印加される。
これにより、スイッチング素子であるトランジスタ３２が一定時間だけオンし、データ線ＬＤＴ１１〜ＬＤＴ１４から映像信号が所望の画素回路に書き込まれる。

画素電極３１を介して液晶に書き込まれた所定レベルの映像信号（画素信号）は、対向基板１２に形成された対向電極との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。
ノーマリホワイト表示であれば、印加された電圧に応じて入射光がこの液晶部分を通過可能とされ、全体として液晶表示装置から画素信号に応じたコントラストを持つ光が出射する。
ここで、保持された画素信号がリークされるのを防ぐために、画素電極と対向電極との間に形成される液晶容量と並列に補助容量（蓄積容量）３０を付加してある。これにより、保持特性はさらに改善され、コントラスト比の高い液晶表示装置が実現できる。
また、このような保持容量（蓄積容量）３０を形成するために、抵抗化されたコモン配線が設けられる。

また、メインフレーム期間外におけるサブフレーム動作においては、サブ電位駆動回路２４によりサブ電位線ＬＳＢ１１，ＬＳＢ１２が所定の電位、たとえば接地電位に設定される。
また、第２の垂直駆動回路２５により選択的に駆動される第２のゲート線ＬＧＴ２１〜ＬＧＴ２３に所定のタイミングで走査パルスが印加される。
これにより、スイッチング素子であるトランジスタ３３が一定時間だけオンし、サブ電位線ＬＳＢ１１，ＬＳＢ１２の所定の電位が画素電極３１に伝達される。

＜第２実施形態＞
図４は、本第２の実施形態に係るアクティブマトリクス型液晶表示装置のアレイ基板（液晶パネル部）における配置例を示す図である。

本第２の実施形態に係る液晶表示装置２０Ａが、上述した第１の実施形態に係る液晶表示装置２０と異なる点は、データ線に並行に隣接する２つの画素回路によりサブ電位線は共用せずに、第１のゲート線と並行して隣り合う少なくとも２つの画素で第２のゲート線を共用するようにしたことにある。

具体的には、画素回路ＰＸＬ１１とＰＸＬ２１が第２のゲート線ＬＧＴ２１を共用している。すなわち、画素回路ＰＸＬ１１のトランジスタ３３のゲートと隣接する画素回路ＰＸＬ２１のトランジスタ３３のゲートが１つの第２のゲート線ＬＧＴ２１に共通に接続されている。また、画素回路ＰＸＬ１１のトランジスタ３３のドレインと隣接する画素回路ＰＸＬ２１のトランジスタ３３のドレインはサブ電位線ＬＳＢ１１に共通に接続されている。そして、画素回路ＰＸＬ１１，ＰＸＬ２１のトランジスタ３３のソースは自画素回路の画素電極３１に接続されている。

同様に、画素回路ＰＸＬ１２とＰＸＬ２２が第２のゲート線ＬＧＴ２１を共用している。すなわち、画素回路ＰＸＬ１２のトランジスタ３３のゲートと隣接する画素回路ＰＸＬ２２のトランジスタ３３のゲートが１つの第２のゲート線ＬＧＴ２１に共通に接続されている。また、画素回路ＰＸＬ１２のトランジスタ３３のドレインと隣接する画素回路ＰＸＬ２２のトランジスタ３３のドレインはサブ電位線ＬＳＢ１２に共通に接続されている。そして、画素回路ＰＸＬ１２，ＰＸＬ２２のトランジスタ３３のソースは自画素回路の画素電極３１に接続されている。

画素回路ＰＸＬ１３とＰＸＬ２３が第２のゲート線ＬＧＴ２１を共用している。すなわち、画素回路ＰＸＬ１３のトランジスタ３３のゲートと隣接する画素回路ＰＸＬ２３のトランジスタ３３のゲートが１つの第２のゲート線ＬＧＴ２１に共通に接続されている。また、画素回路ＰＸＬ１３のトランジスタ３３のドレインと隣接する画素回路ＰＸＬ２３のトランジスタ３３のドレインはサブ電位線ＬＳＢ１３に共通に接続されている。そして、画素回路ＰＸＬ１３，ＰＸＬ２３のトランジスタ３３のソースは自画素回路の画素電極３１に接続されている。

画素回路ＰＸＬ１４とＰＸＬ２４が第２のゲート線ＬＧＴ２１を共用している。すなわち、画素回路ＰＸＬ１４のトランジスタ３３のゲートと隣接する画素回路ＰＸＬ２４のトランジスタ３３のゲートが１つの第２のゲート線ＬＧＴ２１に共通に接続されている。また、画素回路ＰＸＬ１４のトランジスタ３３のドレインと隣接する画素回路ＰＸＬ２４のトランジスタ３３のドレインはサブ電位線ＬＳＢ１４に共通に接続されている。そして、画素回路ＰＸＬ１４，ＰＸＬ２４のトランジスタ３３のソースは自画素回路の画素電極３１に接続されている。

第２のゲート線ＬＧＴ２２についても同様に共用される。

この場合も、サブフレーム駆動機能を持っても、配線レイアウトは単純に２倍とならず、配線レイアウト増を抑えつつ、サブフレーム駆動が可能となる。

＜第３実施形態＞
図５は、本第３の実施形態に係るアクティブマトリクス型液晶表示装置のアレイ基板（液晶パネル部）における配置例を示す図である。

本第３の実施形態に係る液晶表示装置２０Ｂは、上述した第１および第２の実施形態に係る液晶表示装置２０，２０Ｂを組み合わせたような構成、すなわち、データ線に並行に隣接する２つの画素回路により、サブ電位線ＬＳＢ１１，ＬＳＢ１２が共用され、かつ、データ線に並行に隣接する２つの画素回路および第１のゲート線と並行して隣り合う２つの画素回路の４画素回路で第２のゲート線が共用されている。

具体的には、画素回路ＰＸＬ１１とＰＸＬ１２とＰＸＬ２１とＰＸＬ２２がサブ電位線ＬＳＢ１１と第２のゲート線ＬＧＴ２１を共用している。すなわち、画素回路ＰＸＬ１１のトランジスタ３３のドレインと画素回路ＰＸＬ１２のトランジスタ３３のドレインと画素回路ＰＸＬ２１のトランジスタ３３のドレインと画素回路ＰＸＬ２２のトランジスタ３３のドレインが１つのサブ電位線ＬＳＢ１１に共通に接続されている。
また、画素回路ＰＸＬ１１のトランジスタ３３のゲートと画素回路ＰＸＬ１２のトランジスタ３３のゲートと画素回路ＰＸＬ２１のトランジスタのゲートと画素回路ＰＸＬ２２のトランジスタ３３のゲートが１つの第２のゲート線ＬＧＴ２１に共通に接続されている。そして、画素回路ＰＸＬ１１，ＰＸＬ１２，ＰＸＬ２１，ＰＸＬ２２のトランジスタ３３のソースは自画素回路の画素電極３１に接続されている。

同様に、画素回路ＰＸＬ１３とＰＸＬ１４とＰＸＬ２３とＰＸＬ２４がサブ電位線ＬＳＢ１２と第２のゲート線ＬＧＴ２１を共用している。すなわち、画素回路ＰＸＬ１３のトランジスタ３３のドレインと画素回路ＰＸＬ１４のトランジスタ３３のドレインと画素回路ＰＸＬ２３のトランジスタ３３のドレインと画素回路ＰＸＬ２４のトランジスタ３３のドレインが１つのサブ電位線ＬＳＢ１２に共通に接続されている。
また、画素回路ＰＸＬ１３のトランジスタ３３のゲートと画素回路ＰＸＬ１４のトランジスタ３３のゲートと画素回路ＰＸＬ２３のトランジスタのゲートと画素回路ＰＸＬ２４のトランジスタ３３のゲートが１つの第２のゲート線ＬＧＴ２１に共通に接続されている。そして、画素回路ＰＸＬ１３，ＰＸＬ１４，ＰＸＬ２３，ＰＸＬ２４のトランジスタ３３のソースは自画素回路の画素電極３１に接続されている。

第２のゲート線ＬＧＴ２２についても同様に共用される。

この場合も、サブフレーム駆動機能を持っても、通常の画素回路と比べて配線レイアウトはほとんど増えず、配線レイアウト増を抑えつつ、サブフレーム駆動が可能となる。

＜第４実施形態＞
図６は、本第４の実施形態に係るアクティブマトリクス型液晶表示装置の画素表示領域のパターンレイアウトを模式的に示す図である。

本第４の実施形態に係る液晶表示装置２０Ｃは、サブフレーム表示を行うためのトランジスタ３３のドレイン電位がデータ線と並行に隣り合う少なくとも２画素以上の複数画素で共通であり、かつこのドレイン電位が画素電位の周辺のシールド電位部、たとえば周辺の配線電位４０である構造を有している。
この場合、サブフレーム駆動機能を持っても、配線レイアウトはほとんど増えない。

＜第５実施形態＞
図７は、本第５の実施形態に係るアクティブマトリクス型液晶表示装置の画素表示領域のパターンレイアウトを模式的に示す図である。

本第５の実施形態に係る液晶表示装置２０Ｄは、サブフレーム表示を行うためのトランジスタのドレイン電位を設定するためのサブ電位線ＬＳＢがメインフレーム用データ線ＬＤＴと並行に隣り合う少なくとも２画素以上の複数画素で共通であり、かつこのドレイン電位が設定されるサブ電位線ＬＳＢが画素電極３１とメインフレーム用データ線ＬＤＴ間に配線されている構造を有している。
この場合もサブフレーム駆動機能を持っても、配線レイアウトはほとんど増えない。

＜第６実施形態＞
図８は、本第６の実施形態に係るアクティブマトリクス型液晶表示装置の画素表示領域のパターンレイアウトを模式的に示す図である。

本第５の実施形態に係る液晶表示装置２０Ｅは、サブフレーム表示を行うためのトランジスタのドレイン電位を設定するためのサブ電位線ＬＳＢがメインフレーム用データ線ＬＤＴと並行に隣り合う少なくとも２画素以上の複数画素で共通であり、かつこのドレイン電位が設定されるサブ電位線ＬＳＢが画素電極３１とメインフレーム用第１のゲート線ＬＧＴ１１、・・・との間に配線されている構造を有している。
この場合も、サブフレーム駆動機能を持っても、配線レイアウトはほとんど増えない。

以上説明したように、本実施形態によれば、データ線と並行に隣り合う複数画素で共通である構造の場合、あるいはサブフレーム表示動作を行うためのトランジスタ３３のゲート電位が、メインフレーム用第１のゲート線と並行して隣り合う複数画素で共通である構造の場合、配線を共通化できるため、レイアウトの自由度が増す。
さらに、サブフレーム表示用トランジスタ３３のドレイン電位を設定するためのサブ電位線ＬＳＢがデータ線ＬＤＴと並行に隣り合う複数画素で共通であり、かつこのドレイン電位が設定されるサブ電位線ＬＳＢが画素電極３１の周辺のシールド電位である構造の場合、あるいはサブフレーム表示を行うためのトランジスタ３３のドレイン電位が設定されるメインフレーム用データ線ＬＤＴと並行に隣り合う少なくとも２画素以上の複数画素で共通であり、かつこのドレイン電位が設定されるサブ電位線ＬＳＢが画素電極３１とメインフレーム用第１のゲート線間に配線されている構造の場合、あるいはサブフレーム表示を行うためのトランジスタのドレイン電位が設定されるサブ電位線ＬＳＢがメインフレーム用データ線ＬＤＴと並行に隣り合う少なくとも２画素以上の複数画素で共通であり、かつこのドレイン電位が設定せれるサブ電位線ＬＳＢが画素電位とメインフレーム用データ線との間に配線されている構造の場合、サブフレーム駆動がなくても必要な配線をサブフレーム用トランジスタ３３のドレイン電位に使用するため、サブフレーム駆動がない構造の配線をほぼ保ったまま、サブフレーム駆動機能を実現できる。

このように、本実施形態によれば、サブフレーム駆動機能を持つ構造であっても、配線レイアウトの自由度を従来例に比べて高めることができる。
また、本発明は反射型液晶表示装置以外にも、ＴＦＴ型液晶表示装置、ＦＥＤ、ＯＬＥＤ、等全ての走査型アナログ変調映像表示装置に対して有効である。

以上説明した本実施形態に係る表示装置は、図９〜図１３に示す様々な電子機器、たとえば、テレビジョン、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなど、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
以下に、本実施形態が適用される電子機器の一例について説明する。

図９は、本実施形態が適用されるテレビジョンを示す斜視図である。
本適用例に係るテレビジョン１００は、フロントパネル１２０やフィルタガラス１３０等から構成される映像表示画面部１１０を含み、その映像表示画面部１１０として本実施形態に係る表示装置を用いることにより作製される。

図１０は、本実施形態が適用されるデジタルカメラを示す斜視図であり、図１０（Ａ）は表側から見た斜視図、図１０（Ｂ）は裏側から見た斜視図である。
本適用例に係るデジタルカメラ１００Ａは、フラッシュ用の発光部１１１、表示部１１２、メニュースイッチ１１３、シャッターボタン１１４等を含み、その表示部１１２として本実施形態に係る表示装置を用いることにより作製される。

図１１は、本実施形態が適用されるノート型パーソナルコンピュータを示す斜視図である。
本適用例に係るノート型パーソナルコンピュータ１００Ｂは、本体１２１に、文字等を入力するとき操作されるキーボード１２２、画像を表示する表示部１２３等を含み、その表示部１２３として本実施形態に係る表示装置を用いることにより作製される。

図１２は、本実施形態が適用されるビデオカメラを示す斜視図である。
本適用例に係るビデオカメラ１００Ｃは、本体部１３１、前方を向いた側面に被写体撮影用のレンズ１３２、撮影時のスタート／ストップスイッチ１３３、表示部１３４等を含み、その表示部１３４として本実施形態に係る表示装置を用いることにより作製される。

図１３は、本実施形態が適用される携帯端末装置、たとえば携帯電話機を示す図であり、図１３（Ａ）は開いた状態での正面図、図１３（Ｂ）はその側面図、図１３（Ｃ）は閉じた状態での正面図、図１３（Ｄ）は左側面図、図１３（Ｅ）は右側面図、図１３（Ｆ）は上面図、図１３（Ｇ）は下面図である。
本適用例に係る携帯電話機１００Ｄは、上側筐体１４１、下側筐体１４２、連結部（ここではヒンジ部）１４３、ディスプレイ１４４、サブディスプレイ１４５、ピクチャーライト１４６、カメラ１４７等を含み、そのディスプレイ１４４やサブディスプレイ１４５として本実施形態に係る表示装置を用いることにより作製される。

サブフレーム駆動機能を持つ通常の画素アレイ構造を示す図である。 本実施形態に係るアクティブマトリクス型液晶表示装置の概略構成を示す断面図である。 本第１の実施形態に係るアクティブマトリクス型液晶表示装置のアレイ基板（液晶パネル部）における配置例を示す図である。 本第２の実施形態に係るアクティブマトリクス型液晶表示装置のアレイ基板（液晶パネル部）における配置例を示す図である。 本第３の実施形態に係るアクティブマトリクス型液晶表示装置のアレイ基板（液晶パネル部）における配置例を示す図である。 本第４の実施形態に係るアクティブマトリクス型液晶表示装置の画素表示領域のパターンレイアウトを模式的に示す図である。 本第５の実施形態に係るアクティブマトリクス型液晶表示装置の画素表示領域のパターンレイアウトを模式的に示す図である。 本第６の実施形態に係るアクティブマトリクス型液晶表示装置の画素表示領域のパターンレイアウトを模式的に示す図である。 本実施形態が適用されるテレビを示す斜視図である。 本実施形態が適用されるデジタルカメラを示す斜視図である。 本実施形態が適用されるノート型パーソナルコンピュータを示す斜視図である。 本実施形態が適用されるビデオカメラを示す斜視図である。 本実施形態が適用される携帯端末装置、たとえば携帯電話機を示す図である。

符号の説明

１０，２０，２０Ａ〜２０Ｅ・・・液晶表示装置、２１・・・画素表示領域、２２・・・水平駆動回路（ＨＤＲＶ）、２３・・・サブ電位駆動回路（ＳＢＤＲＶ）、２４・・・第１の垂直駆動回路（ＶＤＲＶ１）、２５・・・第２の垂直駆動回路（ＶＤＲＶ２）２５、ＬＤＴ１１〜ＬＤＴ１４・・・メインフレーム用データ線、ＬＳＢ１１，ＬＳＢ１２，ＬＳＢ１３，ＬＳＢ１４・・・サブ電位線、ＬＧＴ１１〜ＬＧＴ１３・・・第１のゲート線（第１の制御線）、ＬＧＴ２１，ＬＧＴ２２，ＬＧＴ２３・・・第２のゲート線（第２の制御線）、３１・・・画素電極、３２・・・メイン用スイッチングトランジスタ、３３・・・サブ用スイッチングトランジスタ、３４・・・補助容量（蓄積容量）、ＰＸＬ１１〜ＰＸＬ３４・・・画素回路。

Claims (7)

1. １フレームを、映像表示用のメインフレームと、映像表示以外の電位を与えるサブフレームとで時間分割する駆動方式が採用された映像表示装置であって、
   マトリクス状に複数配列された画素回路と、
   上記画素回路のマトリクス配列に対して列毎に配線され、表示すべき映像情報に応じたデータ信号が供給されるメインフレーム用データ線と、
   上記映像表示以外の電位が与えられるサブ電位部と、
   上記画素回路のマトリクス配列に対して行毎に配線された第１の制御線と、
   上記画素回路のマトリクス配列の行配列に対応するように配線された第２の制御線と、を有し、
   上記各画素回路は、
   画素電極と、
   上記画素電極と上記メインフレーム用データ線との間に接続され、上記第１の制御線によりオンオフされるメイン用スイッチングトランジスタと、
   上記画素電極と上記サブ電位部との間に接続され、上記第２の制御線によりオンオフされるサブ用スイッチングトランジスタと、を含み、
   上記サブ電位部および上記第２の制御線のうちの少なくとも一方が、隣接する画素回路間で共用されている
   映像表示装置。
2. 上記サブ電位部は、
   上記画素回路のマトリクス配列の列配列に対応するように配線されたサブ電位線として形成され、
   上記サブ電位線が、上記データ線と並行に隣り合う少なくとも２画素以上の複数画素回路の上記サブ用スイッチングトランジスタにより共用されている
   請求項１記載の映像表示装置。
3. 上記サブ電位部のサブ電位は、
   上記画素電極の周辺に形成されるシールド電位であり、
   上記サブ電位部が、上記データ線と並行に隣り合う少なくとも２画素以上の複数画素回路の上記サブ用スイッチングトランジスタにより共用されている
   請求項１記載の映像表示装置。
4. 上記サブ電位部は、
   上記画素回路のマトリクス配列の列配列に対応するように配線されたサブ電位線として形成され、
   上記サブ電位線が、上記データ線と並行に隣り合う少なくとも２画素以上の複数画素回路の上記サブ用スイッチングトランジスタにより共用され、かつ、上記メインフレーム用データ線と上記画素電極との間に配線されている
   請求項１記載の映像表示装置。
5. 上記サブ電位部は、
   上記画素回路のマトリクス配列に対応するように配線されたサブ電位線として形成され、
   上記サブ電位線が、上記データ線と並行に隣り合う少なくとも２画素以上の複数画素回路の上記サブ用スイッチングトランジスタにより共用され、かつ、上記第１の制御線と上記画素電極との間に配線されている
   請求項１記載の映像表示装置。
6. 上記第２の制御線が、
   上記第１の制御線と並行して隣り合う少なくとも２画素回路のサブ用スイッチングトランジスタで共用されている
   請求項１記載の映像表示装置。
7. １フレームを、映像表示用のメインフレームと、映像表示以外の電位を与えるサブフレームとで時間分割する駆動方式が採用された映像表示装置を有する電子機器であって、
   上記映像表示装置は、
   マトリクス状に複数配列された画素回路と、
   上記画素回路のマトリクス配列に対して列毎に配線され、表示すべき映像情報に応じたデータ信号が供給されるメインフレーム用データ線と、
   上記映像表示以外の電位が与えられるサブ電位部と、
   上記画素回路のマトリクス配列に対して行毎に配線された第１の制御線と、
   上記画素回路のマトリクス配列の行配列に対応するように配線された第２の制御線と、を有し、
   上記各画素回路は、
   画素電極と、
   上記画素電極と上記メインフレーム用データ線との間に接続され、上記第１の制御線によりオンオフされるメイン用スイッチングトランジスタと、
   上記画素電極と上記サブ電位部との間に接続され、上記第２の制御線によりオンオフされるサブ用スイッチングトランジスタと、を含み、
   上記サブ電位部および上記第２の制御線のうちの少なくとも一方が、隣接する画素回路間で共用されている
   電子機器。

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