JP2010008907A - アクティブマトリックス型表示装置及びその駆動方法 - Google Patents

Abstract

【課題】積層構造のＥＬ素子をトランジスタを用いて駆動するアクティブマトリックス型表示装置の駆動に適した回路構成を提供する。
【解決手段】複数の走査線と、複数のデータ線と、複数の画素を備え、
画素は、共通端子に接続された、流れる電流の方向が異なる２つの発光素子と、複数の駆動回路とを含み、複数の駆動回路は、
第１容量と、第１容量の電圧に応じて共通端子から発光素子に向かう方向の電流を発生するＰ型駆動トランジスタとを備えた第１駆動回路と、
第２容量と、第２容量の電圧に応じて発光素子から共通端子に向かう方向の電流を発生するＮ型駆動トランジスタとを備えた第２駆動回路とを含み、
走査線の走査信号によって制御されて、データ線の映像信号が第１と第２容量にそれぞれ保持され、第１容量の保持信号に基いて第１駆動回路が一方の発光素子に電流を供給し、第２容量の保持信号に基いて第２駆動回路が他方の発光素子に電流を供給する。
【選択図】図１

Description

本発明は、電流を注入して発光するエレクトロルミネッセンス素子(以後ＥＬ素子と言う)を画像表示に使用したアクティブマトリックス型表示装置に関するものである。

ＥＬ素子を駆動するアクティブマトリックス型の表示装置について、個別に駆動できる少なくとも２つのＥＬ素子を基板上に積層させ発光させる構成の表示装置がある。

特許文献１には、1画素を並列に配置した複数のサブピクセルで構成し、複数のサブピクセルは各々が異なる色の有機層を複数積層させて構成している。具体的には、１画素ＰＸを第１サブピクセルＰ１と第２サブピクセルＰ２とで構成する。特許文献１の図１に示すように、第１サブピクセルＰ１は、第１の色に発光する第１発光層を含む第１有機層（Ｒ有機層）１１と、第２の色に発光する第２発光層を含む第２有機層（Ｂ有機層）１３とが積層されて構成する。第２サブピクセルＰ２は、第３の色に発光する第３発光層を含む第３有機層（Ｇ有機層）１２と、第２有機層（Ｂ有機層）１３とが積層されて構成されている。そして各共通電極に対し、交流信号を印加することにより、複数のＥＬ素子を発光−消灯を交互に繰り返すことで所望の色の光を得ている。こうすることで、寿命の短い第２有機層（Ｂ有機層）の面積を２倍として、第２有機層の輝度を半分にして寿命を延ばすことを可能としている。
特開2005-174639号公報

従来提案されている積層されたＥＬ素子の駆動方法は、各層の電極間に輝度信号に応じた電圧を与えて駆動する電圧駆動方式である。電圧駆動方式の駆動回路は、従来の駆動回路を直列につないで積層する電極にそのまま接続すればよい。

しかし、ＥＬ素子電極間の電圧を制御して駆動する方式では、ＥＬ素子の電圧電流特性のばらつきや経時的な劣化による電流変化があると、同じ輝度信号でもＥＬ素子には異なる電流が流れ、輝度が精確にコントロールできない。

これに対し、ＥＬ素子に流れる電流をコントロールする電流駆動方式は、輝度信号に応じてＥＬ素子に流す電流が決まるので、ＥＬ素子の電圧電流特性のばらつきや経時的な劣化による電流変化があっても、電流と輝度の関係が一定している限り、輝度には影響がない。積層されていない通常のＥＬ素子の電流駆動回路は、ＥＬ素子に流す電流方向が決まっているので、一方向の電流発生回路があればよい。

しかし、積層されたＥＬ素子では、上下の２つのＥＬ素子の間に位置する電極には、上下のＥＬ素子の輝度に応じて異なる向きに電流を供給しなければならず、従来の一方向の電流発生回路をそのまま用いることは困難であった。本発明の目的は、積層構造のＥＬ素子をトランジスタを用いて駆動するアクティブマトリックス型表示装置の電流駆動に適した駆動回路と駆動方法を提供することにある。

本発明のアクティブマトリックス型表示装置は、複数の走査線と、前記走査線に交差する複数のデータ線と、前記走査線と前記データ線の交差する位置に配置された複数の画素を備え、
前記画素は、共通端子に接続された、流れる電流の方向が異なる２つの発光素子と、前記共通端子に接続された複数の駆動回路とを含んで構成されたアクティブマトリックス型表示装置であって、
前記複数の駆動回路は、
第１の容量と、前記第１の容量の電圧に応じて前記共通端子から前記発光素子に向かう方向の電流を発生するＰ型の駆動トランジスタとを備えた第１の駆動回路と、
第２の容量と、前記第２の容量の電圧に応じて前記発光素子から前記共通端子に向かう方向の電流を発生するＮ型の駆動トランジスタとを備えた第２の駆動回路とを含み、
前記走査線の走査信号によって制御されて、前記データ線の映像信号が前記第１と第２の容量にそれぞれ保持され、前記第１の容量に保持された映像信号に基いて前記第１の駆動回路が前記２つの発光素子の一方に電流を供給し、前記第２の容量に保持された映像信号に基いて前記第２の駆動回路が前記２つの発光素子の他方に電流を供給することを特徴とする。

また本発明のアクティブマトリックス型表示装置の駆動方法は、マトリックス状に配置された複数の画素を備え、
各画素は、共通端子に並列に接続された、流れる電流の方向が異なる２つの発光素子と、前記共通端子に接続され、前記複数の発光素子をそれぞれ駆動する複数の駆動回路とを有し、
前記複数の駆動回路は前記複数の画素の画素行ごとに走査され、
前記複数の駆動回路は前記発光素子を駆動する複数の駆動トランジスタを有し、前記複数の駆動トランジスタは、一方向に電流が流れる発光素子を駆動するＰ型の駆動トランジスタと、逆方向に電流が流れる発光素子を駆動するＮ型の駆動トランジスタとを含み、
前記複数の駆動回路は、前記複数の駆動トランジスタの制御電極にそれぞれに接続される複数の容量を有してなるアクティブマトリックス型表示装置の駆動方法において、
前記Ｐ型の駆動トランジスタにより駆動される第１の発光素子が発光する第１発光期間と、
前記Ｎ型の駆動トランジスタにより駆動される第２の発光素子が発光する第２発光期間と、
前記第１及び前記第２発光期間の前に、前記Ｐ型の駆動トランジスタの制御電極に接続される前記容量と、前記Ｎ型の駆動トランジスタの制御電極に接続される前記容量とに、前記第１及び第２発光期間内に発光素子に流れる電流を規定する制御電位を保持するプログラム期間と、
を有することを特徴とする。

本発明によれば、積層構造のＥＬ素子を駆動するアクティブマトリックス方式に関し、プログラミング動作、発光動作に至るまで品質の高い駆動を行うことが出来る。

また、複数のＥＬ素子を時分割で発光させる駆動方式では、発光期間前のプログラミング期間を時分割するとメモリを多く使用することになるが、本発明ではプログラミングを同一期間内で行うことでメモリの数を削減できる。

以下、本発明の実施の形態について図面を用いて詳細に説明する。

（第１の実施形態）
本実施形態のＥＬ素子を用いたアクティブマトリックス型の表示装置の構成例を図１２に示す。

ｍ列ｎ行（ｍ、ｎは自然数を示す）のマトリックス状に配置された画素１０には、ＥＬ素子とそれを駆動する画素回路が配置されている。行方向に共通な走査線１１_１〜１１_ｎ及び、列方向に共通なデータ線１２_１〜１２_ｍが各画素に接続されている。各画素は走査線とデータ線の交差する位置に配置される。走査線１１_１〜１１_ｎの走査により、データ線１２_１〜１２_ｍの表示情報=映像信号が行ごとに画素回路に順次取り込まれ、画素回路は取り込んだ表示情報に応じた電流によりＥＬを駆動し発光させる。

図１３は本実施形態における積層したＥＬ素子の模式的断面図を示したものである。

ＥＬ素子２６とＥＬ素子２７の２層を積層し、これを、上、中央、下の３電極で挟んだ構造にしている。上電極（ＥＬ素子２７のアノード電極）及び下電極（ＥＬ素子２６のカソード電極）をともに電源線３０Ｖｃに接続し、中央電極（ＥＬ素子２７のカソード電極及びＥＬ素子２６のアノード電極）を共通端子となるタップ２１に接続し、２つの駆動回路２３，２４に接続している。ＥＬ素子２６に流れる電流とＥＬ素子２７に流れる電流はともに積層方向に対して下向きであって、電源線３０と共通端子となるタップ２１の間の電流としては逆方向になる。本実施形態では、積層されたＥＬ素子２６とＥＬ素子２７、駆動回路２３，２４とが一つの画素を構成する。以下、１つの画素の２つの駆動回路２３、２４をまとめて画素回路という。なお、駆動回路２３は第１の駆動回路、駆動回路２４は第２の駆動回路に対応する。容量Ｃ１Ｒは第１の容量、容量Ｃ１Ｂは第２の容量に対応する。

図１は本発明によるアクティブマトリックス型表示装置の第１の実施形態の画素の回路構成図である。

図１におけるＥＬ素子２６，２７および２８，２９は、図１３の断面図で示した積層ＥＬ素子を２つ並べたものである。以下、ＥＬ素子２６は赤色の光を発光し、ＥＬ素子２８は緑色の光を発光し、ＥＬ素子２７，２９は同色の青色の光を発光するものとして説明する。しかし、各層の発光色はこれに限らず、４つの発光素子でＲＧＢの３原色を出すように構成されていれば、どのような配置であってもよい。

ＥＬ素子２６，２７は共通端子となるタップ２１を通して画素回路２３，２４のスイッチＱ３Ｒ、Ｑ３Ｂ１と接続されている。同様に、ＥＬ素子２８，２９はもう１つの共通端子となるタップ２２を通して画素回路２４，２５のスイッチＱ３Ｂ２、Ｑ３Ｇと接続されている。

ＥＬ素子２６，２７と、画素回路２３，２４とは一つの画素を構成する。また、ＥＬ素子２８，２９と、画素回路２４，２５とは、隣接する他の画素を構成する。

本実施形態では、隣接する画素が駆動回路２４を共有している。駆動回路２４は共有化され、発光素子２７，２９に電流を流すように駆動トランジスタＱ１Ｂが駆動する。各発光素子２７，２９には駆動トランジスタＱ１Ｂを流れる電流のほぼ半分の電流がそれぞれ流れる。なお、駆動回路を共有せず、発光素子２７，２９ごとに別の駆動回路を設けてもよい。またＥＬ素子２６，２７、ＥＬ素子２８，２９は、それぞれ共通端子２１と２２に並列に接続され、発光のための電流方向が逆の２つのＥＬ素子であればよく、必ずしも積層構造でなくともよい。

駆動回路２３は、スイッチＱ３Ｒ、一方の主電極がスイッチＱ３Ｒと接続される駆動トランジスタＱ１Ｒ、駆動トランジスタＱ１Ｒの制御電極と接続される、容量Ｃ１ＲとスイッチＱ２Ｒを備えている。容量Ｃ１Ｒの第１の端子は駆動トランジスタＱ１Ｒの制御電極と接続され、第２の端子は電源線３０ａ（第１の電位線となる）と接続される。

駆動回路２４は、２つのスイッチＱ３Ｂ１，Ｑ３Ｂ２、一方の主電極がスイッチＱ３Ｂ１，Ｑ３Ｂ２と接続される駆動トランジスタＱ１Ｂ、駆動トランジスタＱ１Ｂの制御電極と接続される、容量Ｃ１ＢとスイッチＱ２Ｂを備えている。容量Ｃ１Ｂの第１の端子は駆動トランジスタＱ１Ｂの制御電極と接続され、第２の端子は電源線３０ｂ（第２の電位線となる）と接続される。

駆動回路２５は、スイッチＱ３Ｇ、一方の主電極がスイッチＱ３Ｇと接続される駆動トランジスタＱ１Ｇ、駆動トランジスタＱ１Ｇの制御電極と接続される、容量Ｃ１ＧとスイッチＱ２Ｇを備えている。容量Ｃ１Ｇの第１の端子は駆動トランジスタＱ１Ｇの制御電極と接続され、第２端子は電源線３０ａと接続される。

駆動回路２３、２４、２５において、駆動トランジスタＱ１ＢはＮ型のＭＯＳトランジスタ、駆動トランジスタＱ１Ｒ、Ｑ１ＧはＰ型のＭＯＳトランジスタである。スイッチＱ３Ｒ、Ｑ２Ｒ、Ｑ３Ｂ１及びスイッチＱ３Ｂ２、Ｑ２Ｂ、Ｑ３Ｇ、Ｑ２ＧはＮ型のＭＯＳトランジスタで構成される。各駆動トランジスタ及び各スイッチは例えば薄膜トランジスタ（ＴＦＴ）で構成する。各駆動トランジスタ及び各スイッチがＭＯＳトランジスタで構成された場合、ＭＯＳトランジスタの制御電極はゲートとなり、２つの主電極はソース、ドレインとなる。

制御線３３_１はスイッチＱ２Ｒ、Ｑ２Ｂ、Ｑ２Ｇのゲートと接続され、制御線３３_ａはスイッチＱ３Ｒ、Ｑ３Ｇのゲートと接続され、制御線３３_ｂはスイッチＱ３Ｂ１、Ｑ３Ｂ２のゲートと接続される。図１２の走査線１１_１〜１１_ｎの各走査線は、制御線３３_１、３３_ａ、３３_ｂから構成される。

データ線３１_ｒはスイッチＱ２Ｒの一方の主電極と接続され、データ線３１_ｂはスイッチＱ２Ｂの一方の主電極と接続され、データ線３１_ｇはスイッチＱ２Ｇの一方の主電極と接続される。図１２のデータ線１２_１〜１２_ｍの各データ線は、データ線３１_ｒ、３１_ｂ、３１_ｇから構成される。３０_ａ、３０_ｂ、３０_ｃはそれぞれ電源線を示す。電源線３０_ｃには、ＥＬ素子２６，２７、ＥＬ素子２８，２９の他方の共通端子が接続される。

図２は図１の回路を駆動するシーケンスを示す図である。

１フレームの駆動シーケンスは走査線１１_１〜１１_ｎの各々に接続される画素の画素回路にプログラムされるプログラム期間と、各行プログラム期間終了後の第１発光期間、第２発光期間からなる。プログラム期間、各行プログラム期間終了後の第１発光期間、第２発光期間は同一画素行の同じフレーム（同じ走査期間）内で行われる。同一画素行の発光素子が異なる発光期間（第１発光期間と第２発光期間）に分かれて発光することになる。プログラム期間、第１発光期間、第２発光期間の順に動作が行われ、このシーケンスをフレーム単位で繰り返す。図３では第１発光期間、第２発光期間の発光単位が１回ずつとなっているが、次のプログラム期間まで第１発光期間と第２発光期間の発光期間の長さを短くして交互に繰り返しても良い。

なお、複数のＥＬ素子を時分割で発光させる駆動方式では、発光期間前のプログラミング期間を時分割するとメモリを多く使用することになるが、本実施形態ではプログラミングを同一期間内で行うことでメモリの数を削減できる。

図３は画素回路の動作を示すタイミングチャートである。図３におけるＰ_ａ、Ｐ_ｂ、Ｐ_１は図1の制御線３３_ａ、３３_ｂ、３３_１に加えられる走査信号、Ｖｃは図１の電源線３０_ｃに加えられる電圧信号を示す。また、Ｖａは電源線３０ａに加えられる電圧で、ここでは電圧Ｖｃｃである。Ｖｂは電源線３０ｂに加えられる電圧で、ここではグランドＧＮＤである。

時刻ｔ１から時刻ｔ２の期間Ｔ_１（図２におけるプログラム期間）において、制御線３３_１に加えられる走査信号Ｐ_１がハイレベルとなって、各駆動回路２３，２４，２５のスイッチＱ２Ｒ、Ｑ２Ｂ、Ｑ２ＧがＯＮになる。この結果、データ線３１_ｒ、３１_ｂ、３１_ｇにそれぞれ供給される映像信号（画像信号）data＿r、data＿b、data＿gが容量Ｃ１Ｒ、Ｃ１Ｂ、Ｃ１Ｇにチャージされる。こうして、第１及び第２発光期間内にＥＬ素子に流れる電位を規定する制御電位（ゲート電位）が容量Ｃ１Ｒ、Ｃ１Ｂ、Ｃ１Ｇに保持される。このプログラミング動作は画素行ごとに行われ、１つの画素行のプログラミングが終了すると、次の画素行のプログラミングが行われる。データ線３１_ｒ、３１_ｂ、３１_ｇには、１つの画素行にプログラミングするために期間Ｔ_１（図３の時刻ｔ１から時刻ｔ２の期間）にその画素行の映像信号（画像信号）が印加される。その後、次の画素行にプログラミングするために、当該次の画素行の映像信号が期間Ｔ_１と同一期間印加される。

時刻ｔ２から時刻ｔ３の期間Ｔ_２（図２における第１発光期間）では、制御線３３_ａに加えられる走査信号ＰａよりスイッチＱ３Ｒ、Ｑ３ＧがＯＮし、駆動トランジスタＱ１Ｒ，Ｑ１Ｇから信号電流が、ＥＬ素子２６、２８に流れる。また、時刻ｔ１から時刻ｔ３の期間（Ｔ_１＋Ｔ_２）は電圧Ｖａが電圧Ｖｃｃ、電圧Ｖｃがグランドの電位にあるため各ＥＬ素子２６，２８は発光状態になる。

時刻ｔ３から時刻ｔ４の期間Ｔ_３（図２における第２発光期間）では、制御線３３ｂに加えられる走査信号ＰｂによりスイッチＱ３Ｂ１、Ｑ３Ｂ２がＯＮし、駆動トランジスタＱ１Ｂから信号電流が、ＥＬ素子２７，２９に流れる。また、期間Ｔ_３はＶａがグランドの電位、Ｖｃが電圧Ｖｃｃにあるため各ＥＬ素子２７，２９（同じ色の光を発光する第１の発光素子及び第２の発光素子となる）は発光状態になる。

このように、それぞれの駆動回路が、データ線から映像信号を取り込んで容量に保持し、保持された信号に基く電流を発生するので、各駆動回路の発生した電流は２つの発光素子にそれぞれの駆動電流として供給され、各発光素子の輝度が制御される。

駆動回路の各々が、Ｐ型またはＮ型トランジスタと共通端子の間に備えられたスイッチの開閉により、発光素子に流れる電流が制御され、２つの並列接続された発光素子が異なる期間に発光するようになっている。

（第２の実施形態）
図４は本発明によるアクティブマトリックス型表示装置の第２の実施形態の画素の回路構成図である。

図４に示す回路構成において、積層構造のＥＬ素子との接続関係については図１に示した回路構成と同じであり、全体の駆動シーケンスも図２のタイミングと同一である。したがって、本実施形態の説明は図１との差異に関して述べるにとどめる。

駆動回路２３、２４、２５の駆動トランジスタＱ１Ｒ、Ｑ１Ｂ、Ｑ１Ｇのゲート−ドレイン間にそれぞれ、スイッチＱ４Ｒ、Ｑ４Ｂ、Ｑ４Ｇを設けている。そして、スイッチＱ４Ｒ、Ｑ４Ｂ、Ｑ４Ｇのゲートは制御線３３_１と接続され、スイッチＱ２Ｒ、Ｑ２Ｂ、Ｑ２Ｇのゲートは制御線３３_２と接続される。

さらにスイッチＱ２Ｒ、Ｑ２Ｂ、Ｑ２Ｇと駆動トランジスタＱ１Ｒ、Ｑ１Ｂ、Ｑ１Ｇのゲート間にそれぞれ、容量Ｃ２Ｒ、Ｃ２Ｂ、Ｃ２Ｇを設けている。

画素回路の動作をタイミングチャートを図５により説明する。図５におけるＰ_ａ、Ｐ_ｂ、Ｐ_１、Ｐ_２は図４の制御線３３_ａ、３３_ｂ、３３_１、３３_２に加えられる走査信号、Ｖｃは図４の電源線３０_ｃに加えられる電圧信号を示す。また、電圧Ｖａは電源線３０ａに加えられる電圧で、ここでは電圧Ｖｃｃ、Ｖｂは電源線３０ｂに加えられる電圧で、ここではグランドＧＮＤである。

時刻ｔ１から時刻ｔ２の期間Ｔ_１において、制御線３３_１に加えられる走査信号Ｐ_１がハイレベルとなって、スイッチＱ４Ｒ，Ｑ４Ｂ，Ｑ４ＧがＯＮし、駆動トランジスタＱ１Ｒ、Ｑ１Ｂ、Ｑ１Ｇのゲート−ドレイン間がショートされる。この状態において、駆動トランジスタＱ１Ｒ、Ｑ１Ｂ、Ｑ１Ｇはダイオード接続となり、各々駆動トランジスタのゲート−ソース間電位は閾値電圧Ｖｔｈに収束する。またこの間、制御線３３_２に加えられる走査信号Ｐ_２がハイレベルにあり、スイッチＱ２Ｒ、Ｑ２Ｂ、Ｑ２ＧもＯＮし、データ線３１_ｒ、３１_ｂ、３１_ｇにそれぞれ加えられる映像信号data＿r、data＿b、data＿gの電圧はそれぞれＣ２Ｒ、Ｃ２Ｂ、Ｃ２Ｇの一端に伝達される。データ線３１_ｒ、３１_ｂ、３１_ｇの電位（図６のdata）は図６に示す時刻ｔ１から時刻ｔ２の間、基準電位ｖｂｌになっており、容量Ｃ２Ｒ、Ｃ２Ｂ、Ｃ２Ｇの電位差は各駆動トランジスタの閾値電圧との差分で保持される。

時刻ｔ２から時刻ｔ３の期間Ｔ_２では、データ線３１_ｒ、３１_ｂ、３１_ｇの電位は図６に示すように基準電位ｖｂｌからｖｉｄｅｏ電位に移行する。この期間、制御線３３_１に加えられる走査信号Ｐ_１はロウレベルとなって、スイッチＱ４Ｒ、Ｑ４Ｂ、Ｑ４ＧはＯＦＦし、駆動トランジスタＱ１Ｒ、Ｑ１Ｂ、Ｑ１Ｇのゲート電位は閾値電圧Ｖｔｈからｖｂｌ−ｖｉｄｅｏ電位分下がる。このシーケンスにより、駆動トランジスタＱ１Ｒ、Ｑ１Ｂ、Ｑ１Ｇは閾値のばらつきに左右されない駆動電流を得ることができる。

時刻ｔ３から時刻ｔ４の期間、時刻ｔ４から時刻ｔ５に関しては、図３に示した、時刻ｔ２から時刻ｔ３の期間、時刻ｔ３から時刻ｔ４の間とそれぞれ同じシーケンスであり説明を省略する。

（第３の実施形態）
図７は本発明によるアクティブマトリックス型表示装置の第３の実施形態の画素の回路構成図である。

図７に示す回路構成において、積層構造のＥＬ素子との接続関係については図１に示した回路構成と同じである。したがって、本実施形態の説明は図１との差異に関して述べるにとどめる。

駆動回路２３，２４，２５の駆動トランジスタＱ１Ｒ、Ｑ１Ｂ、Ｑ１Ｇのゲート−ドレイン間にそれぞれ、スイッチＱ４Ｒ、Ｑ４Ｂ、Ｑ４Ｇを設けている。スイッチＱ４Ｒ、Ｑ４Ｂ、Ｑ４Ｇのゲートは制御線３３_１と接続される。さらにデータ線３１ｒ、３１ｂ、３１ｇと駆動トランジスタＱ１Ｒ、Ｑ１Ｂ、Ｑ１Ｇのゲートとの間に容量Ｃ１Ｒ，Ｃ１Ｂ，Ｃ１Ｇを設けている。図１のスイッチＱ２Ｒ、Ｑ２Ｂ、Ｑ２Ｇは設けられていない。

画素回路の動作をタイミングチャート図８及び図９により説明する。図８及び図９におけるＰａ、Ｐｂ、Ｐ１（１）〜Ｐ１（ｎ）は図７の制御線３３_ａ、３３_ｂ、３３_１に加えられる走査信号、Ｖｃは図７の電源線３０_ｃに加えられる電圧信号を示す。なお、Ｐ１（１）〜Ｐ１（ｎ）は走査線１１_１〜走査線１１_ｎの制御線３３_１に加えられる走査尊号である。また、電圧Ｖａは電源線３０ａに加えられる電圧で、ここでは電圧Ｖｃｃ、Ｖｂは電源線３０ｂに加えられる電圧で、ここではグランドＧＮＤである。

時刻ｔ１から時刻ｔ２の期間Ｔ_１において、走査線１１_１〜１１_ｎの全行の画素がプログラム期間となる。図９は期間Ｔ_１のプログラムのタイミングをより詳細に示したタイミングチャートである。

Ｐ１(１)〜Ｐ１(ｎ)は第１の画素行から第ｎの画素行にそれぞれ印加される走査信号であり、期間Ｔ_１をｎ等分した期間、それぞれハイレベル状態になり、期間Ｔ_１内で順次、第１の画素行から第ｎの画素行へと各画素行の制御線３３_１がハイレベルとなるようにシフトする。

走査信号Ｐ１（ｘ）（ｘは１〜ｎまでの自然数）により、ある画素行における画素内のスイッチＱ４Ｒ，Ｑ４Ｂ，Ｑ４ＧがＯＮし、駆動トランジスタＱ１Ｒ、Ｑ１Ｂ、Ｑ１Ｇのゲート−ドレイン間がショートされる。この状態において、駆動トランジスタＱ１Ｒ、Ｑ１Ｂ、Ｑ１Ｇはダイオード接続となり、各々駆動トランジスタのゲート−ソース間電位は閾値電圧Ｖｔｈに収束する。この間、各データ線３１_ｒ、３１_ｂ、３１_ｇにそれぞれ加えられる映像信号data＿r、data＿b、data＿gの電圧は、図９に示す期間ｔ１ｘにあるvideoの電位となり、それぞれ容量Ｃ１Ｒ、Ｃ１Ｂ、Ｃ１Ｇの一端に伝達される。期間ｔ１ｘで、容量Ｃ１Ｒ、Ｃ１Ｂ、Ｃ１Ｇの電位差は各駆動トランジスタの閾値電圧との差分で保持される。

時刻ｔ２から時刻ｔ３の期間Ｔ_２（第１発光期間）では、データ線３１_ｒ、３１_ｂ、３１_ｇに図８に示す三角波信号が印加される。この三角波信号電位とvideo電圧によりプログラミングされた電位差を保持したまま、各駆動トランジスタＱ１Ｒ、Ｑ１Ｂ、Ｑ１Ｇのゲート電圧は変動し、閾値電圧Vthを超えた時、駆動電流が発生する。制御線３３ａに加えられる走査信号Ｐａにより、スイッチＱ３Ｒ、Ｑ３ＧがＯＮし、駆動トランジスタＱ１Ｒ，Ｑ１Ｇから信号電流が、ＥＬ素子２６、２８に流れ、発光状態になる。

時刻ｔ３から時刻ｔ４の期間Ｔ_３（図２における第２発光期間）では、時刻ｔ２から時刻ｔ３の期間Ｔ_２と同様に三角波が発生する。この三角波信号電位とvideo電圧によりプログラミングされた電位差を保持したまま、各駆動トランジスタＱ１Ｒ、Ｑ１Ｂ、Ｑ１Ｇのゲート電圧は変動し、閾値電圧Vthを超えた時、駆動電流が発生する。制御線３３ｂに加えられる走査信号Ｐｂにより、スイッチＱ３Ｂ１、Ｑ３Ｂ２がＯＮし、駆動トランジスタＱ１Ｂから信号電流が、ＥＬ素子２７、２９に信号電流が流れ、発光状態になる。

なお、発光期間に発生するデータ線の信号は三角波でなく矩形波でもよい。

（第４の実施形態）
図１０は本発明によるアクティブマトリックス型表示装置の第４の実施形態の画素の回路構成図である。

図１０に示す回路構成において、積層構造のＥＬ素子との接続関係については図１に示した回路構成と同じであり、全体の駆動シーケンスも図２のタイミングと同一である。したがって、本実施形態の説明は図１との差異に関して述べるにとどめる。

駆動回路２３、２４、２５の駆動トランジスタＱ１Ｒ、Ｑ１Ｂ、Ｑ１Ｇのゲート−ドレイン間にそれぞれ、スイッチＱ４Ｒ、Ｑ４Ｂ、Ｑ４Ｇを設けている。そして、スイッチＱ４Ｒ、Ｑ４Ｂ、Ｑ４Ｇのゲートは制御線３３_１と接続される。さらに各データ線３１ｒ、３１ｂ、３１ｇと駆動トランジスタＱ１Ｒ、Ｑ１Ｂ、Ｑ１Ｇのドレインと間にはスイッチＱ２Ｒ、Ｑ２Ｂ、Ｑ２Ｇを設けている。スイッチＱ２Ｒ、Ｑ２Ｂ、Ｑ２Ｇのゲートは制御線３３_２と接続される。

画素回路の動作をタイミングチャート図１１により説明する。図１１におけるＰａ、Ｐｂ、Ｐ１、Ｐ２は図１０の制御線３３_ａ、３３_ｂ、３３_１、３３_２に加えられる走査信号、Ｖｃは図１０の電源線３０_ｃに加えられる電圧信号を示す。また、電圧Ｖａは電源線３０ａに加えられる電圧で、ここでは電圧Ｖｃｃ、Ｖｂは電源線３０ｂに加えられる電圧で、ここではグランドＧＮＤである。

時刻ｔ１から時刻ｔ２の期間Ｔ_１において、制御線３３_１、３３_２に加えられる走査信号Ｐ１、Ｐ２がハイレベルとなって、スイッチＱ４Ｒ，Ｑ４Ｂ，Ｑ４ＧおよびスイッチＱ２Ｒ，Ｑ２Ｂ，Ｑ２ＧがＯＮする。すると、駆動トランジスタＱ１Ｒ、Ｑ１Ｂ、Ｑ１Ｇのゲート−ドレイン間がショートされ、各データ線３１ｒ、３１ｂ、３１ｇに接続される。データ線３１ｒ、３１ｂ、３１ｇは外部の駆動回路の電流源と接続されており、その駆動電流に相当する電流値が駆動トランジスタＱ１Ｒ、Ｑ１Ｂ、Ｑ１Ｇの駆動電流と等しくなるように、ゲート−ソース間電位が決定される。そして容量Ｃ１Ｒ、Ｃ１Ｂ、Ｃ１Ｇにその電位が保持される。

時刻ｔ２から時刻ｔ３の期間、時刻ｔ３から時刻ｔ４に関しては、第１の実施形態と同じシーケンスであり説明を省略する。

なお、第１〜第４の実施形態において、ＥＬ素子２６，２８の発光期間（第３の実施形態では第１発光期間）と、ＥＬ素子２７，２９の発光期間（第３の実施形態では第２発光期間）の比率は、ＥＬ素子の効率を考慮し比率を変えても良い。また発光素子２６，２７，２８，２９に対する色の組み合わせは上述に限定されるものではなく自由である。並列接続されるＥＬ素子は、他の色と比べ劣化特性の劣るＥＬ素子にしてもよい。

本発明は、画像表示に使用したアクティブマトリックス型表示装置に適用され、特に表示素子にＥＬ素子を用いたアクティブマトリックス型表示装置に適用される。

本発明によるアクティブマトリックス型表示装置の第１の実施形態の画素の回路構成図である。 図１の回路を駆動するシーケンスを示す図である。 図１の画素回路の動作を示すタイミングチャートである。 本発明によるアクティブマトリックス型表示装置の第２の実施形態の画素の回路構成図である。 図４の画素回路の動作をタイミングチャートである。 図４の画素回路の動作をタイミングチャートである。 本発明によるアクティブマトリックス型表示装置の第３の実施形態の画素の回路構成図である。 図７の画素回路の動作を説明するタイミングチャートである。 図７の画素回路の動作を説明するタイミングチャートである。 本発明によるアクティブマトリックス型表示装置の第４の実施形態の画素の回路構成図である。 図１０の画素回路の動作を説明するタイミングチャートである。 ＥＬ素子を用いたアクティブマトリックス型の表示装置の構成例を示す平面図である。 ＥＬ素子を積層した場合のデバイスの模式的断面図である。

符号の説明

２１，２２ 共通電極のタップ
２３、２４、２５ 駆動回路
３０a、３０ｂ 電源線
３１ｒ、３１ｇ、３１ｂ データ線
３３_１、３３_２ 走査線
３３a、３３ｂ 制御線
Ｃ１Ｒ、Ｃ１Ｇ、Ｃ１Ｂ 容量
Ｑ１Ｂ Ｎ型トランジスタ
Ｑ１Ｒ、Ｑ１Ｇ Ｐ型トランジスタ
Ｑ２Ｒ、Ｑ３Ｒ、Ｑ４Ｒ Ｎ型トランジスタ
Ｑ２Ｂ、Ｑ３Ｂ、Ｑ４Ｂ Ｎ型トランジスタ
Ｑ２Ｇ、Ｑ３Ｇ、Ｑ４Ｇ Ｎ型トランジスタ
２６，２７，２８，２９ ＥＬ素子
１０ 画素

Claims (6)

1. 複数の走査線と、前記走査線に交差する複数のデータ線と、前記走査線と前記データ線の交差する位置に配置された複数の画素を備え、
   前記画素は、共通端子に接続された、流れる電流の方向が異なる２つの発光素子と、前記共通端子に接続された複数の駆動回路とを含んで構成されたアクティブマトリックス型表示装置であって、
   前記複数の駆動回路は、
   第１の容量と、前記第１の容量の電圧に応じて前記共通端子から前記発光素子に向かう方向の電流を発生するＰ型の駆動トランジスタとを備えた第１の駆動回路と、
   第２の容量と、前記第２の容量の電圧に応じて前記発光素子から前記共通端子に向かう方向の電流を発生するＮ型の駆動トランジスタとを備えた第２の駆動回路とを含み、
   前記走査線の走査信号によって制御されて、前記データ線の映像信号が前記第１と第２の容量にそれぞれ保持され、前記第１の容量に保持された映像信号に基いて前記第１の駆動回路が前記２つの発光素子の一方に電流を供給し、前記第２の容量に保持された映像信号に基いて前記第２の駆動回路が前記２つの発光素子の他方に電流を供給することを特徴とするアクティブマトリックス型表示装置。
2. 同一画素行の隣接する二つの画素で、一の画素の第１の発光素子と他の画素の第２の発光素子とが同色の光を発光し、前記第１の発光素子を駆動する駆動回路と前記第２の発光素子を駆動する駆動回路とが共有された駆動回路で構成されていることを特徴とする請求項１に記載のアクティブマトリックス型表示装置。
3. 前記複数の発光素子は積層されて構成されていることを特徴とする請求項１又は２に記載のアクティブマトリックス型表示装置。
4. 前記複数の駆動回路の各々が、前記Ｐ型または前記Ｎ型トランジスタと前記共通端子の間にスイッチを備えており、前記スイッチの開閉により、前記Ｐ型の駆動トランジスタにより駆動される発光素子と、前記Ｎ型の駆動トランジスタにより駆動される発光素子とが、異なる期間に発光することを特徴とする請求項１から３のいずれか１項に記載のアクティブマトリックス型表示装置。
5. 並列接続された前記複数の発光素子の他方の共通端子は電源線に接続され、前記Ｐ型の駆動トランジスタにより駆動される発光素子の発光期間と、前記Ｎ型の駆動トランジスタにより駆動される発光素子の発光期間とにおいて、前記電源線の電位が異なることを特徴とする請求項１から４のいずれ１項に記載のアクティブマトリックス型表示装置。
6. マトリックス状に配置された複数の画素を備え、
   各画素は、共通端子に並列に接続された、流れる電流の方向が異なる２つの発光素子と、前記共通端子に接続され、前記複数の発光素子をそれぞれ駆動する複数の駆動回路とを有し、
   前記複数の駆動回路は前記複数の画素の画素行ごとに走査され、
   前記複数の駆動回路は前記発光素子を駆動する複数の駆動トランジスタを有し、前記複数の駆動トランジスタは、一方向に電流が流れる発光素子を駆動するＰ型の駆動トランジスタと、逆方向に電流が流れる発光素子を駆動するＮ型の駆動トランジスタとを含み、
   前記複数の駆動回路は、前記複数の駆動トランジスタの制御電極にそれぞれに接続される複数の容量を有してなるアクティブマトリックス型表示装置の駆動方法において、
   前記Ｐ型の駆動トランジスタにより駆動される第１の発光素子が発光する第１発光期間と、
   前記Ｎ型の駆動トランジスタにより駆動される第２の発光素子が発光する第２発光期間と、
   前記第１及び前記第２発光期間の前に、前記Ｐ型の駆動トランジスタの制御電極に接続される前記容量と、前記Ｎ型の駆動トランジスタの制御電極に接続される前記容量とに、前記第１及び第２発光期間内に発光素子に流れる電流を規定する制御電位を保持するプログラム期間と、
   を有することを特徴とするアクティブマトリックス型表示装置の駆動方法。