JP2009533904A

JP2009533904A - バイアス発生器

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Publication number: JP2009533904A
Application number: JP2009504483A
Authority: JP
Inventors: シカリニ、アルベルト
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2006-04-07
Filing date: 2007-04-05
Publication date: 2009-09-17
Also published as: US7656144B2; KR101092265B1; EP2013678A1; WO2007118171A1; CN101416136A; KR20090020566A; US20070236202A1; TW200746617A; EP2013678B1; CN101416136B; JP2012151857A

Abstract

第１のトランジスタと第２のトランジスタを備えたバイアス発生器であって、第２のトランジスタの制御ポートは第１のトランジスタの制御ポートと第２のトランジスタの入力ポートに接続され、第１のトランジスタを流れる第１の電流よりも第２のトランジスタを流れる第２の電流が大きい。同等のサイズを有する２つのトランジスタに異なる大きさの電流を供給することによって、バイアス発生器を流れる電流が最小化される。
【選択図】図１

Description

本発明は、一般にバイアス発生回路に関し、より具体的には、環境上および製造上の変化の影響を最小化したバイアス発生器に関する。

バイアス発生器は、トランジスタなどのデバイスにバイアス電圧を供給して、該デバイスが動作特性の好ましい領域で動作することを可能とする。多くのアプリケーションにおいて、バイアス発生器および負荷デバイスで使用されるトランジスタの相対的なサイズの選択は、温度や製造に起因する変化に対して動作特性を許容可能な領域内に維持するために重要である。例えば、バイアス発生器は、しばしば、動作特性の小さな変化が雑音の増加と入出力関係の非線形化に帰着するところの低雑音増幅器(LNA)トランジスタの入力で電圧をセットするために使用される。バイアス発生器をインプリメントするために使用されるデバイスは温度と製造工程の変化に弱いため、従来のバイアス方式は温度とプロセスの変動の影響を最小化するようにされている。バイアスされるデバイスの性能を最大限にする試みでは、従来のバイアスは、バイアスされるデバイスによって使用される電流に比較して、著しく多くの電流消費を発生する。バイアス発生器の性能は、典型的に、バイアス発生器中のデバイスとバイアスされるデバイスとの組み合わせが悪い場合に影響を受ける。デバイス間のミスマッチは、同一に設計されたデバイスの物理的特性において、時間に依存しない不規則変動を引き起こす。ミスマッチのデバイス間で異なる典型的な特性は、デバイス寸法、閾値電圧および移動度などである。バイアス発生器の性能は、バイアスされるデバイス(biased device)と類似する、バイアスをかけるデバイス(biasing device)を選択することにより典型的に改善される。あいにく、従来のバイアス方式にあっては、典型的に、バイアスされるデバイスとバイアス発生器中のデバイスとの間で、電流(current draw)と相対的なデバイスサイズとの間の著しいトレードオフを要求する。

したがって、電流消費を最小化し、かつ、性能を最大化するバイアス発生器が必要とされる。

概要

代表的な実施例に従って、バイアス発生器は第１のトランジスタと第２のトランジスタとを備え、第２のトランジスタの制御ポートは第１のトランジスタの制御ポートと第２のトランジスタの入力ポートに接続され、第２のトランジスタの第２の電流は第１のトランジスタの電流よりも大きい。バイアス発生器の電流は、同様のサイズのトランジスタに異なる大きさの電流を提供することによって最小化される。

詳細な説明

代表的な実施例では、バイアス発生器による電流は、同様のサイズを有するトランジスタに異なる電流を提供することにより最小化される。異なるサイズのデバイスに等しい電流が流されていた従来のバイアス発生器と比較して、代表的なバイアス発生器の全体的な電流消費はより少ない。「代表的」という用語はここでは「例示あるいは実例として役立つ」ことを意味するために使用される。ここで「代表的」として記述される実施例は、必ずしも他の実施例よりも好ましい、あるいは、優れていると解釈されるべきものではない。

図1は、本発明の代表的な実施例による、バイアスされるデバイス102に接続されたバイアス発生器100のブロック図である。バイアス発生器100の様々な機能ブロックは、ディスクリートデバイス、集積回路および／またはロジック回路の任意の組合せを使用してインプリメントすることができる。２つ以上の機能ブロックが単一デバイスに統合されてもよく、また、任意の単一デバイス中で実行されるように記述された機能は、いくつかの状況ではいくつかのデバイス上にインプリメントされてもよい。

バイアス発生器100は、バイアスされるデバイス102にバイアス電圧(V_bias)を供給する少なくとも２つのトランジスタ104および106を含む。トランジスタ104および106はそれぞれ入力ポート108、114、出力ポート110、116、制御ポート112、118を有し、制御ポート112および118の電圧が入力ポート108および114から出力ポート110および116へのトランジスタ104および106の電流を決定する。トランジスタが電界効果トランジスタ(FET)である場合、入力ポート108、114、出力ポート110、116および制御ポート112、118は、それぞれ、FETのドレイン、ソースおよびゲートである。トランジスタがバイポーラ接合トランジスタ(BJT)である場合、入力ポート108、114、出力ポート110、116および制御ポート112、118は、それぞれ、BJTのコレクター、エミッターおよびベースである。当業者は、多数の３端子デバイスの任意のものを利用してバイアス発生器をインプリメントするために、この技術を既知の技術に容易に適用できるであろう。

代表的な実施例では、第１のトランジスタ104の第１の制御ポート112は第２のトランジスタ106の第２の制御ポート118に接続される。2つの制御ポート112および118で形成される共通ノードは、バイアス電圧130(V_bias)を供給するために、バイアスされるデバイス102に接続可能である。第１のトランジスタ104の第１の出力ポート110は基準負荷(R)118を介して接地される。第１の電流源120は、電源から電圧(VDD)128で第１のトランジスタ104に第１の電流(I₁)124を供給する。第１の電流(I₁)124は、入力ポートからトランジスタを通って出力ポート、基準負荷118へと流れる。第２の電流源は、第２のトランジスタ106に第２の電流(I₂)126を供給する。いくつかの状況では電流源120、122のインプリメントのために他のデバイスが使用されてもよいが、この代表的な実施例では、第１の電流源120および第２の電流源122は電界効果トランジスタ(FET)である。

温度および製造バラツキによるバイアス電圧の変化を最小化する一方でトータルの電流消費を最小化するために、第２の電流源122は第１の電流(I₁)よりも大きい第２の電流(I₂)を供給し、かつ、第１のトランジスタ104と第２のトランジスタ106のサイズの差を最小化する。代表的な実施例では、第１のトランジスタ104および第２のトランジスタ106は同じサイズを持つように選択される。以下に述べるように、性能が最大化される一方で、バイアス発生器100の合計電流が最小化される。

図2は代表的なバイアス発生器100の回路構成図であり、電流源120、122、トランジスタ104、106は電界効果トランジスタ(FET)である。上述したように、バイアス発生器100はBJTあるいは他の３端子デバイスを使用してインプリメントされてもよい。

電界効果トランジスタ(FET)は、基板中にチャンネルを作るために多数のドーピング技術のうちの任意のものを使用して典型的に製造される。チャンネルは、しばしば「フィンガー」と呼ばれる1つ以上の要素が形成される。FETの動作特性は、フィンガーのアスペクト比とフィンガー数に依存する。アスペクト比はフィンガーの幅(W_f)と長さ(L_f)の比である。FETのサイズ(M)は各フィンガーのアスペクト比(W_f/L_f)にフィンガー数(N_f)を掛けたものである。したがって、第１のトランジスタおよび第２のトランジスタのサイズは以下のように表現することができる。

ここで、M₁は第１のトランジスタのサイズ、M_２は第２のトランジスタのサイズ、W_fは各フィンガーの幅、L_fは各フィンガーの長さ、N_fはフィンガーの合計数である。

代表的な実施例では、第１の電流源120はゲートがソースに接続された第３のFET 202を含み、また、第２の電流源は第４のFET 204を含む。第１の電流(I₁)124および第２の電流(I₂)126は、少なくとも一部分は、第３のFET 202および第４のFET 204のサイズ(M₃、M₄)によって決定される。代表的な実施例では、第４のFET(M₄)のサイズは、第２の電流(I₂) 126 が第１の電流(I₁) 124 の約A倍になるように、第３のFET 202のサイズ(M₃)のほぼA倍に選択される。従って、代表的な実施例については、次の関係が成り立つ。

ここで、Rは基準負荷118の抵抗、μnはFETの移動度である。C_oxはFETのエリア当たりのキャパシタンス、N_fは第２のトランジスタ106のフィンガーの数である。従って、電流はA、すなわちM₄とM₃の比に比例する。

図3は従来のバイアス発生器300の概要図である。従来のバイアス発生器300は４つのFET 302、304、306、308を含み、第１のFET 302および第２のFET 304のゲートが互いに接続され、また、バイアスされるデバイス102に接続される。温度および製造上のバラツキが発生しても一定のバイアスを維持するために、従来のバイアス発生器300は、同等のチャンネルアスペクト比と著しく異なるサイズを有する複数のトランジスタを利用している。第３のトランジスタ308および第４のトランジスタ306は、一対のトランジスタ302、304に同一の電流(I₁=I₂)が流れるように、第３のトランジスタ308のサイズ(M₃)が第４のトランジスタ306のサイズ(M₄)と同一になるように選択されている。一定のバイアスを維持するために、第１のトランジスタ302および第２のトランジスタ304は、第１のトランジスタのサイズが第２のトランジスタのサイズより数倍大きくなるように選択されている。さらに、最適な性能を維持するために、第２のトランジスタはバイアスされるデバイスとマッチしていることが必要である。第２のFET 304は、第１のFET 302よりファクターBだけ大きい(M₁=B* M₂)。第３のFETおよび第４のFETは同じサイズ(M₄=M₃)を有し、また、第１のFETを流れる第１の電流(I₁)310は第２のFET 304を流れる第２の電流(I₂) 312と同等である。典型的には、トランジスタは次の関係式が当てはまるように選択される。

従来のバイアス発生器300と本発明の代表的なバイアス発生器100を比較すると、同じバイアスされるデバイスをバイアスするために、本発明のバイアス発生器100の合計電流は従来のバイアス発生器の合計電流より少ない。電流の節約は次の例において値を適用すれば容易に認識できる。

例として、バイアスされるデバイス102は500μmのチャンネル幅(W_biased)を有し、それによって、バイアスされるデバイス102に10mAのバイアス電流(I_biased)を流す。比較のために、計数ファクターAおよびBは共に４であるとする。従来のバイアス発生器300と本発明の代表的な実施例のバイアス発生器100の両方において、サイズ(M2_Conv)と(M2_EX)はバイアスされるデバイス102より10倍小さい。そのため、第２のトランジスタ304および106のチャンネル幅(WM2_Conv)(WM2_EX)は、バイアスされるデバイスの幅よりも10倍小さく選択される。従って、WM2_Conv=WM2_EX=500μm/10=50μm。第２のトランジスタ106および304の電流(I₂)は10mA/10=1mAである。従来のバイアス発生器300の第１のトランジスタ302の電流は第２のトランジスタ304の電流と同じであるため、第１のトランジスタ302の電流は1mAであり、バイアス発生器300の合計電流は2mAである。しかしながら、第１のトランジスタ302のサイズ(M1_Conv)は第２のトランジスタ304のサイズ(M2_Conv)より4倍小さく、チャンネル幅(WM2_Conv)は12.5μmとなる。一方、上記の図2に関して議論された代表的なバイアス発生器100では、第１のトランジスタ104のサイズ(M1)は、第２のトランジスタ106のサイズ(M2)と同じである。従って、第１のトランジスタ104のチャンネル幅(W_M1EX)は50μmである。代表的な実施例の第１のトランジスタ104による電流(I_1Ex)は、少なくとも部分的に第３のトランジスタ120によって決定される。M4=A*M3であるから、第１のトランジスタ102の電流(I_1Ex)は第２のトランジスタ106の電流(I₂)を計数ファクターA（今の場合は４）で割った値と等しい。従って、第１のトランジスタ104の電流(I_1EX)は1mA/4=250μAとなる。したがって、この例での代表的なバイアス発生器100による合計電流は、1mA+0.25mA=1.25mAとなり、バイアスされるデバイス102の電流の約12.5%である。

それに比べて、従来のバイアス発生器300による合計電流はバイアスされるデバイス102の電流の20%である。代表的なバイアス発生器では電流が削減されることに加えて、第１のトランジスタ104は従来のバイアス発生器300の対応する第１のトランジスタ302より４倍大きい。その結果、バイアスされるデバイス102とバイアスをかけるデバイス(104、106)との間のマッチ（組み合わせ）が改善され、性能の向上に帰着する。さらに、従来のバイアシング技術は、サイズXを有するバイアスされるデバイス102、サイズX/10を有する第２のトランジスタ304、およびサイズX/40を有する第１のトランジスタ302を含む少なくとも３つのトランジスタ間でのマッチングを要求する。しかしながら、本発明のバイアス発生器100では、第１のトランジスタ104および第２のトランジスタ106が同一サイズのX/10であるため、ただ1つのトランジスタサイズだけを、サイズXのバイアスされるデバイス102とマッチングすればよい。

開示された実施例の以上の記述は、いかなる当業者も本発明を製造あるいは使用することを可能にするために提供される。これらの実施例の様々な変更や修正は当業者にとって容易に明白であり、また、ここで説明された総括的な本質は、本発明の趣旨あるいは範囲から外れることなく他の実施例に適用することができる。したがって、本発明は、ここに示された実施例に制限されるように意図されるものではなく、ここで開示された本質と新規な特徴と一致する最も広い範囲が与えられるべきものである。

図1は、本発明の代表的な実施例による、バイアスされるデバイスに接続されたバイアス発生器のブロック図である。図2は、電流源とトランジスタが電界効果トランジスタ(FET)である場合の、代表的なバイアス発生器の図式表示である。図3は、従来のバイアス発生器の概要図である。

Claims

第１の入力ポートと第１の出力ポートと第１の制御ポートとを有する第１のトランジスタであって、前記第１の制御ポートの電圧が前記第１の入力ポートから前記第１の出力ポートへ流れる前記第１のトランジスタの第１の電流を決定する前記第１のトランジスタと、
前記第１の出力ポートと共通電位との間に接続された基準負荷と、
第２の入力ポートと第２の出力ポートとを有し、さらに前記第１の制御ポートと前記第２の入力ポートとに接続された第２の制御ポートを有する第２のトランジスタであって、前記第１の制御ポートの電圧が前記第２の入力ポートから前記第２の出力ポートへ流れる前記第２のトランジスタの第２の電流を決定し、前記制御ポートが、バイアスされるデバイスに接続可能な前記第２のトランジスタと、
前記第１の電流を供給する第１の電流源と、
前記第１の電流よりも大きい前記第２の電流を供給する第２の電流源と、
を備えたバイアス発生器。
前記第１のトランジスタのサイズは前記第２のトランジスタのサイズと同じである、請求項1に記載のバイアス発生器。
前記第１の電流源は、第３の入力ポートと第３の出力ポートと前記第３の出力ポートに接続された第３の制御ポートとを有する第３のトランジスタを備え、前記第２の電流源は、第４の入力ポートと第４の出力ポートと前記第３の制御ポートに接続された第４の制御ポートとを有する第４のトランジスタを備える、請求項２に記載のバイアス発生器。
前記第４のトランジスタのサイズは前記第３のトランジスタのサイズより大きい、請求項３に記載のバイアス発生器。
前記第４のトランジスタのサイズは前記第３のトランジスタのサイズの少なくとも２倍である、請求項4に記載のバイアス発生器。
前記第４のトランジスタのサイズは前記第３のトランジスタのサイズの少なくとも4倍である、請求項５に記載のバイアス発生器。
前記第１のトランジスタと前記第２のトランジスタと前記第３のトランジスタと前記第４のトランジスタは、ともに、電界効果トランジスタ(FET)であり、前記入力ポートはドレイン、出力ポートはソース、制御ポートはゲートである、請求項４に記載のバイアス発生器。
前記第２の電流は前記第１の電流の少なくとも２倍である、請求項１に記載のバイアス発生器。
前記第２の電流は前記第１の電流よりも少なくとも４倍大きい、請求項８に記載のバイアス発生器。
第１のドレインと第１のソースと第１のゲートとを有する第１の電界効果トランジスタ(FET)であって、前記第１のゲートの電圧が前記第１のドレインから前記第１のソースへ流れる前記第１のFETの第１の電流を決定する前記第１のトランジスタと、
前記第１のソースと共通電位との間に接続された基準負荷と、
第２のドレインと第２のソースとを有しさらに前記第１のゲートと前記第２のドレインとに接続された第２のゲートを有する第２のFETであって、前記第１のゲートの電圧が前記第２のドレインから前記第２のソースへ流れる前記第２のFETの第２の電流を決定し、前記ゲートが、前記第２のFETと同じチャンネルアスペクト比を持つバイアスされるデバイスと接続される前記第２のFETと、
前記第１の電流を供給する第３のFETと、
前記第１の電流より大きい前記第２の電流を供給する第４のFETと、
を備えたバイアス発生器。
前記第２の電流は前記第１の電流の少なくとも２倍である、請求項10に記載のバイアス発生器。
前記第２の電流は前記第１の電流の少なくとも４倍である、請求項11に記載のバイアス発生器。
前記第４のFETのサイズは、前記第３のFETのサイズの少なくとも２倍である、請求項10に記載のバイアス発生器。
前記第４のFETのサイズは、前記第３のFETのサイズの少なくとも４倍である、請求項11に記載のバイアス発生器。
第１の入力ポートと第１の出力ポートと第１の制御ポートとを有し、かつバイアスされるデバイスをバイアスするための第１のバイアス手段であって、前記第１の制御ポートの電圧が、前記第１の入力ポートから前記第１の出力ポートへ流れる前記第１のバイアス手段の第１の電流を決定する前記第１のバイアス手段と、
前記第１の出力ポートと共通電位との間に接続され、前記第１のバイアス手段に基準負荷をかけるための基準負荷手段と、
第２の入力ポートと第２の出力ポートとを有しさらに前記第１の制御ポートと前記第２の入力ポートとに接続された第２の制御ポートを有する第２のバイアス手段であって、前記第１の制御ポートの電圧が、前記第２の入力ポートから前記第２の出力ポートへ流れる前記第２のバイアス手段の第２の電流を決定し、前記制御ポートが、バイアスされるデバイスと接続可能な前記第２のバイアス手段と、
前記第１の電流を供給するための第１の電流源手段と、
前記第１の電流より大きい前記第２の電流を供給するための第２の電流源手段と、
を備えたバイアス発生器。
前記第１のバイアス手段のサイズは前記第２のバイアス手段のサイズと同じである、請求項15に記載のバイアス発生器。
前記第１の電流源手段は、第３の入力ポートと第３の出力ポートと前記第３の出力ポートに接続された第３の制御ポートとを有し、かつ前記バイアスされるデバイスをバイアスする第３のバイアス手段を備え、前記第２の電流源手段は、第４の入力ポートと第４の出力ポートと前記第３の制御ポートに接続された第４の制御ポートとを有し、かつ前記バイアスされるデバイスをバイアスする第４のバイアス手段を備える、請求項16に記載のバイアス発生器。
前記第４のバイアス手段のサイズは前記第３のバイアス手段のサイズより大きい、請求項17に記載のバイアス発生器。