JP2009526481A - 二導体式全二重バスを双方向単一導体式バスに接続するためのレベルシフト多重化回路 - Google Patents
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Abstract
Description
本発明は、概して無線通信システムに関し、特に、二導体式(two conductor)全二重バスを双方向単一導体式(single conductor)バスに接続するためのレベルシフト多重化(level shifting multiplexing)回路に関する。
プロセッサは、他のデバイスおよび他のプロセッサと通信するために、バスを介してデータを交換する。典型的な編成は、スレーブプロセッサなどの1つ以上のデバイスと通信するために、汎用非同期受信器/送信器(UART)を利用する二線式デバイスを含む。バスは、複数のデバイスがワイヤなどの1つ以上の導体を介して通信することを可能にする。サイズ、電源電力、および他の因子と関連する設計上の制限によって、パッケージングされる電子デバイス上のピン数、ワイヤ、および他の導体の数を制限することは、しばしば有利である。単一導体式バスは、複数導体式バスに比べてより少ないピンおよび導体を可能にする。しかし、単一導体式バスを利用する従来の設計は、単一導体式バスに接続されるデバイスが、二導体式バス上で通信するデバイスと同じ電圧で動作しなければならないという点で、制限される。
レベルシフト多重化回路は、二導体式全二重バス(二導体式バス)と単一導体式双方向半二重バス(単一導体式バス)との間のインタフェースを提供する。ここで、二導体式バスが第1の電源電圧で動作し、単一導体式バスが第2の電源電圧で動作する。単一導体式バスと二導体式バスの受信導体との間に接続される第1のスイッチング回路は、第1のスイッチング電圧閾値が超えられるときに、受信導体に対して低い論理信号を提供するように構成され、第1のスイッチング電圧閾値が超えられないときに、受信導体に対して高い論理信号を提供するように構成される。単一導体式バスと二導体式バスの送信導体との間に接続される第2のスイッチング回路は、高い論理信号が単一導体式バス上で受信されない場合、送信導体の電圧が第2のスイッチング電圧閾値を超えるときに、第1のスイッチング電圧閾値を下回る電圧を提供するように構成される。第2のスイッチング回路は、低い論理信号が単一導体式バス上で受信されない場合、送信導体電圧が第2のスイッチング電圧閾値を超えるときに、第1のスイッチング電圧閾値を上回る電圧を提供するようにさらに構成される。
図1は、本発明の例示的な実施形態による、二導体式全二重バス102と単一導体式双方向バス106との間に接続されるレベルシフト多重化回路のブロック図である。図1において記述されるブロックの機能および動作は、任意の数のデバイス、回路、または素子において実装され得る。2つ以上の機能ブロックは、単一のデバイス中に統合され得、任意の単一デバイスにおいて実行されるように記述された機能は、いくつかのデバイスを介して実装され得る。スイッチング回路は、例示的な実施形態において、N−チャンネル金属酸化膜半導体電界効果型トランジスタ(MOSFET)および抵抗器を含む。スイッチング回路は、図1のレベルシフト多重化回路100内の2つのブロックによって表されるけれども、スイッチング回路116、118の構成要素(スイッチング回路116、118の一部分として記述される構成要素)のいくつかは、バス102、106の1つに接続されるデバイスの一部分として実装され得る。以下で説明されるように、例えば、第2のスイッチング回路118の抵抗器は、例示的な実施形態において、単一導体式バス106に接続される単一バスデバイスの一部分として実装される。
Claims (19)
- 第1の電圧源を基準とする二導体式全二重バスを、第2の電圧源を基準とする単一導体式双方向半二重バスに接続するためのレベルシフト多重化回路であって、該回路は、
第1のスイッチング回路であって、該第1のスイッチング回路は、該二導体式全二重バスの受信導体と該単一導体式双方向バスとの間を接続し、かつ第1のスイッチング電圧閾値を有し、該単一導体式バスに接続される第1のゲートにおける電圧が該第1のスイッチング電圧閾値を超えるときに、該受信導体において低い論理レベルをもたらすように構成される、スイッチング回路と、
第2のスイッチング回路であって、該第2のスイッチング回路は、該二導体式全二重バスの送信導体と該単一導体式双方向バスとの間を接続するように構成される、スイッチング回路と
を備え、
該第2のスイッチング回路は、低い論理信号が該単一導体式バス上で受信されない場合、該送信導体上の送信導体電圧が該第2のスイッチング回路の第2のスイッチング電圧閾値を下回るときに、該第1のスイッチング回路の該第1のスイッチング電圧閾値を超える高い電圧を、該第1のゲートにおいて提示し、
該第2のスイッチング回路は、高い論理信号が該単一導体式バス上で受信されない場合、該送信導体電圧が該第2のスイッチング電圧閾値を上回るときに、該第1のスイッチング回路の該第1のスイッチング電圧閾値を下回る低い電圧を、該第1のゲートにおいて提示するように構成される、回路。 - 前記第1のスイッチング回路は、
第1のトランジスタであって、該第1のトランジスタは、グランドに接続される第1のソースと、前記単一導体式バスに接続される前記第1のゲートと、第1のドレインとを有する、第1のトランジスタと、
該第1のドレインと電圧源との間に接続される、第1の抵抗器と
を備え、
前記第2のスイッチング回路は、
第2のトランジスタであって、該第2のトランジスタは、グランドに接続される第2のソース、前記送信導体に接続される第2のゲート、および第2のドレインを有する、第2のトランジスタと、
該第2のドレインと該第1のゲートとの間に接続される、第2の抵抗器と、
該第2のゲートとグランドとの間に接続される、第3の抵抗器と、
前記第2の電圧源と該単一導体式バスとの間に接続される、第4の抵抗器と
を備える、請求項1に記載の回路。 - 前記第2のスイッチング回路は、前記単一導体式バスとグランドとの間に接続される、第5の抵抗器を備える、請求項2に記載の回路。
- 前記第4の抵抗器と前記第2の抵抗器とによって形成される分圧器であって、該分圧器は、高い論理信号が前記単一導体式バス上で受信されない場合、高い論理レベルが第2の制御入力において提示されるときに、前記第1のスイッチング電圧閾値を下回る第1のゲート電圧をもたらす、請求項2に記載の回路。
- 前記高い論理信号が前記単一導体式バス上で受信されるときに、前記第1のゲート電圧は、前記第1のスイッチング電圧閾値を上回る、請求項4に記載の回路。
- 前記第1のトランジスタは、第1の電界効果型トランジスタ(FET)であって、前記第1のゲートは、該第1のFETの第1のゲートであり、前記第1のドレインは、該第1のFETの第1のドレインであり、前記第1のソースは、該第1のFETの第1のソースであり、
前記第2のトランジスタは、第2のFETであって、前記第2のゲートは、該第2のFETの第2のゲートであり、前記第2のドレインは、該第2のFETの第2のドレインであり、前記第2のソースは、該第2のFETの第2のソースである、請求項2に記載の回路。 - 前記第1のトランジスタおよび前記第2のトランジスタは、N−チャンネル金属酸化膜半導体電界効果型トランジスタ(MOSFET)である、請求項6に記載の回路。
- 第1の電源電圧を基準とする二導体式全二重バスを、第2の電源電圧を基準とする単一導体式双方向半二重バスに接続するための回路であって、該回路は、
第1の電界効果型トランジスタ(FET)であって、該第1のFETは、第1の抵抗器を介して該第1の電源電圧に接続される第1のドレインと、グランドに接続される第1のソースと、該単一導体式双方向半二重バスに接続するように構成される第1のゲートとを有し、該第1のドレインは、該二導体式全二重バスの受信導体に接続するように構成される、第1のFETと、
第2のFETであって、該第2のFETは、第2の抵抗器を介して該第1のゲートに接続される第2のドレインと、グランドに接続される第2のソースと、該二導体式全二重バスの送信導体に接続するように構成される第2のゲートとを有する、第2のFETと
を備える、回路。 - 前記単一導体式双方向半二重バスは、前記第2の電源電圧から該単一導体式双方向半二重バスに接続されるプルアップ抵抗器を備える、請求項8に記載の回路。
- 前記第2の抵抗器は、プルアップ抵抗器の抵抗を下回る抵抗を有する、請求項9に記載の回路。
- 前記第2の抵抗器の抵抗は、前記プルアップ抵抗器の抵抗の10分の1である、請求項10に記載の回路。
- 前記第2のゲートからグランドに接続される第3の抵抗器をさらに備える、請求項9に記載の回路。
- 前記単一導体式双方向半二重バスからグランドに接続されるプルダウン抵抗器をさらに備える、請求項12に記載の回路。
- 前記プルダウン抵抗器は、前記プルアップ抵抗器のプルアップ抵抗の少なくとも30倍のプルダウン抵抗を有する、請求項13に記載の回路。
- 前記第1のFETは、第1のゲート対ソース電圧閾値(第1のVgs閾値)を有し、前記第2のFETは、第2のゲート対ソース電圧閾値(第2のVgs閾値)を有し、該第2のFETは、前記単一導体式双方向半二重バスに接続されるデバイスが低い論理レベルを送信しない場合、該第2のFETの第2のゲート電圧が該第2のVgs閾値を下回るときに、前記第2の抵抗器の抵抗と前記プルアップ抵抗器の抵抗の比率が、該第1のVgs閾値を超える第1のゲート電圧をもたらす、請求項13に記載の回路。
- 前記第1のFETは、第1のゲート対ソース電圧閾値(第1のVgs閾値)を有し、前記第2のFETは、第2のゲート対ソース電圧閾値(第2のVgs閾値)を有し、該第2のFETは、前記単一導体式双方向半二重バスに接続されるデバイスが低い論理レベルを送信しない場合、該第2のFETの第2のゲート電圧が該第2のVgs閾値を下回るときに、前記プルダウンの抵抗と前記プルアップの抵抗の比率が、該第1のVgs閾値を下回る第1のゲート電圧をもたらす、請求項13に記載の回路。
- 前記単一導体式双方向半二重バスに接続される前記デバイスが高い論理レベルを送信しない場合、前記第2のゲート電圧が前記第2のVgs閾値を上回るときに、前記比率が、前記第1のVgs閾値を下回る第1のゲート電圧をもたらす、請求項16に記載の回路。
- 第1の電圧源を基準とする二導体式全二重バスを、第2の電圧源を基準とする単一導体式双方向半二重バスに接続するためのレベルシフト多重化回路であって、該回路は、
第1のスイッチング手段であって、該第1のスイッチング手段は、第1のスイッチング電圧閾値が該単一導体式双方向バス上で超えられるときに、該二導体式全二重バスの受信導体に対して低い論理レベルをスイッチングし、該第1のスイッチング電圧閾値が該単一導体式双方向バス上で超えられないときに、高い論理レベルをスイッチングする、第1のスイッチング手段と、
第2のスイッチング手段であって、該第2のスイッチング手段は、該二導体式全二重バスの送信導体電圧と、該単一導体式双方向バスに接続されるデバイスによって送信される論理レベルとに基づいて、該第1のスイッチング電圧閾値に関係のある低い電圧および高い電圧を該単一導体式双方向バスに対してスイッチングする、第2のスイッチング手段と
を備える、回路。 - 前記第2のスイッチング手段は、
低い論理信号が前記単一導体式バス上で受信されない場合、送信導体上の前記送信導体電圧が第2のスイッチング回路の第2のスイッチング電圧閾値を下回るときに、第1のスイッチング回路の前記第1のスイッチング電圧閾値を超える高い電圧をスイッチングし、
高い論理信号が該単一導体式バス上で受信されない場合、該送信導体電圧が該第2のスイッチング電圧閾値を上回るときに、該第1のスイッチング回路の該第1のスイッチング電圧閾値を下回る低い電圧をスイッチングする、請求項18に記載の回路。
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