JP2009524937A - ひっくり返して取付けられかつアンダーフィルした積層半導体デバイス - Google Patents

ひっくり返して取付けられかつアンダーフィルした積層半導体デバイス Download PDF

Info

Publication number
JP2009524937A
JP2009524937A JP2008552533A JP2008552533A JP2009524937A JP 2009524937 A JP2009524937 A JP 2009524937A JP 2008552533 A JP2008552533 A JP 2008552533A JP 2008552533 A JP2008552533 A JP 2008552533A JP 2009524937 A JP2009524937 A JP 2009524937A
Authority
JP
Japan
Prior art keywords
tape
reflow
base sheet
semiconductor
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP2008552533A
Other languages
English (en)
Inventor
正純 雨海
雅子 渡辺
Original Assignee
テキサス インスツルメンツ インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by テキサス インスツルメンツ インコーポレイテッド filed Critical テキサス インスツルメンツ インコーポレイテッド
Publication of JP2009524937A publication Critical patent/JP2009524937A/ja
Abandoned legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457—Solder materials or compositions; Methods of application thereof
    • H05K3/3478—Applying solder preforms; Transferring prefabricated solder patterns
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H01L2224/11474—Multilayer masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H01L2224/1148—Permanent masks, i.e. masks left in the finished device, e.g. passivation layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/8388—Hardening the adhesive by cooling, e.g. for thermoplastics or hot-melt adhesives
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10424—Frame holders
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954—Other details of electrical connections
    • H05K2201/10977—Encapsulated connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01—Tools for processing; Objects used during processing
    • H05K2203/0191—Using tape or non-metallic foil in a process, e.g. during filling of a hole with conductive paste
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/041—Solder preforms in the shape of solder balls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/043—Reflowing of solder coated conductors, not during connection of components, e.g. reflowing solder paste
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Adhesive Tapes (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

半導体組立でキャリヤとして使うためのテープであって、第１面（１０１ａ）および第２面（１０１ｂ）を有する、高分子、好ましくは熱可塑性材料のベースシート（１０１）を有するテープ。高分子接着膜（１０２、１０４）および異なる、好ましくは不活性の材料の箔（１０３、１０５）がこのベースシートに第１および第２面側の両方で取付けてあり、そこでそれらがテープに厚さ（１２０）をもたらす。複数の孔がテープ厚さを貫通して作ってあり、これらの孔は、第２テープ面と約７０°と８０°の間の角度に先細りになっているのが好ましい。推奨直径（３０２）がテープ厚さとほぼ等しい、リフロー金属要素（３０１）がこれらの孔の各々に保持してある。

Description

本発明は、一般的には電子システムおよび半導体デバイスの分野に関し、および、更に具体的には、ひっくり返して組立てられ、アンダーフィルしかつ積層した半導体デバイスを製造する方法に関する。
集積回路（ＩＣ）チップを半田突起結合によって、プリント回路マザーボードのような、導電線のある絶縁基板上に組立てるとき、このチップは、この基板からある隙間だけ離間し、これらの半田突起がこの隙間を横切って伸びる。このＩＣチップは、典型的にシリコン、シリコンゲルマニウム、またはガリウム砒素のような半導体であり、この基板は、通常セラミックまたはＦＲ−４のような重合体ベースの材料で出来ている。従って、このチップと基板の熱膨張係数（ＣＴＥ）の間に、例えば、半導体材料としてのシリコン（約２．５ｐｐｍ／℃）と基板材料としてのプラスチックＦＲ−４（約２５ｐｐｍ／℃）で、かなりの差があり、このＣＴＥの差の大きさはほぼ一桁である。このＣＴＥの差の結果として、この組立体がデバイスの使用中または信頼度試験中に温度サイクルを受けるとき、この半田相互結合に、特に継手の領域に熱機械的応力が生じる。これらの応力は、これらの継手および突起を疲労させる傾向があり、亀裂およびその結果のこの組立体の故障に帰する。どんな初期の微小亀裂も落下試験のような機械的衝撃試験中に悪化するだろう。
この機械的応力を分散し且つ電気的結合に影響することなくこれらの半田継手を強化するために、半導体チップと基板の間の隙間を通例高分子材料で埋め、それがこれらの突起を封じ込めおよびこの隙間のあらゆるスペースを埋める。例えば、ＩＢＭ社が開発した周知の“Ｃ−４”プロセスでは、高分子材料を使ってシリコンチップとセラミック基板の間の隙間のあらゆるスペースを埋める。
この封止材は、典型的には半田突起がリフロー処理を受け且つＩＣチップと基板の間の電気的接触のための金属継手を作ってから適用する。時には“アンダーフィル”と呼ぶ、粘性の高分子、熱硬化性先駆物質をこのチップに隣接して基板上に分配し、毛管力によってこの隙間に引込む。次に、この先駆物質を加熱し、重合しおよび“硬化して”この封止材を作り、この硬化処理後、この封止材は硬く、再び軟化することはない。
このアンダーフィル硬化処理に必要な温度サイクルがそれだけで熱機械的応力を作り出すことがあり、それがチップおよび／または半田の相互結合に有害かも知れないことは、この業界で周知である。この組立体をリフロー温度から周囲温度へ冷却するとき、追加の応力が生じる。これらの処理工程によって生じた応力は、この半田継手を層間剥離し、このチップのパッシベーションに亀裂を入れ、またはこれらの回路構造に割れ目を伝播するかも知れない。一般的に、集積回路の積層構造の亀裂に対する感度は、種々の層の厚さが減りおよび低誘電率絶縁体の機械的弱さが増すと、強烈に増加し、どんな初期の微小亀裂も落下試験のような機械的衝撃試験によって拡大するだろう。
出願人は、アンダーフィルプロセスの有害な副作用なしに、このアンダーフィル材料の応力分散の利益を享受できて、デバイス信頼度を向上する結果となる、コスト効果の高い組立方法論が必要であることを認識している。もし、この方法論がデバイス修理または再加工の機会を提供するならば、それは技術的利点である。この方法論は、異なる半導体製品群に、特に堆積した半導体デバイスパッケージに、並びに広範囲な設計およびプロセス変動に適用するために十分統一性があり、低コストであり、および柔軟でなければならない。もし、生産サイクルタイムを短縮し且つ処理量を増加しながらこれらの革新を達成すれば、それはもう一つの技術的利点である。
この発明の一実施例は、キャリヤとして使うためのテープであって、第１および第２面を有する高分子、好ましくは熱可塑性の、材料の一つ以上のベースシートから成るテープである。高分子接着膜および異なる材料の箔がこのベースシートにこの第１および第２面側の両方で取付けてあり、それでそれらがこのテープに厚さをもたらす。複数の孔がこのテープ厚さを貫通して作ってあり、および推奨直径がこのテープ厚さとほぼ等しい、リフロー金属要素がこれらの孔の各々に配置してある。
この発明のもう一つの実施例は、ある外形および複数の接触パッドを備える半導体デバイス並びに複数の端子パッドを備える外部部品で作った半導体パッケージである。この部品は、このデバイスから離間し、およびこれらの端子パッドは、それぞれ、これらのデバイス接触パッドと整列している。リフロー要素がこれらの接触パッドの各々をそのそれぞれの端子パッドと相互結合する。熱可塑性プラスチック材料がこのデバイスとこの部品の間のスペースを埋め、この材料は、このデバイス、この部品およびこのリフロー要素に付着する。更に、この材料は、このデバイスの外形と実質的に一致する外形を有し、およびこのスペースを実質的に空隙なく埋める。
このデバイスが半導体チップであるとき、この外部部品は、このチップの裏返し組立に適する基板である。このデバイスが組立てた半導体チップを容器に封入する半導体パッケージ、またはパッケージのスタックであるとき、この外部部品は、このパッケージのひっくり返し取付けに適する基板である。この充填材料の性質が熱可塑性であるために、このリフロー要素をリフローさせるための温度範囲に達したとき、完成したデバイスを再加工できる。
この発明のもう一つの実施例は、半導体パッケージを組立てるための方法であって、そこではある外形および複数の接触パッドを有する半導体デバイスを用意し、更に上に説明したようなテープを用意し、これらの孔、従ってこれらの孔の中のリフロー要素の位置がこれらの接触パッドの位置と整合する。この箔をこの第１テープ面側から除去し、それによってこの第１テープ側上の高分子接着膜を露出する。次にこの第１テープ側上の第１高分子接着膜がこのデバイスを適所に保持する間に、このテープのリフロー要素をこのデバイス接触パッドと接触させて配置する。このデバイスおよびこのテープにこれらのリフロー要素をリフローさせ且つこの熱可塑性ベースシートを液化するに十分な熱エネルギーを供給する。周囲温度への冷却後、このテープが実質的に空隙を残すことなくこのデバイスに付着する。
この方法の処理工程を、これらのテープ孔の中のリフロー要素の位置と整合する位置に複数の端子パッドを有する外部部品を用意することによって続けてもよい。この箔を第２テープ面側から除去し、それによってこの第２テープ側上に高分子接着膜を露出する。次にこの第２テープ側上の高分子接着膜がこの外部部品を適所に保持する間に、このテープのリフロー要素をこの外部部品の端子パッドと接触させて配置する。このデバイス、このテープおよびこの外部部品に、これらのリフロー要素をリフローさせ且つこの熱可塑性ベースシートを液化するに十分な熱エネルギーを供給する。周囲温度への冷却後、このテープは、この加工物をこの外部部品から離間し且つこのスペースを実質的に空隙を残すことなく埋めながら、この外部部品に付着する。
このデバイスが半導体チップであるとき、この外部部品は、このチップの裏返し組立に適する基板である。このデバイスが複数の半導体チップを含む半導体ウエハであるとき、この外部部品は、このウエハのひっくり返し組立に適する基板である。このデバイスが組立てた半導体チップを容器に封入する半導体パッケージ、またはパッケージのスタックであるとき、この外部部品は、このパッケージまたはスタックのひっくり返し取付けに適する基板である。
この発明の実施例は、フリップチップ組立体、ＢＧＡパッケージ、チップスケールおよびチップサイズ・パッケージ、パッケージ・オン・パッケージ並びに基板およびその他の外部部品へのリフロー取付けを意図する別のデバイスに関連する。この発明が、半導体部品と基板の間の間隔、これらの部品感の接着力、およびこの組立プロセスに必要な温度範囲の選択のような本質的組立パラメータを同時に制御しながら、デバイスの半導体部品と熱膨張係数が異なる基板との間の熱機械的応力を減らすための方法論を提供することは技術的利点である。追加の技術的利点は、熱可塑性プラスチックテープで作ったデバイスが再加工可能であるという事実から派生する。更に、裏返し組立後の従来のアンダーフィル処理がなくなるので、このプロセスの流れが単純化される。
この発明の一実施例を図１Ａの概略断面図に、特に半導体デバイス組立でキャリヤとして使うための、全体を１００で指す、テープとして描く。このテープ１００は、好ましくは約２５ないし４５０μｍの厚さ範囲内の熱可塑性プラスチック材料の、高分子材料のベースシート１０１からなり、あるデバイスに対して、この厚さは約８００μｍに達するかも知れない。推奨する熱可塑性ベースシート材料には、アクリル樹脂またはシリコン樹脂を伴う長鎖ポリイミド、アクリル樹脂を伴う長鎖ポリエチレン、およびアクリル樹脂を伴う長鎖ポリプロピレンがある。このベースシート材料は、このテープに埋込んだリフロー要素がリフローするために必要なのと同じ温度範囲で軟化し且つ低粘度または液相に入るように選ぶのが好ましい（以下参照）。この温度範囲には、例えば、このデバイスを組立てるために選んだ半田の溶融温度がある。このベースシートを熱可塑性プラスチック材料から選ぶと、この熱可塑性プラスチック材料を液化しおよび固化する工程を難なく多数回繰返せるかも知れないので、技術的利点である。この熱膨張係数を約８と１２０ｐｐｍの間、および弾性率を約１００と１００００ＭＰａの間に選ぶのが好ましい。
ベースシート１０１は、第１面１０１ａおよび第２面１０１ｂを有する。この第１面１０１ａに取付けてあるのは、第１高分子接着膜１０２で、それに異なる材料の第１箔１０３が続く。同様に、第２面１０１ｂに取付けてあるのは、第２高分子接着膜１０４で、それに異なる材料の第２箔１０５が続く。これらの接着膜１０２および１０４は、接着性があるだけでなく、容易に剥離もできる、エポキシ、ポリイミド、またはシリコンのような高分子材料を含むのが好ましく、この接着膜の推奨する厚さ範囲は約２５ないし１００μｍである。これらの箔１０３および１０５は、ＰＶＣおよびＰＥＴのような不活性材料を含み、推奨する厚さ範囲は約２５ないし５０μｍである。箔１０３および１０５は、時には“セパレータ”と呼ばれる。テープ１００のような積層テープは、市販され、例えば、日本のリンテック社によってカスタム仕様に作ることもできる。
ベースシート１０１、高分子接着膜１０２および１０４、並びに箔１０３および１０５の組合わせは、テープ１００に厚さ１１０をもたらす。厚さ１１０は、半田ボールのようなリフロー要素のためのスペースを提供するためにテープ１００の複数の孔が貫通する（図３参照）。
図１Ｂは、図１Ａのテープの変形を示す。中心ベースシートは、二つの膜１２１および１２２からなり、それらは全面積に亘って互いに接着してある。両膜は、高分子材料、好ましくは熱可塑性シリコン材料製で、やはりアクリル樹脂またはシリコン樹脂を伴う長鎖ポリイミド、アクリル樹脂を伴う長鎖ポリエチレン、およびアクリル樹脂を伴う長鎖ポリプロピレンを含む。１膜だけに比べた２膜の利点は、このテープを貫通する孔に挿入した半田ボールへの粘着性の改善である（図３参照）。膜１２１および１２２は、厚さが同じでも異なってもよく、個々のベース膜厚さは、典型的に約２０ないし１００μｍの範囲内にあるが、同時に、この対のベースシート厚さ１２０は４５０μｍ以上に達するかも知れない。
テープ厚さ１１０または１２０は、これらのテープ孔に挿入すべき半田ボールのサイズによって決り、次に、このボールサイズは、意図するボールピッチによって決る。例えば、０．８ｍｍのボールピッチは、３５０ないし４００μｍのボール直径を使い、０．５ｍｍのボールピッチは、２５０ないし３００μｍのボール直径を使う。製品が異なるボールサイズを要するとき、このテープ厚さも変える必要がある。
テープ１００をシートとして具体化するとき、複数の孔をテープ１００に作ってもよい。これらの孔の位置は、何れかの所定のパターンに選択することができる。図２は、一つの特定の孔を更に詳しく示す。この孔は、テープの片側で幾らか大きい直径２０１をおよびテープの反対側で小さい直径２０２を有し、先細りの輪郭になる。これらの直径は、半田ボールまたは円筒がこの孔に確実に嵌れるように選択する。これらの先細りの壁は、小径開口部で角度２０３を形成する。推奨する角度２０３は、約７０°と８０°の間である。
孔明け工程に使える手法には、レーザ、機械的ドリルおよび機械的打抜きがある。経験からレーザ法がドリルまたは打抜き法に優ることが判っている。推奨するレーザ法は、エキシマレーザで、それはエキシマレーザが深さ１１０並びに直径２０１および２０２を形成するために±５μｍの精度を有するからである。この孔は円くてもよくまたは何か他の所定の外形を有してもよく、この孔の直径は、全ての孔に対して同じでも、違ってもよい。
図３は、深さ１１０の孔の中の一つのリフロー金属要素３０１を示す。リフロー要素３０１は、孔直径２０２より大きいが、孔直径２０１より僅かに小さい直径３０２を有するのが好ましい。この様に、リフロー要素３０１は、この孔の中の適所にしっかりと保持され、押しのけられまたは抜落ちることがない。
テープ１００の技術的に優れた特徴を強調するために、図４ないし７は、ある外形および複数の接触パッドを有する、半導体デバイスを使う組立およびデバイス製造の種々の処理工程を描写する。半導体産業の実施例では、このデバイスが複数の半導体チップを含む半導体ウエハか、または個々の半導体チップ、または基板上に組立てた半導体チップを容器に封入する、半導体パッケージ、または半導体パッケージのスタックである。このテープは、複数の孔およびこのデバイスの接触パッドの位置と整合する位置に挿入したリフロー要素を備える。
このプロセスの流れは、図４から始り、そこでは先細りの孔の狭い開口２０２を囲むセパレータ１０５が除去してある。高分子接着膜１０４が今は露出している。リフロー要素３０１は、高分子ベース膜１０１と接触しているので、適所にしっかりと留まる。多くの用途に対して、要素３０１および孔のサイズは、このプロセスの流れのこの段階で要素３０１がこの孔から僅かに突出しているように選択してある。
次に、半導体デバイスを用意する。特定のデバイスの例として、上方に向いた複数の半導体チップを備える半導体ウエハを挙げる。各チップは、上方に向いた、複数の接触パッドを有する。このテープをこのウエハの上に置き、テープ孔の中の複数のリフロー要素の位置がこのウエハ上の半導体チップの接触パッドの位置と整合するようにする。このテープを下げてこのテープの各リフロー要素をこのウエハのそれと対応する接触パッドと接触させる。高分子接着膜１０４もこのデバイスと接触し、このテープとデバイスを安定化するのを助けるのが好ましい。
特定のデバイスのもう一つの例として、基板上に実装し（例えば、アタッチメントおよびワイヤボンディングによって）且つ成形コンパウンドによって封入した複数の半導体チップを含む、成形した実体を宛がう。この基板は、上方に向いた、各実装チップ用の複数の接触パッドを有する。このテープをこの成形した実体の上に置き、テープ孔の中の複数のリフロー要素の位置がこの成形した実体の基板の接触パッドの位置と整合するようにする。高分子接着膜１０４もこの成形した実体と接触し、このテープと実体を安定化するのを助けるのが好ましい。
図５の概略断面図は、この製造プロセスの次の工程を示す。テープ５１０の各リフロー要素５０３をデバイス５０１のそれぞれの接触パッド５０２と接触させる（デバイス５０１が半導体チップ、半導体パッケージ、またはパッケージの堆積でもよいことは先に述べてある）。この工程は、デバイス５０１を然るべき位置に保持する高分子接着膜１０４によって容易にしてもよい。次にリフロー要素５０３をリフローさせるに十分な熱エネルギーをデバイス５０１およびテープ５１０に供給し、熱可塑性ベースシート５０４（図１Ａ、２、３および４ではリフロー前を１０１で指す）を液化し、それによってテープ５１０をデバイス５０１に取付ける。
図５に、この加熱サイクルの影響を二つの結果によって概略的に示す、リフロー要素５０３（例えば、半田ボール）がパッド６０５の全長に亘って継手５０６を形成していて、一方このリフロー要素の残りの表面が表面張力によってほぼ球形の形状に引込まれている。軟化した熱可塑性プラスチック材料５０４が継手５０６およびリフローした金属くびれ５０８の周りの空いているスペース５０７を埋めている。適切な加熱温度および時間を選ぶことによって、周囲の熱可塑性プラスチック材料が実質的に空隙を残すことなくスペース５０７を埋める。
デバイスが個々のチップまたは個々のパッケージである、これらの実施例を周囲温度に冷却したとき、この熱可塑性プラスチック材料は、この加工物の外形と実質的に整列する外形を形成している。ここで定義するように、“整列”とは、この加工物の外形を継続する、直線を含むだけでなく、小さい凹凸輪郭も含む。しかし、“整列”は、典型的に従来技術で熱硬化性アンダーフィル材料を分配することによって形成される、周知のメニスカスを除外する。従来の製造プロセスでは、この低粘性熱硬化性材料を表面張力によって追立ててデバイス輪郭の外側に突出させ、周知のメニスカスを形成する。
次の処理工程では、先細り孔の広い開口２０１を囲むセパレータ１０３を除去して、第１高分子接着膜１０２を露出する。この結果を図６に示す。
デバイス５０１が個々の半導体チップでなく、複数の半導体チップを含む半導体ウエハ全体であるときは、図６に示す段階後の次の処理工程として、このテープに組付けた、ウエハを個々の組立てたデバイスに分離することが好ましい。推奨する分離方法は、鋸引である。
同様に、デバイス５０１が個々の半導体パッケージでなく、複数の組立且つ容器に封入した半導体チップを含む成形した実体の全体であるとき、図６に示す段階後の次の処理工程は、このテープに組付けた実体を個々の組立てたパッケージへ分離することであるのが好ましい。推奨する分離方法は、鋸引である。
次の処理工程のために、外部部品を用意し、それは、リフロー要素の位置と整合する位置に複数の端子パッドを有する。例として、この外部部品は、先にこのテープに取付けてある、半導体チップの裏返し組立に適する基板でもよい。もう一つの例として、この外部部品は、先にこのテープに取付けてある、半導体パッケージの裏返し組立に適する回路基板でもよい。
図７で、この外部部品を７０１で指し、および複数の端子パッドの一つを７０２で指す。このテープの取付けた残りと共に接触パッド５０２を備えるデバイス５０１とこのリフロー要素がユニット７１０を形成する。ユニット７１０は、図６の向きに関してひっくり返してあることに注意。更に、ユニット７１０の側面輪郭が実質的に直線輪郭７１１として示してあり、この直線輪郭が上に説明したシンギュレーション（分離）工程か、または熱可塑性ベースシートを有するテープを使う組立の結果であることに注意。
デバイス接触パッド５０２に半田付けしてある、このテープのリフロー要素５０３をこの外部部品の端子パッド７０２と接触するように置く。その上、第１高分子接着膜１０２がこの外部部品７０１を適所に保持してもよい。次にリフロー要素５０３をリフローさせるに十分な熱エネルギーをデバイス５０１、テープ７２０、および外部部品７０１に供給し、テープ７２０の熱可塑性ベースシート５０４を液化する。図７に、この加熱サイクルの影響を二つの結果によって概略的に示す。リフロー要素５０３が端子パッド７０２の全長に亘って継手７０６を形成していて、および、軟化した熱可塑性プラスチック材料５０４が継手７０６およびリフローした金属くびれ７０８の周りの空いているスペース７０７を埋めている。適切な加熱温度および時間を選ぶことによって、周囲の熱可塑性プラスチック材料が実質的に空隙を残すことなくスペース７０７を埋める。更に、周囲温度への冷却後に、この熱可塑性プラスチック材料５０４は、このデバイスの外形７１１と実質的に一致する、その外形７１１をほぼ維持している。
この組立プロセスの結果として、テープ７２０および加工物５０１が外部部品７０１に取付けられ、一方このデバイス５０１は、外部部品７０１から離間している。熱可塑性“アンダーフィル”材料を適所に置いて、その熱収縮が従来の熱硬化性アンダーフィルに比べて微々たるものであるために、リフロー相互結合および半田継手で熱機械的応力を緩和する。この仕上げ製品全体を図７で７００によって指す。
上に説明した組立処理工程のために、高分子接着膜１０２および１０４用の材料は、ほぼ周囲温度から約３００℃以上までの温度範囲で粘着性があるままであり、特別な硬化処理を要せず、および分解温度が約３００℃以上であるように選択するのが好ましい。
材料選択およびプロセス流れの上記説明から、金属リフローおよび半田付け作用のためにフラックスが必要なく、並びに温度サイクル中に金属リフローボールに作用するあらゆるプロセス関連応力が、この熱可塑性重合体が絶えず存在するために最小になることが明白である。更に、この熱可塑性プラスチック材料があらゆる空いているスペースを実質的に空隙なく埋める。経験は更に、熱可塑性プラスチック材料の選択およびそれがこの製造プロセス中に絶えず存在することがこれらの半導体製品に、温度サイクル、感湿性、および落下試験のテストは勿論、使用条件下で、先行技術の製造技術を使って製作した製品の３ないし１０倍の信頼度性能の特性を与えることを示している。
図８の概略図は、ある実施例で、半導体製品全体を８００で指し、このデバイスは半導体パッケージのスタックである。第１パッケージ８０１は、取付けたチップと反対側の面に端子パッドを備える、広い基板８０２を有する。これらの端子パッドは、テープ８１０によって、広い基板８２１を有する、第２パッケージ８２０に取付けてある。基板８２１は、二組の複数の接触パッドを有し、このチップ取付け面上に位置する複数は、パッケージ８０１への結合に役立ち、反対の基板返上に位置する他の複数は外部部品８４０への取付けに役立つ。これら二つのパッケージのスタックの外部部品８４０への取付けは、テープ８３０によって達成する。例として、外部部品８４０は、回路配線基板でもよい。
このリフロー処理工程で、半田継手形成と実質的に空隙のないアンダーフィルは同時に行う。テープ８１０および８３０は、それぞれ、外形８１１および８３１を有し、それらは実質的に直線でこれらのパッケージ基板の外形と一致していることに注意。このほぼ直線の外形は、このテープベース材料の熱可塑性の結果である（成形した実体からシンギュレートしたパッケージに対し、それは、このパッケージ分離処理によってもできるかも知れない）。
パッケージのスタックは、一般的に、熱膨張係数が大きく異なる部品（シリコン、金属、重合体等）が分散してるために熱機械的応力に敏感であると知られている。従って、熱可塑性アンダーフィル材料に基づいて、従来技術の熱硬化性材料より遙かに小さい熱収縮を持つことによって熱機械的応力を著しく減らす、スタック構造および製造方法を提供することがこの発明の特別な技術的利点である。この利点があるので、当業者がこの発明の概念および方法に基づいて、落下試験のような信頼度試験で傑出した性能を有する、図８に描くような複合デバイスを構成することは容易である。
この発明を図示する実施例に関して説明したが、この説明は限定的意味で解釈されることを意図しない。この説明を参照すれば、この発明の他の実施例は勿論、これらの実施例の種々の修正および組合わせが当業者には明白だろう。一例として、かなり高いまたは低いリフロー温度の相互結合要素を有する組立体に対して、適当なベースシートの熱可塑性プラスチックおよび接着剤を、これらの材料の高分子鎖を修正することによって、配合することができる。もう一つの例として、低熱膨張係数のアンダーフィル材料を、この高分子ベース材料に不活性（無機）充填剤を加えることによって、配合することができる。従って、請求する発明がその様な修正および実施例を全て包含することを意図する。
本発明の実施例による種々の絶縁および接着剤層の構造を図解するために半導体組立に使用するテープの断面を概略的に示す。 本発明の別の実施例による種々の絶縁および接着剤層の構造を図解するために半導体組立に使用するテープの断面を概略的に示す。 テープ厚さを貫通するように作った、先細り壁の孔を有する図１Ａのテープの断面を概略的に示す。 このテープ孔に配置したリフロー金属の要素を有する図２のテープの断面図である。 このテープ構造の最外層を除去した後の図３のテープの概略断面を示す。 加工物上に組付けたテープの部分を示す概略断面図である。 取付けたリフロー要素を露出するためにセパレータ層を除去した後の図５のテープ部分を示す概略断面図である。 外部部品上に組付けた、リフロー要素を備える、シンギュレートしたテープおよび基板ユニットを示す概略断面図である。 本発明の組立テープを使って外部基板上にひっくり返して取付けられた半導体パッケージのスタックの概略断面図である。

Claims (14)

  1. キャリヤとして使うためのテープであって、
    第１および第２面を有する高分子材料のベースシート、
    該ベースシートの第１面側および第２面側に取付け、テープに厚さを付与する、高分子接着膜および異なる材料の箔、
    テープ厚さを貫通する複数の孔、および
    該各孔に位置するリフロー金属要素を含むテープ。
  2. 請求項１に記載のテープに於いて、前記ベースシートの高分子材料がアクリル樹脂またはシリコン樹脂を伴う長鎖ポリイミド、アクリル樹脂を伴う長鎖ポリエチレン、およびアクリル樹脂を伴うポリプロピレンから選択した熱可塑性プラスチック材料を含むテープ。
  3. 請求項１に記載のテープに於いて、前記ベースシートが互いに取付けた二つの重合膜から成るテープ。
  4. 請求項１ないし３の何れか１項に記載のテープに於いて、前記孔が先細りになっていて前記面と約７０°と８０°の間の角度をなすテープ。
  5. 請求項１ないし３の何れか１項に記載のテープに於いて、前記リフロー金属要素が合金半田ボールまたは合金半田円筒であるテープ。
  6. 請求項１ないし３の何れか１項に記載のテープであって、
    前記ベースシートの厚さが約２５と４５０μｍの間であり、
    前記高分子接着膜は、厚さが約２５と１００μｍの間であり且つエポキシおよびポリイミド、およびシリコンを含む一つ以上の重合体を含み、
    前記異なる材料の箔は、厚さが約１０と５０μｍの間であり且つＰＶＣおよびＰＥＴを含む不活性材料から成り、
    前記リフロー金属要素の直径が前記テープ厚さにほぼ等しいテープ。
  7. 半導体パッケージであって、
    ある外形および複数の接触パッドを有する半導体デバイス、
    複数の端子パッドを有する外部部品で、該部品が前記デバイスから離間し、およびこれらの端子パッドが、それぞれ、これらのデバイス接触パッドと整列している部品、
    前記接触パッドの各々をそのそれぞれの端子パッドと相互結合するリフロー要素、および
    前記デバイスと前記部品の間のスペースを埋める高分子材料で、該材料が前記デバイス、前記部品および前記リフロー要素に付着し、前記材料は、前記デバイスの外形と実質的に一致する外形を有し、かつ前記スペースを実質的に空隙なく埋める材料を含むパッケージ。
  8. 請求項７に記載のパッケージに於いて、前記デバイスが少なくとも一つの半導体チップを有し、および前記外部部品がこの少なくとも一つのチップの裏返し組立に適する基板であるパッケージ。
  9. 請求項７に記載のパッケージに於いて、前記高分子材料は、前記リフロー要素をリフローするために使うのとほぼ同じ温度範囲内で粘性流体に変るように使用できる熱可塑性充填材料であるパッケージ。
  10. 半導体パッケージを組立てるための方法であって、
    ある外形および複数の接触パッドを有する半導体デバイスを用意する工程、
    熱可塑性プラスチック材料のベースシート並びに第１および第２面を有するテープ、前記ベースシートの第１面側および第２面側に取付け、前記テープに厚さをもたらす、高分子接着膜および異なる材料の箔、前記テープ厚さを貫通する複数の孔、前記デバイス接触パッドの位置と整合する前記孔の各々にあるリフロー金属要素を用意する工程、
    前記箔を前記第１テープ面側から除去し、前記第１テープ側上に前記高分子接着膜を露出する工程、
    前記テープのリフロー要素をデバイス接触パッドと接触させて配置する工程、
    前記リフロー要素をリフローさせ且つ前記熱可塑性ベースシートを液化するに十分な熱エネルギーをこのデバイスおよびこのテープに供給する工程、および
    前記デバイスおよびテープを周囲温度に冷却し、それによって前記テープを前記デバイスに取付ける工程を含む方法。
  11. 請求項１０に記載の方法であって、更に、
    前記テープ孔の中のリフロー要素の位置と整合する位置に複数の端子パッドを有する外部部品を用意する工程、
    前記箔を前記第２テープ面側から除去し、前記第２テープ側上に前記高分子接着膜を露出する工程、
    前記第２テープ側上の前記高分子接着膜が前記外部部品を適所に保持するように、前記テープのリフロー要素を前記外部部品の端子パッドと接触させて配置する工程、
    前記リフロー要素をリフローさせ且つ前記熱可塑性ベースシートを液化するに十分な熱エネルギーを上記デバイス、前記テープおよび外部部品に供給する工程、および
    前記デバイス、前記テープおよび外部部品を周囲温度に冷却し、それによって、前記デバイスを前記外部部品から離間しながら、前記テープを前記外部部品に取付ける工程を含む方法。
  12. 請求項１１に記載の方法に於いて、前記液化した熱可塑性ベースシートが前記加工物と前記外部部品の間のスペースを実質的に空隙なく埋める方法。
  13. 請求項１０または１１に記載の方法に於いて、前記半導体デバイスが複数の半導体チップを含む半導体ウエハであり、および前記外部部品がこのウエハのひっくり返し組立に適する基板である方法。
  14. 請求項１３に記載の方法において、前記組立てたウエハを個々の組立てたチップに分離し、それによって半導体デバイスをシンギュレートする工程をさらに含む方法。
JP2008552533A 2006-01-24 2007-01-22 ひっくり返して取付けられかつアンダーフィルした積層半導体デバイス Abandoned JP2009524937A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/337,985 US20070170599A1 (en) 2006-01-24 2006-01-24 Flip-attached and underfilled stacked semiconductor devices
PCT/US2007/060824 WO2007087502A2 (en) 2006-01-24 2007-01-22 Flip-attached and underfilled stacked semiconductor devices

Publications (1)

Publication Number Publication Date
JP2009524937A true JP2009524937A (ja) 2009-07-02

Family

ID=38284749

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008552533A Abandoned JP2009524937A (ja) 2006-01-24 2007-01-22 ひっくり返して取付けられかつアンダーフィルした積層半導体デバイス

Country Status (7)

Country Link
US (1) US20070170599A1 (ja)
EP (1) EP1982353A4 (ja)
JP (1) JP2009524937A (ja)
KR (1) KR20080092969A (ja)
CN (1) CN101371354A (ja)
TW (1) TW200742014A (ja)
WO (1) WO2007087502A2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060064773A1 (en) * 2004-06-28 2006-03-23 Pioneer Hi-Bred International, Inc. Cell cycle polynucleotides and polypeptides and methods of use
JP2006120935A (ja) * 2004-10-22 2006-05-11 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP5044189B2 (ja) * 2006-10-24 2012-10-10 リンテック株式会社 複合型半導体装置の製造方法、及び複合型半導体装置
JP5074738B2 (ja) * 2006-10-24 2012-11-14 リンテック株式会社 複合型半導体装置用スペーサーシート、及び複合型半導体装置の製造方法
TWI478257B (zh) * 2009-08-06 2015-03-21 Htc Corp 封裝結構及封裝製程
US8847388B2 (en) * 2011-10-06 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Bump with protection structure
JP5965185B2 (ja) * 2012-03-30 2016-08-03 デクセリアルズ株式会社 回路接続材料、及びこれを用いた半導体装置の製造方法
TWI544580B (zh) * 2015-05-01 2016-08-01 頎邦科技股份有限公司 具中空腔室之半導體封裝製程
CN111434191B (zh) * 2017-11-10 2023-10-20 Lpkf激光电子股份公司 集成半导体晶片的方法和装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0560072A3 (en) * 1992-03-13 1993-10-06 Nitto Denko Corporation Anisotropic electrically conductive adhesive film and connection structure using the same
JPH09213744A (ja) * 1996-02-07 1997-08-15 Toshiba Microelectron Corp 半導体装置及びその製造方法
US6028365A (en) * 1998-03-30 2000-02-22 Micron Technology, Inc. Integrated circuit package and method of fabrication
JP2004134817A (ja) * 1998-06-04 2004-04-30 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
WO2001035457A1 (en) * 1999-11-08 2001-05-17 Amerasia International Technology, Inc. Wafer level application of tack-free die-attach adhesive film
US6518096B2 (en) * 2001-01-08 2003-02-11 Fujitsu Limited Interconnect assembly and Z-connection method for fine pitch substrates
US20030155656A1 (en) * 2002-01-18 2003-08-21 Chiu Cindy Chia-Wen Anisotropically conductive film
JP4130747B2 (ja) * 2002-03-28 2008-08-06 旭化成エレクトロニクス株式会社 異方導電性接着シートおよびその製造方法
JP5197961B2 (ja) * 2003-12-17 2013-05-15 スタッツ・チップパック・インコーポレイテッド マルチチップパッケージモジュールおよびその製造方法
US7701071B2 (en) * 2005-03-24 2010-04-20 Texas Instruments Incorporated Method for fabricating flip-attached and underfilled semiconductor devices
US7528474B2 (en) * 2005-05-31 2009-05-05 Stats Chippac Ltd. Stacked semiconductor package assembly having hollowed substrate

Also Published As

Publication number Publication date
KR20080092969A (ko) 2008-10-16
CN101371354A (zh) 2009-02-18
US20070170599A1 (en) 2007-07-26
WO2007087502A2 (en) 2007-08-02
TW200742014A (en) 2007-11-01
WO2007087502A3 (en) 2008-04-24
EP1982353A4 (en) 2009-04-29
EP1982353A2 (en) 2008-10-22

Similar Documents

Publication Publication Date Title
US6271056B1 (en) Stacked semiconductor package and method of fabrication
JP2009524937A (ja) ひっくり返して取付けられかつアンダーフィルした積層半導体デバイス
US8642393B1 (en) Package on package devices and methods of forming same
US6638638B2 (en) Hollow solder structure having improved reliability and method of manufacturing same
US8476773B2 (en) Electrical interconnect structure
KR100247463B1 (ko) 탄성중합체를 포함하는 반도체 집적회로 소자의 제조 방법
US7091062B2 (en) Wafer level packages for chips with sawn edge protection
US20020142518A1 (en) Chip scale package and manufacturing method
US10985115B2 (en) Semiconductor package and manufacturing method thereof
JPWO2005119776A1 (ja) 三次元積層構造を持つ半導体装置及びその製造方法
JP2006295127A (ja) フリップチップパッケージ構造及びその製作方法
US7969028B2 (en) Semiconductor device mounting structure, manufacturing method, and removal method of semiconductor device
US8193085B2 (en) Method for fabricating flip-attached and underfilled semiconductor devices
US6259155B1 (en) Polymer enhanced column grid array
US9659881B2 (en) Semiconductor structure including a substrate and a semiconductor chip with matching coefficients of thermal expansion
US8598029B2 (en) Method for fabricating flip-attached and underfilled semiconductor devices
WO2020000179A1 (zh) 芯片封装结构及芯片封装方法
US20080036100A1 (en) Solder elements with columnar structures and methods of making the same
JP2008147510A (ja) フリップチップ実装方法

Legal Events

Date Code Title Description
RD05 Notification of revocation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7425

Effective date: 20090716

A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20091210