JP2009510440A - ピンエレクトロニクスドライバ - Google Patents

Abstract

デバイスのピンを駆動するための回路には、第１のインピーダンスで終端する第１の回路経路と、第２のインピーダンスで終端する第２の回路経路と（ここで、第２のインピーダンスは第１のインピーダンスより小さい）、第２の回路経路の動作を制御する選択回路とが含まれている。第２の回路経路が動作するように設定されていない場合には、第１の回路経路が複数の第１の電圧信号のうちの１つを出力するように設定される。第２の回路経路が動作するように設定されている場合には、第２の回路経路は第２の電圧信号を出力するように設定される。第２の電圧信号は複数の第１の電圧信号より大きい。

Description

本特許出願は、一般に、自動試験装置（ＡＴＥ）で用いられるテスタのようなデバイスのピンを駆動するための回路に関する。

自動試験装置（ＡＴＥ）は、半導体、電子回路およびプリント回路基板アセンブリなどのデバイスを試験するためのシステムであり、自動で、通常はコンピュータによって駆動されるシステムのことを指す。ＡＴＥによって試験されるデバイスは、被試験デバイス（ＤＵＴ）と呼ばれる。

ＡＴＥには、典型的に、コンピュータシステムと、テストデバイスまたは対応する機能性を有する単一デバイスとが含まれている。ピンエレクトロニクスは、典型的には、テストデバイスの一部である。ピンエレクトロニクスには、ＤＵＴを試験するためにドライバ、コンパレータおよび／または能動負荷機能が含まれている。ドライバは、試験信号をテストデバイスのピンに供給する。

ＡＴＥは、異なるタイプの信号をＤＵＴに供給することができる。これらの信号の中には、ＤＵＴを試験するために用いられる試験信号と、たとえばＤＵＴにおけるＥＰＲＯＭ（電気的プログラム可能読み出し専用メモリ）をプログラムするために用いられるプログラミング信号とが含まれている。特に、試験信号およびプログラミング信号は、異なるインピーダンスを有する経路を必要とする。より具体的に説明すると、プログラミング信号は、典型的に比較的高い電圧を有する必要がある。したがって、比較的低いインピーダンス経路を通じてプログラミング信号を駆動することが最も良い。こうすることによって、著しい電圧降下を防ぎ、かつ負荷電流の変化に対して比較的一定の電圧を保証することができる。試験信号は、ＤＵＴのインピーダンスと整合するように構成されたインピーダンス経路を通じて駆動され、それによって、ＤＵＴからの信号反射を低減する。駆動された試験信号が通るインピーダンス経路は、典型的には、比較的高いインピーダンスを有する。

本特許出願は、自動試験装置（ＡＴＥ）で使用されるテスタのようなデバイスのピンを駆動するためのコンピュータプログラム製品を含んだ方法および装置について説明している。

一般に一つの態様において、本発明は、デバイスのピンを駆動するための回路に関する。この回路には、第１のインピーダンスで終端する第１の回路経路と、第２のインピーダンスで終端する第２の回路経路（ここで、第２のインピーダンスは第１のインピーダンスより小さい）と、第２の回路経路の動作を制御する選択回路とが含まれている。第２の回路経路が動作するように設定されていない場合には、第１の回路経路が複数の第１の電圧信号のうちの１つを出力するように設定されている。第２の回路経路が動作するように設定されている場合には、第２の回路経路は第２の電圧信号を出力するように設定され、第２の電圧信号は複数の第１の電圧信号よりも大きくなる。また、この態様には次の特徴の１つまたは複数を含んでいてもよい。

第１の回路経路は、入力電圧信号に応答して出力電圧信号を生成するように構成された増幅器（ここで、出力電圧信号には複数の電圧信号のうちの１つが含まれている）と、第１のインピーダンスを生成するインピーダンス回路とを含んでいてもよい。第２の回路経路は、電流を出力するように構成された電流供給部と、入力電圧信号に応答して出力信号を生成するように構成された増幅器と、増幅器と電流供給部との間にある第１のスイッチ回路（ここで、第１のスイッチ回路は制御信号に応答して閉じるように構成されている）とを含んでいてもよい。ここで、第１のスイッチ回路が閉じると、出力電流は第１のスイッチ回路と、第２のインピーダンスとを通過して、第２の電圧信号の少なくとも一部を生成する。また、第１のスイッチ回路は第１のトランジスタを含んでいてもよく、第２のスイッチ回路は第２のトランジスタを含んでいてもよい。

電流供給部は電流制限回路を含んでいてもよい。電流制限回路は出力電流を所定の最大電流に制限するように構成されていてもよい。電流制限回路は、第２のインピーダンスに含まれるセンス抵抗器と、センス抵抗器の両端にわたるセンス電圧を測定する際に使用するために、センス抵抗器の異なる端部に接続された回路リードと、センス電圧が所定値を超えた場合に出力電流を停止するように構成された増幅器とを含んでいてもよい。ここで、第１のインピーダンスは約５０Ωでもよく、第２のインピーダンスは約１０Ωでもよい。

一般に別の態様において、本発明は、テストデバイスに制御信号を供給するように構成されたコンピュータシステムと、制御信号に従って半導体デバイスを試験するように構成されたテストデバイスとを含むＡＴＥに関する。テストデバイスには半導体デバイスに電圧を供給するためのピンと、電圧をピンへ駆動するように構成されたドライバとが含まれている。ドライバには、第１のインピーダンス経路を介して、半導体デバイスに試験信号を供給するように構成された第１のドライバ回路と、第２のインピーダンス経路を介して、半導体デバイスにプログラミング信号の少なくとも一部を供給するように構成された第２のドライバ回路とが含まれている。ここで、プログラミング信号は試験信号より高い電圧を有し、第２のインピーダンス経路は第１のインピーダンス経路より低いインピーダンスを有する。また、この態様には次の特徴の１つまたは複数を含んでいてもよい。

第１のドライバ回路は、入力電圧信号に応答して試験信号を生成するように構成された増幅器（この場合に、試験信号には複数の電圧信号のうちの１つが含まれている）と、第１のインピーダンス経路にあるインピーダンス回路とを含んでいてもよい。第２のドライバ回路は、電流を出力するように構成された電流供給部と、入力電圧信号に応答して出力信号を生成するように構成された増幅器と、増幅器と電流供給部との間にある第１のスイッチ回路とを含んでいてもよい。ここで、第１のスイッチ回路は出力信号に応答して閉じるように構成されている。また、第１のスイッチ回路が閉じると、出力電流は第１のスイッチ回路と、第２のインピーダンス経路とを通過してプログラミング信号の少なくとも一部を生成する。

また、ＡＴＥは第１のドライバ回路および第２のドライバ回路のうちの少なくとも１つを選択するように構成された選択回路を含んでいてもよい。選択回路によって第１のドライバ回路が選択された場合には、第２のドライバ回路は動作可能にされたままであり、第１のドライバ回路は半導体デバイスへの試験信号のソースインピーダンスを低減するように動作する。選択回路は第２のドライバ回路に制御信号を供給するように構成されていてもよく、ここで、制御信号は第２のドライバ回路の動作を制御する。第１のスイッチ回路は、増幅器の入力信号と整合するように出力信号を制御する第１のトランジスタを含んでいてもよい。電流供給部は電流制限回路を含んでいてもよい。電流制限回路は出力電流を所定の最大電流に制限するように構成されている。電流制限回路は、第２のインピーダンスに含まれるセンス抵抗器と、センス抵抗器の両端にわたるセンス電圧を測定する際に使用されるために、センス抵抗器の異なる端部に接続された回路リードと、センス電圧が所定値を超えた場合に出力電流を停止するように構成された増幅器とを含んでいてもよい。第１のインピーダンス経路は約５０Ωのインピーダンスを有していてもよく、第２のインピーダンス経路は約１０Ωのインピーダンスを有していてもよい。

一般に別の態様において、本発明は、出力ピンへ信号を駆動するための装置に関するものであり、この装置には、第１のインピーダンスを有する第１の経路を介して、出力ピンに試験信号を供給するように構成された第１のドライバと、第２のインピーダンスを有する第２の経路を介して、デバイスにプログラミング信号の少なくとも一部を供給するように構成された第２のドライバとが含まれている。第２のインピーダンスは第１のインピーダンスより小さく、プログラムされた信号は他の信号レベルより高い電圧を有する。また、この態様には次の特徴の１つまたは複数を含んでいてもよい。

第２のドライバ回路は、電流を供給するように構成された電流源と、入力信号に応答して出力信号を生成するように構成された増幅器と、増幅器への入力電圧と整合するために、出力電圧レベルを設定するように制御されたトランジスタとを含んでいてもよい。トランジスタは、出力信号に応答して導通するように駆動され、それによってトランジスタのコレクタからエミッタへ電流を供給する。抵抗器がエミッタに接続される。電流は抵抗器を通じて出力ピンへ伝わる。また、この装置は出力信号を受信し、それによって出力信号の少なくとも一部がトランジスタのベースに達するのを防ぐように構成された分岐回路を含んでいてもよい。分岐回路は制御信号に応答して第２のドライバの機能を無効にするように動作することができる。

１つまたは複数の例の詳細を、添付の図面および以下の説明で記載する。本発明のさらなる特徴、態様および利点は、説明、図面および特許請求の範囲から明らかになるであろう。

異なる図における同様の参照数字は、同様の要素を示す。

図１を参照すると、半導体デバイスなどの被試験デバイス（ＤＵＴ）１８を試験するためのシステム１０には、自動試験装置（ＡＴＥ）または他の同様なテストデバイスなどのテスタ１２が含まれている。テスタ１２を制御するために、システム１０には配線接続部１６を通じてテスタ１２とインターフェースされるコンピュータシステム１４が含まれている。典型的には、コンピュータシステム１４は、ＤＵＴ１８を試験するためのルーチンおよび関数の実行を開始するコマンドを、テスタ１２に送信する。このように試験ルーチンを実行することによって、ＤＵＴ１８への試験信号の生成および送信ならびにＤＵＴからの応答の収集を開始することが可能になる。システム１０によって、様々なタイプのＤＵＴを試験することができる。たとえば、ＤＵＴは、集積回路（ＩＣ）チップ（たとえばメモリチップ、マイクロプロセッサ、アナログ／デジタル変換器、デジタル／アナログ変換器等）などの半導体デバイスであってもよい。

試験信号を供給し、かつＤＵＴからの応答を収集するために、テスタ１２は、ＤＵＴ１８の内部回路用のインターフェースを提供する１つまたは複数のコネクタピンに接続されている。いくつかのＤＵＴを試験するために、たとえば６４もしくは１２８本（またはそれを超える）のコネクタピンを、テスタ１２とインターフェースさせてもよい。例示するために、この例では、半導体デバイステスタ１２は、配線接続部によってＤＵＴ１８の１つのコネクタピンに接続されている。導体２０（たとえばケーブル）が、ピン２２に接続されて、試験信号（たとえばＰＭＵ試験信号、ＰＥ試験信号等）をＤＵＴ１８の内部回路に送出するために使用される。また、導体２０は半導体デバイステスタ１２によって供給された試験信号に応答して信号をピン２２で検知する。たとえば、試験信号に応答して電圧信号または電流信号をピン２２で検知し、分析のために、導体２０を通じてテスタ１２に送信してもよい。また、かかる単一ポート試験はＤＵＴ１８に含まれる他のピンで実行されてもよい。たとえば、テスタ１２は、他のピンに試験信号を供給し、（供給された信号を伝える）導体を通じて反射して返送された関連信号を収集してもよい。反射信号を収集することによって、ピンの入力インピーダンスを、他の単一ポートの試験量と共に特徴付けてもよい。他の試験シナリオでは、デジタル値をＤＵＴ１８に格納するために、デジタル信号を、導体２０を通じてピン２２へ送信してもよい。ひとたび格納されると、格納されたデジタル値を検索するために、およびこのデジタル値を、導体２０を通じてテスタ１２へ送信するために、ＤＵＴ１８にアクセス可能である。次に、適切な値がＤＵＴ１８に格納されたかどうかを判定するために、検索されたデジタル値を識別してもよい。

１ポートの測定を実行すると共に、半導体デバイステスタ１２によって２ポートの試験を実行することもまた可能である。たとえば、試験信号を、導体２０を通じてピン２２に注入し、ＤＵＴ１８の１つまたは複数の他のピンから応答信号を収集してもよい。この応答信号は、利得応答、位相応答などの量、および他のスループット測定量を決定するために、半導体デバイステスタ１２に供給される。

同様に図２を参照すると、試験信号を送信し、かつＤＵＴ（または多数のＤＵＴ）の多数のコネクタピンから試験信号を収集するために、半導体デバイステスタ１２には、多数のピンと通信できるインターフェースカード２４が含まれている。たとえば、インターフェースカード２４は、一例として３２、６４または１２８本のピンに試験信号を送信し、対応する応答を収集するようにしてもよい。ピンへの各通信リンクは、典型的にはチャネルと呼ばれ、また試験信号を多数のチャネルに供給することによって、試験時間が低減される。なぜなら、多数の試験を同時に実行できるからである。インターフェースカードに多くのチャネルを備えると共に、テスタ１２に多数のインターフェースカードを備えることによって、全体的なチャネル数は増加し、それによって試験時間がさらに低減される。この例において、多数のインターフェースカードがテスタ１２に存在可能であることを実証するために、２つの追加インターフェースカード２６および２８が図示されている。

各インターフェースカードには、特定の試験機能を実行するための専用集積回路（ＩＣ）チップ（たとえば特定用途向け集積回路（ＡＳＩＣ））が含まれている。たとえば、インターフェースカード２４には、パラメトリック測定ユニット（ＰＭＵ）試験およびピンエレクトロニクス（ＰＥ）試験を実行するためにＩＣチップ３０が含まれている。ＩＣチップ３０は、ＰＭＵ試験を実行するための回路を含むＰＭＵ段階３２およびＰＥ試験を実行するための回路を含むＰＥ段階３４を有する。さらに、インターフェースカード２６および２８には、それぞれＰＭＵおよびＰＥ回路を含むＩＣチップ３６および３８が含まれている。典型的には、ＰＭＵ試験には、ＤＣ電圧または電流信号をＤＵＴに供給して、入出力インピーダンス、漏電電流などの量、および他のタイプのＤＣ性能特性を決定することが含まれている。ＰＥ試験には、ＡＣ試験信号および波形をＤＵＴ（たとえばＤＵＴ１８）に送信して応答を収集し、ＤＵＴの性能をさらに特徴付けることが含まれている。たとえば、ＩＣチップ３０は、ＤＵＴに格納するための２進値ベクトルを表わすＡＣ試験信号を（ＤＵＴに）送信してもよい。ひとたびこれらの２進値が格納されると、正確な２進値が格納されたかどうかを判定するために、ＤＵＴはテスタ１２によってアクセスされる。デジタル信号には、典型的に急な電圧遷移が含まれているので、ＩＣチップ３０のＰＥ段階３４における回路は、ＰＭＵ段階３２の回路と比べて、比較的高速で動作する。

ＤＣおよびＡＣ試験信号および波形の両方をインターフェースカード２４からＤＵＴ１８へ伝達するために、導電性トレース４０が、ＩＣチップ３０をインターフェースボードコネクタ４２に接続しており、このインターフェースボードコネクタ４２によって、信号をインターフェースボード２４に伝達したり切断したりすることが可能になる。また、インターフェースボードコネクタ４２は導体４４に接続され、導体４４はインターフェースコネクタ４６に接続され、このインターフェースコネクタ４６によって、テスタ１２へおよびテスタ１２から信号を伝えることが可能になる。この例では、導体２０は、テスタ１２とＤＵＴ１８のピン２２との間における双方向の信号受け渡しのために、インターフェースコネクタ４６に接続されている。いくつかの構成では、インターフェース装置を用いて、１つまたは複数の導体をテスタ１２からＤＵＴへ接続してもよい。たとえば、ＤＵＴ（たとえばＤＵＴ１８）は、各ＤＵＴピンへのアクセスを提供するために、デバイスインターフェースボード（ＤＩＢ）に搭載されていてもよい。かかる構成では、導体２０は、ＤＵＴの適切なピン（たとえばピン２２）に試験信号を伝達するために、ＤＩＢに接続されていてもよい。

この例において、信号を送出および収集するために、導電性トレース４０および導体４４だけが、それぞれＩＣチップ３０およびインターフェースボード２４に接続される。しかしながら、ＩＣチップ３０（ＩＣチップ３６および３８と供に）には、典型的に多数のピン（たとえば８、１６本等）があり、これらのピンは、それぞれ（ＤＩＢを介して）信号を供給し、かつＤＵＴからの信号を収集するために多数の導電性トレースおよび対応する導体と接続されている。さらに、いくつかの構成では、インターフェースカード２４、２６および２８によって提供されるチャネルを、１つまたは複数の被試験デバイスとインターフェースさせるために、テスタ１２は２以上のＤＩＢに接続されてもよい。

インターフェースカード２４、２６および２８によって実行される試験を開始および制御するために、テスタ１２には、試験信号を生成し、かつＤＵＴ応答を分析するための試験パラメータ（たとえば、試験信号電圧レベル、試験信号電流レベル、デジタル値等）を供給するＰＭＵ制御回路４８およびＰＥ制御回路５０が含まれている。また、テスタ１２にはコンピュータインターフェース５２が含まれているが、このコンピュータインターフェース５２によって、コンピュータシステム１４はテスタ１２が実行する動作を制御することが可能になり、またテスタ１２とコンピュータシステム１４との間でのデータ（たとえば試験パラメータ、ＤＵＴ応答等）の受け渡しが可能になる。

図３は、信号をテスタ１２のピンへ駆動するためのドライバ回路６０を示す回路図である。ドライバ回路は、上記のインターフェースカード２４、２６および２８の１つまたは複数の一部であってもよい。ドライバ回路６０には、第１のドライバ６１および第２のドライバ６２が含まれている。この例では、第１のドライバ６１は、試験信号をピンへ駆動するために使用される。試験信号をＤＵＴへ伝達することが可能であり、これに応じてＤＵＴは、逆にテスタ１２へ信号を供給してもよく、これらの信号は、後でＤＵＴが適切に働いているかどうかを判定するために評価される。

第１のドライバ６１には、演算増幅器（オペアンプ）６４およびインピーダンス回路６５が含まれている。第１のドライバ６１は、演算増幅器と共に用いることに限定されるわけではなく、むしろ適切な電圧を供給できる任意の回路を含んでいてもよい。ここで、インピーダンス回路６５は抵抗器であるが、インピーダンスを生成できる任意のタイプの回路であってもよい。たとえば、インピーダンス回路６５は、抵抗器、トランジスタおよび／または他の回路のネットワークであってもよい。インピーダンス回路６５は、比較的高いインピーダンスを有する。

この場合に、インピーダンス回路６５には、約４６Ωの抵抗を有する抵抗器６８が含まれる。この例において、第１のドライバ６１によって規定される回路経路のための目標終端インピーダンスは、約５０Ωである。残りの４Ωは、回路経路に固有のインピーダンスに由来する。第１のドライバ６１が、５０Ωの回路経路と共に用いることに限定されないことが注目される。回路経路のインピーダンスは、テスタ１２において、ＤＵＴのインピーダンスと整合するように調節してもよい。

ドライバは、３つのレベル、すなわちＶ_ＩＨ、Ｖ_ＩＬおよびＶ_ＨＨのプログラミングが可能となるように構成されている。高および低信号の代わりか、またはこれらの信号に加えて、他のタイプの信号を駆動してもよい。動作において、Ｖ_ＨＨ、Ｖ_ＩＨまたはＶ_ＩＬは、演算増幅器６４の正入力部６６に供給される。選択回路６７が、Ｖ_ＩＨ／Ｖ_ＩＬ入力またはＶ_ＨＨ入力（以下で説明）のいずれかを選択する。選択回路６７は、図３においてスイッチとして図示されている。トランジスタを用い、たとえばトランジスタベースを導通させるように駆動し、それによって信号が通過できるようにして、これらのスイッチを実現してもよい。トランジスタに加えて、またはその代わりに他の回路素子を用いて、選択回路６７を実現してもよい。

Ｖ_ＩＨまたはＶ_ＩＬをピンへ駆動するために、第１のドライバ６１は、次のように動作する。Ｖ_ＩＨまたはＶ_ＩＬは、外部電源（図示せず）から選択回路６７に供給される。これに応答して、選択回路６７はスイッチ６７ａを閉じ、それによって、Ｖ_ＩＨまたはＶ_ＩＬが演算増幅器６４の正入力部６６へ伝わることができるようにする。演算増幅器６４の出力部６９からその負入力部７０へのフィードバック経路によって、演算増幅器６４の出力信号は、Ｖ_ＩＨ（Ｖ_ＩＨが入力された場合）またはＶ_ＩＬ（Ｖ_ＩＬが入力された場合）のいずれかで安定するようになる。この信号は、インピーダンス回路６５を通って、テスタ１２の対応する出力ピン（図示せず）へ伝達される。

プログラミング電圧Ｖ_ＨＨは、Ｖ_ＩＨまたはＶ_ＩＬよりも高く、たとえばピンを介して、ＤＵＴにおけるＥＰＲＯＭまたは他のデバイスをプログラムするように使用されてもよい。プログラミングのためには比較的高い電圧が必要とされるので、終端インピーダンスは、（信号出力中に大きな電圧降下を引き起こさないために）比較的低くすべきである。それに応じて、第２のドライバ６２は、比較的低い終端インピーダンスを提供するように構成されている。この例において、終端インピーダンスは、約１０Ωである。この１０Ωには、抵抗器７４によって提供される５Ωと、回路経路７５における固有のインピーダンスからの残りの５Ωが含まれている。第２のドライバ６２が、１０Ωの終端インピーダンスで使用されることに限定されないことが注目される。任意の適切な終端インピーダンスを用いてもよい。また、１つまたは複数のコンデンサなどの追加回路を含んで、終端インピーダンスを生成してもよい。

Ｖ_ＨＨが選択された場合には、ドライバ６１および６２の両方がアクティブである。この実装例では、最初にドライバ６１がターンオンし、５０Ωのソースインピーダンスを通じてピンにＶ_ＨＨを印加する。低インピーダンス（この実装例では５Ω）ドライバは、Ｖ_ＨＨレベルが５０Ωドライバから駆動されている場合には、いつでもターンオンする。しかしながら、５Ωドライバは、５０Ωドライバより多少遅いターンオン時間を有するように設計されている。５Ωドライバは、Ｖ_ＩＨまたはＶ_ＩＬレベルが要求された場合には、かなり迅速にターンオフするように設計されている。これは、Ｖ_ＨＨ駆動トランジスタ８２におけるベース抵抗器８３の値と、低インピーダンスドライバがターンオフするのを支援するプルダウントランジスタ７９用のベース抵抗器８１ａの値とを制御することによって、管理することができる。場合によっては、タイミングを正確に働かせるために、いくつかの小さな静電容量を加えることが必要になることがある。

第２のドライバ６２には、演算増幅器７６、第１のスイッチ回路７７、第２のスイッチ回路７９および電流供給回路８０が含まれている。本実施形態において、第１のスイッチ回路７７および第２のスイッチ回路７９は、トランジスタである。しかしながら、トランジスタの代わりに、またはトランジスタに加えて、他の回路を用いて第１および第２のスイッチ回路を実現してもよい。第２のスイッチ回路７９は、演算増幅器７６の出力をグランドに引き込み、それによって第２のドライバ６２の動作を無効にするための分岐回路の役割をしている。上記で言及したように、第１のドライバ６１が、Ｖ_ＩＨまたはＶ_ＩＬ信号を出力ピンに駆動するように設定された場合には、第２のドライバ６２は動作無効にされる。第２のドライバ６２は、入力部７２を高レベル信号に接続することによって、動作無効にされる。この高レベル信号がトランジスタ７９ａのベース８１に印加され、それによってトランジスタ７９ａが導通するように駆動される。その結果、演算増幅器７６の出力電流、またはそのかなりの部分がトランジスタ７９ａを通じてグランドに引き込まれる。したがって、スイッチ回路７７は作動しない。すなわち、トランジスタ７７ａを駆動して導通させるのに十分な電流が、トランジスタ７７ａのベース８２に印加されない。これによって、回路経路７５を介して出力される制御された電圧出力が防止される。

第２のドライバ６２が動作可能になると、低レベル信号がトランジスタ７９ａのベース８１に印加され、それによってトランジスタ７９ａが導通されることを防ぐ。その結果、演算増幅器７６の出力（電流信号）は、第１のスイッチ回路７７、この例ではトランジスタ７７ａのベース８２に供給される。この演算増幅器７６の出力は、演算増幅器の正入力部８４に印加される入力Ｖ_ＨＨ電圧と、ノード８５からのフィードバック信号との関数である。演算増幅器７６の出力がトランジスタのベース８２に印加されると、トランジスタ７７ａは駆動して導通する。図３に示すように、トランジスタ７７ａのソース８６は、電流供給回路８０に接続されている。電流供給回路８０は、たとえば演算増幅器および／または他の回路素子を含んでいてもよい。トランジスタ７７ａが駆動されて導通すると、電流供給回路８０からの電流が、トランジスタ７７ａのソース−ドレイン経路およびインピーダンス回路７４を通過する。これは、結果としてピン８７からの出力電圧となる。適切な電流が提供された場合には、出力電圧はほぼＶ_ＨＨである。

また、電流供給回路８０はＤＵＴが過度の電流を引き込み、それによってドライバ回路６０を損傷することを防ぐために、出力電流を制限するように構成されている。この例では、電流制限回路は、抵抗器７４の両端にわたる電圧を測定し、電圧が所定の最大値を超えた場合には、電流供給回路８０からの電流出力を停止する。電流供給回路８０における演算増幅器は、その入力電圧（たとえば抵抗器７４の両端にわたる電圧）が所定の最大値より大きい場合には、電流出力を防ぐように構成されてもよい。

ＡＴＥは、コンピュータプログラム製品を介して少なくとも部分的に実現することができるが、このコンピュータプログラム製品とは、すなわちコンピュータプログラムである。このコンピュータプログラムとしては、たとえばプログラム可能なプロセッサ、コンピュータもしくは多数のコンピュータなどのデータ処理装置による実行のために、またはデータ処理装置の動作を制御するために、機械可読記憶装置に、または伝搬信号などの情報担体に実体的に具体化されたものである。コンピュータプログラムは、コンパイラ言語またはインタープリタ言語を始めとする任意の形式のプログラミング言語で書くことができ、またそれはスタンドアロンプログラムとして、またはコンピューティング環境での利用に適したモジュール、コンポーネント、サブルーチンもしくは他のユニットを始めとする任意の形態で導入することができる。コンピュータプログラムは、一サイトの１つのコンピュータもしくは多数のコンピュータで実行するか、または多数のサイトにわたって配備して通信ネットワークによって相互接続するようにして導入することができる。

ＡＴＥの実現に関連する方法ステップは、ＡＴＥの機能を実行する１つまたは複数のコンピュータプログラムを実行する１つまたは複数のプログラム可能プロセッサによって行なうことができる。ＡＴＥの全てまたは一部は、たとえばＦＰＧＡ（フィールドプログラマブルゲートアレイ）および／またはＡＳＩＣ（特定用途向け集積回路）などの専用論理回路として実現することができる。

コンピュータプログラムの実行に適したプロセッサには、一例として、汎用および専用マイクロプロセッサと、任意の種類のデジタルコンピュータにおける任意の１つまたは複数のプロセッサとの両方が含まれる。一般に、プロセッサは、読み出し専用メモリか、ランダムアクセスメモリか、または両方から命令およびデータを受信する。コンピュータの要素には、命令を実行するためのプロセッサと、命令およびデータを格納するための１つまたは複数のメモリ装置とが含まれている。

回路は、本明細書で説明する特定の例に限定されない。たとえば、この開示は、自動試験装置内の回路を説明しているが、本明細書で説明する回路は、ピンエレクトロニクスドライバによって供給されるより高い電圧を供給する高電圧ピンを必要とする任意の回路環境で用いてもよい。

本明細書で説明する様々な実施形態の要素を組み合わせて、上記で明確に説明していない他の実施形態を形成してもよい。本明細書で明確に説明していない他の実施形態もまた、特許請求の範囲内にある。

デバイスを試験するためのＡＴＥのブロック図である。 図１のＡＴＥで用いられるテスタのブロック図である。 出力電圧を駆動するためのテスタにおける回路図である。

Claims (20)

1. デバイスのピンを駆動するための回路であって、
   前記回路は、
   第１のインピーダンスで終端する第１の回路経路と、
   第２のインピーダンスで終端する第２の回路経路であって、前記第２のインピーダンスが前記第１のインピーダンスより小さい第２の回路経路と、
   前記第２の回路経路の動作を制御する選択回路とを含み、
   前記第２の回路経路が動作するように設定されていない場合には、前記第１の回路経路が複数の第１の電圧信号のうちの１つを出力するように設定され、
   前記第２の回路経路が動作するように設定されている場合には、前記第２の回路経路が第２の電圧信号を出力するように設定され、前記第２の電圧信号は前記複数の第１の電圧信号より大きい回路。
2. 前記第１の回路経路が、
   入力電圧信号に応答して出力電圧信号を生成するように構成された増幅器であって、前記出力電圧信号が前記複数の電圧信号のうちの１つを含む増幅器と、
   前記第１のインピーダンスを生成するインピーダンス回路と
   を含む請求項１に記載の回路。
3. 前記第２の回路経路が、
   電流を出力するように構成された電流供給部と、
   入力電圧信号に応答して出力信号を生成するように構成された増幅器と、
   前記増幅器と前記電流供給部との間にある第１のスイッチ回路であって、制御信号に応答して閉じるように構成された第１のスイッチ回路とを含み、
   前記第１のスイッチ回路が閉じると、前記出力電流が前記第１のスイッチ回路と前記第２のインピーダンスとを通過して、前記第２の電圧信号の少なくとも一部を生成する請求項１に記載の回路。
4. 前記第１のスイッチ回路が第１のトランジスタを含み、第２のスイッチ回路が第２のトランジスタを含む請求項３に記載の回路。
5. 前記電流供給部が電流制限回路を含み、前記電流制限回路が前記出力電流を所定の最大電流に制限するように構成されている請求項３に記載の回路。
6. 前記電流制限回路が、
   前記第２のインピーダンスに含まれるセンス抵抗器と、
   前記センス抵抗器の両端にわたるセンス電圧を測定する際に使用するために、前記センス抵抗器の異なる端部に接続された回路リードと、
   前記センス電圧が所定値を超えた場合に、前記出力電流を停止するように構成された増幅器と
   を含む請求項５に記載の回路。
7. 前記第１のインピーダンスが約５０Ωであり、前記第２のインピーダンスが約１０Ωである請求項１に記載の回路。
8. 制御信号をテストデバイスに供給するように構成されたコンピュータシステムと、
   前記制御信号に従って半導体デバイスを試験するように構成されたテストデバイスであって、前記テストデバイスは前記半導体デバイスへ電圧を供給するためのピンを含み、前記テストデバイスは前記電圧を前記ピンへ駆動するように構成されたドライバを含み、前記ドライバが、
   第１のインピーダンス経路を介して、前記半導体デバイスに試験信号を供給するように構成された第１のドライバ回路と、
   第２のインピーダンス経路を介して、前記半導体デバイスにプログラミング信号の少なくとも一部を供給するように構成された第２のドライバ回路であって、前記プログラミング信号が前記試験信号より高い電圧を有し、前記第２のインピーダンス経路が前記第１のインピーダンス経路より低いインピーダンスを有する第２のドライバ回路と
   を含むテストデバイスと
   を含む自動試験装置（ＡＴＥ）。
9. 前記第１のドライバ回路が、
   入力電圧信号に応答して前記試験信号を生成するように構成された増幅器であって、前記試験信号は複数の電圧信号のうちの１つを含む増幅器と、
   前記第１のインピーダンス経路にあるインピーダンス回路と
   を含む請求項８に記載のＡＴＥ。
10. 前記第２のドライバ回路が、
    電流を出力するように構成された電流供給部と、
    入力電圧信号に応答して出力信号を生成するように構成された増幅器と、
    前記増幅器と前記電流供給部との間にある第１のスイッチ回路であって、前記出力信号に応答して閉じるように構成された第１のスイッチ回路とを含み、
    前記第１のスイッチ回路が閉じると、前記出力電流が前記第１のスイッチ回路と、前記第２のインピーダンス経路とを通過して前記プログラミング信号の少なくとも一部を生成する請求項８に記載のＡＴＥ。
11. 前記第１のドライバ回路および前記第２のドライバ回路のうちの少なくとも１つを選択するように構成された選択回路をさらに含み、
    前記第１のドライバ回路が前記選択回路によって選択された場合には、前記第２のドライバ回路が動作可能にされたままであり、前記第１のドライバ回路が前記半導体デバイスへの前記試験信号のソースインピーダンスを低減するように動作する請求項１０に記載のＡＴＥ。
12. 前記選択回路は前記第２のドライバ回路に制御信号を供給するように構成され、前記制御信号は前記第２のドライバ回路の動作を制御する請求項１１に記載のＡＴＥ。
13. 前記第１のスイッチ回路が、前記増幅器の入力信号と整合するように前記出力信号を制御する第１のトランジスタを含む請求項１０に記載のＡＴＥ。
14. 前記電流供給部が電流制限回路を含み、前記電流制限回路は前記出力電流を所定の最大電流に制限するように構成されている請求項１０に記載のＡＴＥ。
15. 前記電流制限回路が、
    前記第２のインピーダンスに含まれるセンス抵抗器と、
    前記センス抵抗器の両端にわたるセンス電圧を測定する際に使用されるために、前記センス抵抗器の異なる端部に接続された回路リードと、
    前記センス電圧が所定値を超えた場合に、前記出力電流を停止するように構成された増幅器と
    を含む請求項１４に記載のＡＴＥ。
16. 前記第１のインピーダンス経路が約５０Ωのインピーダンスを有し、前記第２のインピーダンスが約１０Ωのインピーダンスを有する請求項８に記載のＡＴＥ。
17. 出力ピンへ信号を駆動するための装置であって、
    第１のインピーダンスを有する第１の経路を介して、前記出力ピンに試験信号を供給するように構成された第１のドライバと、
    第２のインピーダンスを有する第２の経路を介して、デバイスにプログラミング信号の少なくとも一部を供給するように構成された第２のドライバであって、前記第２のインピーダンスは前記第１のインピーダンスより小さく、前記プログラムされた信号が他の信号レベルより高い電圧を有する第２のドライバと
    を含む装置。
18. 前記第２のドライバが、
    電流を供給するように構成された電流源と、
    入力信号に応答して出力信号を生成するように構成された増幅器と、
    前記増幅器への入力電圧と整合するために、出力電圧レベルを設定するように制御されたトランジスタであって、前記出力信号に応答して導通するように駆動され、それによって前記トランジスタのコレクタからエミッタへ電流を供給するトランジスタと、
    前記エミッタに接続された抵抗器であって、前記抵抗器を通って前記電流が前記出力ピンへ伝わる抵抗器と
    を含む請求項１７に記載の装置。
19. 前記出力信号を受信し、それによって前記出力信号の少なくとも一部が前記トランジスタのベースに達するのを防ぐように構成された分岐回路をさらに含み、前記分岐回路は制御信号に応答して前記第２のドライバの機能を無効にするように動作可能である請求項１８に記載の装置。
20. 前記第１のインピーダンスが約５０Ωであり、前記第２のインピーダンスが約１０Ωである請求項１８に記載の装置。

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