JP2009503729A5 - - Google Patents

Claims (33)

1. メモリシステムを操作する方法であって、
   単独ファイルの中のデータの論理アドレスの識別子を収容しない、連続論理アドレス空間の中のアドレスによって識別される、複数の単独データファイルを受信するステップと、
   複数の連続論理アドレスグループに分割された前記論理アドレス空間を操作するステップであって、前記複数の論理アドレスグループの個々の論理アドレスグループは、所定の量のデータを収容するステップと、
   前記個々の論理アドレスグループの中で、一意なグループ識別情報と前記グループ内でのデータのオフセットとによって、前記データを論理的にアドレスするステップと、
   前記複数の論理アドレスグループのデータを前記メモリシステムにマッピングするステップであって、前記メモリシステムは、重複しない単位に分割された再プログラム可能な不揮発性半導体メモリセルを含み、前記個々の論理アドレスグループの前記所定のデータ量は、前記個々のメモリセル単位のデータ記憶容量に等しいステップと、
   を含む方法。
2. 請求項１記載の方法において、
   前記個々のメモリセル単位は、少なくとも１ブロックのメモリセルを収容し、１ブロックは、ともに消去できる最低数のメモリセルを収容する方法。
3. 請求項２記載の方法において、
   前記個々のメモリセル単位は、メタブロックとしてともに論理的にリンクされた２ブロック以上のメモリセルを収容する方法。
4. 請求項１記載の方法において、
   前記メモリシステムは、２ビット以上のデータを個別に記憶するためにそのメモリセルを操作する方法。
5. 請求項１記載の方法において、
   一意なファイル識別情報と第２の複数の個別ファイル内でのデータのオフセットとにより識別される第２の複数の単独データファイルを受信するステップと、
   前記第２の複数のファイルのデータを前記メモリシステムに直接マッピングするステップと、
   をさらに含む方法。
6. 請求項５記載の方法において、
   前記メモリは少なくとも、前記複数の論理アドレスグループのデータがマッピングされる第１の区画と、前記第２の複数の受信ファイルのデータが直接マッピングされる第２の区画とに区画される方法。
7. 請求項６記載の方法において、
   前記メモリは、前記メモリシステムの動作を制御するデータが記憶される第３の区画に区画される方法。
8. 請求項７記載の方法において、
   前記メモリは、前記複数の論理アドレスグループまたは前記第２の複数の受信ファイルからデータを受け入れるために使用できる第４の区画に区画される方法。
9. 請求項５記載の方法において、
   前記複数の論理アドレスグループと前記第２の複数の受信ファイルからのデータは、いずれも前記メモリの共通区画にマッピングされる方法。
10. 請求項９記載の方法において、
    前記メモリは、前記共通区画と、前記メモリシステムの動作を制御するデータが記憶される第２の区画とに区画される方法。
11. 請求項１０記載の方法において、
    前記メモリは、前記複数の論理アドレスグループまたは前記第２の複数の受信ファイルのいずれかからデータを受け入れるために使用できる消去済みメモリセル単位からなる、第３の区画にさらに区画される方法。
12. セル単位に分割された半導体メモリセルと論理アドレス空間を含むインターフェイスとを有するタイプの再プログラム可能な不揮発性メモリシステムを操作する方法であって、前記インターフェイスを通じてホストから受信する複数のデータファイルは前記論理アドレス空間で識別される方法において、
    前記個々のメモリセル単位の記憶容量に等しいサイズを有する複数の連続論理アドレスグループに分割された前記論理アドレス空間を操作するステップと、
    前記論理グループを、一意なファイル識別情報とファイル内でのデータのオフセットとを個々に有する単独ファイルとして前記メモリセル単位のうちの特定のメモリセル単位にマッピングするためのテーブルを保守するステップと、
    を含む方法。
13. 請求項１２記載の方法において、
    一意なファイル識別情報と第２の複数の個別ファイル内でのデータのオフセットとにより識別される第２の複数の単独データファイルを受信するステップと、
    前記第２の複数のファイルを前記メモリシステムの中の特定のメモリセル単位に直接マッピングするためのテーブルを保守するステップと、
    をさらに含む方法。
14. セル単位に分割されたメモリセルを有するタイプの不揮発性メモリシステムを操作する方法であって、
    一意なファイル識別情報とファイル内でのデータのオフセットとによってアドレス指定されるファイルとしてデータを前記メモリシステムに記憶するステップと、
    一意なファイル識別情報とファイル内でのデータのオフセットとによってアドレス指定されるホストデータファイルを前記メモリの外部から受信することに応じて、このようなファイルアドレスにより前記受信データファイルを前記メモリシステムに直接記憶するステップと、
    ホストデータファイルとしてではなく前記メモリの論理アドレス空間の中でアドレス指定されるホストデータを前記メモリの外部から受信することに応じて、ローカルアドレス範囲からなる所定のグループの中でアドレス指定されるメモリデータファイルとして前記受信ホストデータを記憶するステップであって、前記メモリファイルは、一意なファイル識別情報と前記メモリファイル内でのデータのオフセットとによって記憶されるステップと、
    を含む方法。
15. 請求項１４記載の方法において、
    前記メモリシステムの中の前記メモリセル単位は少なくとも、ホストデータファイルが直接マッピングされる第１のグループと、前記メモリデータファイルが直接マッピングされる第２のグループとに区画される方法。
16. 請求項１５記載の方法において、
    前記メモリシステムの中の前記メモリセル単位は、前記メモリシステムの動作を制御するデータが記憶される第３のグループに区画される方法。
17. 請求項１６記載の方法において、
    前記メモリシステムの中の前記メモリセル単位は、ホストデータファイルまたはメモリデータファイルのいずれかを受け入れるために使用できる消去済みメモリセル単位からなる第４のグループに区画される方法。
18. 請求項１５記載の方法において、
    ローカルアドレス範囲からなる前記所定のグループは、個々のメモリセル単位の記憶容量に等しい量のデータを個々に含む方法。
19. 請求項１４記載の方法において、
    前記ホストデータファイルと前記メモリデータファイルはいずれも、メモリセル単位からなる共通グループにマッピングされる方法。
20. 請求項１９記載の方法において、
    ローカルアドレス範囲からなる前記所定のグループは、個々のメモリセル単位の記憶容量に等しい量のデータを個々に含む方法。
21. 請求項１９記載の方法において、
    前記メモリシステムの中の前記メモリセル単位は、前記共通グループと、前記メモリシステムの動作を制御するデータが記憶される第２のグループとに区画される方法。
22. 請求項２１記載の方法において、
    前記メモリシステムの中の前記メモリセル単位は、ホストデータファイルまたはメモリデータファイルのいずれかを受け入れるために使用できる消去済みメモリセル単位からなる、第３のグループにさらに区画される方法。
23. 請求項１４記載の方法において、
    ローカルアドレス範囲からなる前記所定のグループは、個々のメモリセル単位の記憶容量に等しい量のデータを含む方法。
24. 電子装置であって、
    データファイルの第１のセットを、連続論理アドレス空間の中の一意なアドレスによって識別するインターフェイスを有する第１のシステムと、
    データファイルの第２のセットを、前記ファイルの一意な識別情報と前記個々のファイル内でのデータのオフセットとによって識別するインターフェイスを有する第２のシステムと、
    前記連続論理アドレス空間を別々のアドレスグループに分割し、かつこれらのアドレスグループの中のデータを前記第２のセットのデータファイルとして識別するファイル変換部と、
    を備える電子装置。
25. 請求項２４記載の電子装置において、
    前記ファイル変換部は、前記連続論理アドレス空間をサイズが同じ別々のアドレスグループに分割し、これにより前記第２のセットのデータファイルの前記データファイルもまた同じサイズとなる電子装置。
26. データ記憶システムであって、
    アドレス指定可能なメモリと、
    データをプログラムし読み出すために前記メモリのアドレスされる部分へのアクセスを引き起こす動作制御部と、
    複数のホストファイルがマッピングされるが、個々のホストファイルによって占められる論理アドレス空間の中のアドレスの識別情報を収容しない、連続論理アドレス空間を含む第１のインターフェイスと、
    （ａ）前記論理アドレス空間を占めるホストファイルの論理アドレスとは無関係に、一意なファイル識別子とファイル内でのデータのオフセットとにより論理ファイルとして識別される前記論理アドレス空間の中の一意なアドレスグループと、（ｂ）前記メモリの物理部分のアドレスとの間のアドレス翻訳と、
    一意なホストファイル識別子と識別されるホストファイル内でのデータのオフセットとによってアドレスされるホストデータ論理ファイルをホストシステムとやり取りするための第２のインターフェイスと、
    を備えるデータ記憶システム。
27. 再プログラム可能な不揮発性メモリシステムであって、
    少なくとも１つの電荷記憶素子を個々に含み、かつメモリセル単位に分割されるメモリセルアレイと、
    （ａ）一意なファイル識別子と識別されるファイル内でのデータのオフセットとを個々に含む論理ファイルのアドレスと、（ｂ）前記メモリセル単位の少なくともいくつかのメモリセル単位の物理アドレスとの間の第１のアドレス翻訳部と、
    前記論理ファイルのデータをプログラムし読み出すために前記メモリセル単位の前記少なくともいくつかのメモリセル単位へのアクセスを引き起こす動作制御部と、
    複数のホストファイルがマッピングされるが、個々のホストファイルによって占められる論理アドレス空間の中のアドレスの識別情報を収容しない、連続論理アドレス空間を含む第１のインターフェイスと、
    （ａ）一意なファイル識別子とファイル内でのデータのオフセットとにより論理ファイルとして識別される前記論理アドレス空間の中のアドレスグループと、（ｂ）前記第１のアドレス翻訳部の論理ファイルのアドレスとの間の第２のアドレス翻訳部と、
    一意なホストファイル識別子と識別されるホストファイル内でのデータのオフセットとによってアドレスされるホストデータ論理ファイルをホストシステムとやり取りするための第２のインターフェイスと、
    を備える再プログラム可能な不揮発性メモリシステム。
28. 請求項２７記載のメモリシステムにおいて、
    前記第２のアドレス翻訳部は、個々のメモリセル単位の記憶容量と同じ量のデータを個々に収容する前記論理アドレス空間内のアドレスグループ間でアドレスを翻訳するメモリシステム。
29. 請求項２８記載のメモリシステムにおいて、
    前記アレイの前記メモリセル単位は、少なくとも１ブロックのメモリセルを個々に含み、１ブロックは、ともに消去できる最低数のメモリセルを収容するメモリシステム。
30. 請求項２９記載のメモリシステムにおいて、
    前記アレイの前記メモリセル単位は、メタブロックとしてともに論理的にリンクされた
    ２ブロック以上のメモリセルを個々に含むメモリシステム。
31. 請求項２７記載のメモリシステムにおいて、
    前記動作制御部は、記憶されるデータを表す個々の電荷記憶素子の３つ以上の測定可能な電荷レベルのうちの１つの測定可能な電荷レベルを記憶するべくさらに動作し、これにより前記個々の電荷記憶素子で２ビット以上のデータを記憶するメモリシステム。
32. 請求項２７記載のメモリシステムにおいて、
    前記第１のアドレス翻訳部は、前記第２のインターフェイスの前記論理アドレス空間の中のアドレスグループから形成される論理ファイルのアドレスを、前記第１のインターフェイスを通過するホスト論理ファイルのアドレスとは異なる１セットのメモリセル単位にマッピングするべくさらに動作するメモリシステム。
33. 請求項２７記載のメモリシステムにおいて、
    前記第１のアドレス翻訳部は、前記第２のインターフェイスの前記論理アドレス空間の中のアドレスグループから形成される論理ファイルのアドレスと、前記第１のインターフェイスを通過するホスト論理ファイルのアドレスとを、共通の１セットのメモリセル単位にマッピングするべくさらに動作するメモリシステム。