JP2009295867A

JP2009295867A - Semiconductor device

Info

Publication number: JP2009295867A
Application number: JP2008149440A
Authority: JP
Inventors: Naoki Izumi; 直希泉
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2008-06-06
Filing date: 2008-06-06
Publication date: 2009-12-17

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which is improved in a breakdown voltage to dielectric breakdown of an insulating film formed on a semiconductor layer without increasing the thickness of an insulating film. <P>SOLUTION: An element isolation film 6 is formed on the surface of an epitaxial layer 3. On the element isolation film 6, a resistance element 7 is formed. Further, an N-type region 4 electrically floated from a circumference is formed at the part of the epitaxial layer 3 which faces the resistance element 7 across the element isolation film 6. Consequently, a depletion layer 20 spreading in the N-type region 4 is opposed to the resistance element 7 with the element isolation film 6 interposed. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.

従来、パワーエレクトロニクス分野では、高電圧が印加される高耐圧半導体装置（パワーデバイス）が用いられている。高耐圧半導体装置には、能動素子とともに内部回路を構成する受動素子として、たとえば、ポリシリコンからなる抵抗素子が備えられている。
図１０は、従来の高耐圧半導体装置の要部断面図である。
半導体装置１０１は、Ｐ型基板１０２を備えている。Ｐ型基板１０２の表面には、アクティブ領域を区画する、絶縁材料からなる素子分離膜１０３が形成されている。アクティブ領域において、Ｐ型基板１０２の表層部には、各種能動素子（トランジスタ、ダイオードなど）が作り込まれている（図示せず）。素子分離膜１０３上には、抵抗素子１０４が形成されている。また、Ｐ型基板１０２上には、層間絶縁膜１０５が積層されており、層間絶縁膜１０５は、素子分離膜１０３および抵抗素子１０４を被覆している。 Conventionally, in the field of power electronics, a high voltage semiconductor device (power device) to which a high voltage is applied is used. The high voltage semiconductor device includes a resistive element made of, for example, polysilicon as a passive element that forms an internal circuit together with an active element.
FIG. 10 is a cross-sectional view of a main part of a conventional high voltage semiconductor device.
The semiconductor device 101 includes a P-type substrate 102. An element isolation film 103 made of an insulating material is formed on the surface of the P-type substrate 102 to partition the active region. In the active region, various active elements (transistors, diodes, etc.) are formed in the surface layer portion of the P-type substrate 102 (not shown). A resistance element 104 is formed on the element isolation film 103. Further, an interlayer insulating film 105 is laminated on the P-type substrate 102, and the interlayer insulating film 105 covers the element isolation film 103 and the resistance element 104.

層間絶縁膜１０５上には、外部電源に接続された配線１０７と、別の素子（能動素子）に接続される配線１０８とが、互いに離間して配設されている。そして、抵抗素子１０４は、素子分離膜１０３上において、一方の配線１０７に対向する位置と他方の配線１０８に対向する位置との間で延びている。抵抗素子１０４の長手方向の両端部と配線１０７、１０８との各間には、コンタクトホール１０６が層間絶縁膜１０５を膜厚方向に貫通して形成されている。各コンタクトホール１０６は、導電材料からなるコンタクトプラグ１１１で埋め尽くされている。これにより、一方の配線１０７は、コンタクトプラグ１１１を介して、抵抗素子１０４の一端部に電気的に接続され、他方の配線１０８は、コンタクトプラグ１１１を介して、抵抗素子１０４の他端部に電気的に接続されている。
特開平７−６６２８３号公報 On the interlayer insulating film 105, a wiring 107 connected to an external power source and a wiring 108 connected to another element (active element) are disposed apart from each other. The resistance element 104 extends on the element isolation film 103 between a position facing one wiring 107 and a position facing the other wiring 108. A contact hole 106 is formed through the interlayer insulating film 105 in the film thickness direction between both ends in the longitudinal direction of the resistance element 104 and the wirings 107 and 108. Each contact hole 106 is filled with a contact plug 111 made of a conductive material. Accordingly, one wiring 107 is electrically connected to one end of the resistance element 104 via the contact plug 111, and the other wiring 108 is connected to the other end of the resistance element 104 via the contact plug 111. Electrically connected.
Japanese Patent Laid-Open No. 7-66283

半導体装置１０１では、抵抗素子１０４に、外部電源からの数百Ｖの高電圧が配線１０７を介して印加される。一方、Ｐ型基板１０２は、接地電位（０Ｖ）とされる。そのため、Ｐ型基板１０２と抵抗素子１０４とで挟まれる素子分離膜１０３には、抵抗素子１０４への印加電圧とほぼ同じ大きさの電圧が印加される。この印加電圧による素子分離膜１０３の絶縁破壊を防止すべく、半導体装置１０１の耐圧を向上させる必要がある。 In the semiconductor device 101, a high voltage of several hundred volts from an external power source is applied to the resistance element 104 through the wiring 107. On the other hand, the P-type substrate 102 is set to the ground potential (0 V). For this reason, a voltage substantially equal to the voltage applied to the resistance element 104 is applied to the element isolation film 103 sandwiched between the P-type substrate 102 and the resistance element 104. In order to prevent dielectric breakdown of the element isolation film 103 due to this applied voltage, it is necessary to improve the breakdown voltage of the semiconductor device 101.

素子分離膜１０３の厚さを増加させることによる耐圧の向上が検討されるが、素子分離膜１０３の厚さを大きくすると、これに伴って、素子分離膜１０３の平面サイズも大きくなるため、抵抗素子１０４とともに混載される素子の集積度の低下を招いてしまう。
本発明の目的は、半導体層上に形成される絶縁膜の厚さを増大させることなく、絶縁膜の絶縁破壊に対する耐圧の向上を図る半導体装置を提供することにある。 Improvement of the breakdown voltage by increasing the thickness of the element isolation film 103 is studied. However, if the thickness of the element isolation film 103 is increased, the planar size of the element isolation film 103 is increased accordingly. As a result, the integration degree of the elements mounted together with the element 104 is lowered.
An object of the present invention is to provide a semiconductor device that can improve the breakdown voltage against dielectric breakdown of an insulating film without increasing the thickness of the insulating film formed on the semiconductor layer.

上記目的を達成するための請求項１記載の発明は、半導体層と、前記半導体層の表面に形成された絶縁膜と、前記絶縁膜上に形成された抵抗素子と、前記半導体層における前記絶縁膜を挟んで前記抵抗素子と対向する部分に形成され、周囲から電気的にフローティングされたフローティング領域とを備える、半導体装置である。
この構成によれば、半導体層の表面には、絶縁膜が形成されている。絶縁膜上には、抵抗素子が形成されている。また、半導体層は、絶縁膜を挟んで抵抗素子と対向する部分に、周囲から電気的にフローティングされたフローティング領域を備えている。したがって、抵抗素子は、絶縁膜を介してフローティング領域内に広がる空乏層と対向する。 In order to achieve the above object, the invention according to claim 1 is a semiconductor layer, an insulating film formed on a surface of the semiconductor layer, a resistance element formed on the insulating film, and the insulation in the semiconductor layer. A semiconductor device including a floating region formed in a portion facing the resistance element with a film interposed therebetween and electrically floating from the surroundings.
According to this configuration, the insulating film is formed on the surface of the semiconductor layer. A resistance element is formed on the insulating film. In addition, the semiconductor layer includes a floating region that is electrically floating from the periphery in a portion facing the resistance element with the insulating film interposed therebetween. Therefore, the resistance element faces the depletion layer extending in the floating region via the insulating film.

これにより、半導体層と抵抗素子との間に印加される電圧は、空乏層に分散される。そのため、抵抗素子への電圧の印加に伴う絶縁膜への印加電圧を低減することができる。抵抗素子に高電圧が印加されても、高電圧の一部を空乏層に分散することができるので、絶縁膜の絶縁破壊を抑制することができる。その結果、絶縁膜の厚さを増大させることなく、絶縁膜の絶縁破壊に対する耐圧を向上させることができる。さらに、絶縁膜の厚さを増大させる必要がないので、絶縁膜の厚さを適当に設計することにより、抵抗素子とともに、能動素子やその他の受動素子の集積度を上げることもできる。 Thereby, the voltage applied between the semiconductor layer and the resistance element is dispersed in the depletion layer. Therefore, the voltage applied to the insulating film accompanying the application of voltage to the resistance element can be reduced. Even when a high voltage is applied to the resistance element, part of the high voltage can be dispersed in the depletion layer, so that dielectric breakdown of the insulating film can be suppressed. As a result, the breakdown voltage against dielectric breakdown of the insulating film can be improved without increasing the thickness of the insulating film. Further, since it is not necessary to increase the thickness of the insulating film, the integration degree of the active element and other passive elements can be increased together with the resistance element by appropriately designing the thickness of the insulating film.

また、請求項２に記載の発明は、前記半導体層の下層に設けられた第１導電型の半導体基板と、前記半導体層に前記フローティング領域を取り囲む環状に形成された第１導電型のアイソレーション領域とを備え、前記フローティング領域は、第２導電型を有する、請求項１に記載の半導体装置である。
この構成によれば、半導体層の下層に第１導電型の半導体基板が設けられている。また、半導体層には、フローティング領域を取り囲む環状の第１導電型のアイソレーション領域が形成されている。一方、フローティング領域は、第２導電型を有する。したがって、フローティング領域は、その下方の半導体基板およびその周囲のアイソレーション領域により、周囲から電気的にフローティングされている。 According to a second aspect of the present invention, there is provided a first conductive type semiconductor substrate provided in a lower layer of the semiconductor layer, and a first conductive type isolation formed in an annular shape surrounding the floating region in the semiconductor layer. The semiconductor device according to claim 1, wherein the floating region has a second conductivity type.
According to this configuration, the first conductivity type semiconductor substrate is provided below the semiconductor layer. Further, an annular first conductivity type isolation region surrounding the floating region is formed in the semiconductor layer. On the other hand, the floating region has the second conductivity type. Therefore, the floating region is electrically floating from the surroundings by the semiconductor substrate below and the surrounding isolation region.

そして、この半導体装置では、半導体基板と抵抗素子との間に印加される電圧は、フローティング領域、半導体基板およびアイソレーション領域に広がる空乏層に分散される。そのため、請求項１と同様に、抵抗素子に高電圧が印加されても、絶縁膜の絶縁破壊を抑制することができる。その結果、絶縁膜の厚さを増大させることなく、絶縁膜の絶縁破壊に対する耐圧を向上させることができる。また、絶縁膜の厚さを適当に設計することにより、抵抗素子とともに、能動素子やその他の受動素子の集積度を上げることもできる。 In this semiconductor device, the voltage applied between the semiconductor substrate and the resistance element is dispersed in the depletion layer extending in the floating region, the semiconductor substrate, and the isolation region. Therefore, as in the first aspect, even when a high voltage is applied to the resistance element, the dielectric breakdown of the insulating film can be suppressed. As a result, the breakdown voltage against dielectric breakdown of the insulating film can be improved without increasing the thickness of the insulating film. In addition, by appropriately designing the thickness of the insulating film, it is possible to increase the degree of integration of active elements and other passive elements as well as resistance elements.

また、請求項３に記載の発明は、前記アイソレーション領域に対応する環状に形成され、前記アイソレーション領域と前記絶縁膜を挟んで対向するガードリングをさらに備える、請求項２に記載の半導体装置である。
この構成によれば、アイソレーション領域に対応する環状に形成されたガードリングが、絶縁膜を挟んでアイソレーション領域と対向している。 The semiconductor device according to claim 3, further comprising a guard ring that is formed in an annular shape corresponding to the isolation region and is opposed to the isolation region with the insulating film interposed therebetween. It is.
According to this configuration, the annular guard ring corresponding to the isolation region faces the isolation region with the insulating film interposed therebetween.

高電圧が印加される高耐圧半導体装置では、その内部配線に高電圧が印加されると、その電圧により生じる電界の影響により、該配線の下方の半導体層の導電型が反転するなどの現象が生じやすい。そして、半導体層の導電型が反転すると、リーク電流が発生するなどの不具合が生じる。
請求項３に記載されているように、アイソレーション領域とガードリングとが対向していれば、半導体装置に高電圧が印加されても、ガードリングを接地しておくことにより、アイソレーション領域への電界の影響を低減することができる。その結果、アイソレーション領域の導電型の反転を抑制することができる。 In a high-voltage semiconductor device to which a high voltage is applied, when a high voltage is applied to the internal wiring, a phenomenon such as inversion of the conductivity type of the semiconductor layer under the wiring occurs due to the influence of an electric field generated by the voltage. Prone to occur. Then, when the conductivity type of the semiconductor layer is reversed, problems such as generation of leakage current occur.
According to a third aspect of the present invention, if the isolation region and the guard ring are opposed to each other, even if a high voltage is applied to the semiconductor device, the guard ring is grounded, so that The influence of the electric field can be reduced. As a result, inversion of the conductivity type of the isolation region can be suppressed.

また、請求項４に記載の発明は、前記ガードリングは、前記抵抗素子と同じ材料を用いて、前記絶縁膜上に形成されている、請求項３に記載の半導体装置である。
この構成によれば、ガードリングが抵抗素子と同じ材料を用いて、絶縁膜上に形成されている。そのため、半導体装置の製造工程において、抵抗素子とガードリングとを同じ工程で作製することができる。その結果、ガードリングを作製するための工程を別途設ける必要がないので、製造工程を簡易にすることができる。 The invention according to claim 4 is the semiconductor device according to claim 3, wherein the guard ring is formed on the insulating film by using the same material as the resistance element.
According to this configuration, the guard ring is formed on the insulating film using the same material as the resistance element. Therefore, in the manufacturing process of the semiconductor device, the resistance element and the guard ring can be manufactured in the same process. As a result, it is not necessary to separately provide a process for manufacturing the guard ring, and thus the manufacturing process can be simplified.

また、請求項５に記載の発明は、前記抵抗素子と電気的に接続され、平面視で前記フローティング領域の内外に跨って設けられた配線と、前記絶縁膜上に積層され、前記絶縁膜と前記配線との間に介在された複数の層間絶縁膜とをさらに備える、請求項１〜４のいずれか一項に記載の半導体装置である。
この構成によれば、抵抗素子に配線が電気的に接続されている。この配線は、平面視でフローティング領域の内外に跨って設けられている。一方、絶縁膜上には、層間絶縁膜が積層されている。絶縁膜と配線との間には、複数の層間絶縁膜が介在されている。 The invention according to claim 5 is electrically connected to the resistance element, and is disposed on the insulating film in a plan view, and is stacked on the insulating film. 5. The semiconductor device according to claim 1, further comprising a plurality of interlayer insulating films interposed between the wirings. 6.
According to this configuration, the wiring is electrically connected to the resistance element. This wiring is provided across the inside and outside of the floating region in plan view. On the other hand, an interlayer insulating film is laminated on the insulating film. A plurality of interlayer insulating films are interposed between the insulating film and the wiring.

配線と半導体層との間に複数の層間絶縁膜が介在されるので、配線と半導体層との距離を大きくすることができる。その結果、配線に高電圧が印加されても、半導体層への電界の影響を低減することができる。
さらに、請求項６に記載の発明は、前記半導体層の下層に設けられた絶縁層と、前記絶縁層の下層に設けられた半導体基板と、前記半導体層を層厚方向に貫通するトレンチの少なくとも側面に絶縁材料を被着して形成され、前記半導体層に前記フローティング領域を取り囲む環状のトレンチアイソレーション領域とをさらに備える、請求項１に記載の半導体装置である。 Since a plurality of interlayer insulating films are interposed between the wiring and the semiconductor layer, the distance between the wiring and the semiconductor layer can be increased. As a result, even when a high voltage is applied to the wiring, the influence of the electric field on the semiconductor layer can be reduced.
Furthermore, the invention according to claim 6 is an insulating layer provided in a lower layer of the semiconductor layer, a semiconductor substrate provided in a lower layer of the insulating layer, and at least trenches penetrating the semiconductor layer in the layer thickness direction. The semiconductor device according to claim 1, further comprising: an annular trench isolation region that is formed by depositing an insulating material on a side surface and surrounds the floating region in the semiconductor layer.

この構成によれば、半導体層の下層には、絶縁層が設けられている。この絶縁層の下層には、半導体基板が設けられている。また、半導体層には、層厚方向に貫通するトレンチの少なくとも側面に絶縁材料を被着して形成され、フローティング領域を取り囲む環状のトレンチアイソレーション領域が形成されている。したがって、フローティング領域は、その下方の絶縁層およびその周囲のトレンチアイソレーション領域により、周囲から電気的にフローティングされている。 According to this configuration, the insulating layer is provided below the semiconductor layer. A semiconductor substrate is provided below the insulating layer. The semiconductor layer is formed with an insulating material deposited on at least the side surface of the trench penetrating in the layer thickness direction, and an annular trench isolation region surrounding the floating region is formed. Therefore, the floating region is electrically floating from the surroundings by the insulating layer below and the surrounding trench isolation region.

そして、この半導体装置では、半導体基板と抵抗素子との間に印加される電圧は、フローティング領域に広がる空乏層および絶縁層に分散される。そのため、請求項１と同様に、抵抗素子に高電圧が印加されても、絶縁膜の絶縁破壊を抑制することができる。その結果、絶縁膜の厚さを増大させることなく、絶縁膜の絶縁破壊に対する耐圧を向上させることができる。また、絶縁膜の厚さを適当に設計することにより、抵抗素子とともに、能動素子やその他の受動素子の集積度を上げることもできる。 In this semiconductor device, the voltage applied between the semiconductor substrate and the resistance element is distributed to the depletion layer and the insulating layer extending in the floating region. Therefore, as in the first aspect, even when a high voltage is applied to the resistance element, the dielectric breakdown of the insulating film can be suppressed. As a result, the breakdown voltage against dielectric breakdown of the insulating film can be improved without increasing the thickness of the insulating film. In addition, by appropriately designing the thickness of the insulating film, it is possible to increase the degree of integration of active elements and other passive elements as well as resistance elements.

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１の実施形態に係る半導体装置において、抵抗素子が形成される領域およびその付近を拡大して示す平面図である。図２は、図１にII−IIで示される切断線で切断したときの断面図である。
半導体装置１は、たとえば、パワーエレクトロニクス分野などに用いられる、高電圧が印加される高耐圧半導体装置である。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is an enlarged plan view showing a region where a resistance element is formed and its vicinity in the semiconductor device according to the first embodiment of the present invention. 2 is a cross-sectional view taken along the cutting line indicated by II-II in FIG.
The semiconductor device 1 is a high voltage semiconductor device to which a high voltage is applied, for example, used in the field of power electronics.

半導体装置１は、その基体をなすＰ型基板２を備えている。
Ｐ型基板２には、半導体層としてのＮ型のエピタキシャル層３が積層されている。エピタキシャル層３には、その表層部に、各種能動素子（トランジスタ、ダイオードなど）が多数作り込まれている（図示せず）。
また、エピタキシャル層３には、エピタキシャル成長後のままの状態が維持される、フローティング領域としてのＮ型領域４が形成されている。Ｎ型領域４は、断面視でＰ型基板２に接するエピタキシャル層３の下面から表面に至る、平面視略矩形状の領域である。 The semiconductor device 1 includes a P-type substrate 2 that forms the substrate.
An N type epitaxial layer 3 as a semiconductor layer is stacked on the P type substrate 2. In the epitaxial layer 3, a large number of various active elements (transistors, diodes, etc.) are formed in the surface layer portion (not shown).
The epitaxial layer 3 is formed with an N-type region 4 as a floating region, which is maintained in the state after the epitaxial growth. The N-type region 4 is a region having a substantially rectangular shape in plan view extending from the lower surface to the surface of the epitaxial layer 3 in contact with the P-type substrate 2 in a cross-sectional view.

また、エピタキシャル層３において、Ｎ型領域４の周囲の領域は、Ｎ型領域４を取り囲むアイソレーション領域としてのＰ型領域５をなしている。Ｐ型領域５は、断面視でエピタキシャル層３の下面から表面に至り、Ｎ型領域４の外周面に接する環状の内周面を有する領域である。
したがって、Ｎ型領域４は、その下面および外周面全域に反対導電型のＰ型基板２およびＰ型領域５がそれぞれ接することにより、周囲から電気的にフローティング（絶縁分離）されている。 In the epitaxial layer 3, a region around the N-type region 4 forms a P-type region 5 as an isolation region surrounding the N-type region 4. P-type region 5 is a region having an annular inner peripheral surface that contacts the outer peripheral surface of N-type region 4 from the lower surface to the surface of epitaxial layer 3 in a cross-sectional view.
Therefore, the N-type region 4 is electrically floated (insulated and separated) from the surroundings when the opposite conductivity type P-type substrate 2 and P-type region 5 are in contact with the entire lower surface and outer peripheral surface thereof.

エピタキシャル層３の表面には、たとえば、酸化シリコンからなる、絶縁膜としての素子分離膜６（図１では省略）が形成されている。素子分離膜６は、エピタキシャル層３における各素子の形成領域（アクティブ領域）を区画する膜である。素子分離膜６は、Ｎ型領域４の表面全域を被覆し、さらにＮ型領域４からＰ型領域５の表面に跨って形成されている。 On the surface of the epitaxial layer 3, for example, an element isolation film 6 (not shown in FIG. 1) made of silicon oxide as an insulating film is formed. The element isolation film 6 is a film that partitions each element formation region (active region) in the epitaxial layer 3. The element isolation film 6 covers the entire surface of the N-type region 4 and is formed across the surface of the N-type region 4 and the P-type region 5.

素子分離膜６上には、ポリシリコンからなる抵抗素子７が形成されている。抵抗素子７は、半導体装置１の内部回路の一部をなし、たとえば、内部回路において電流の制限や電圧の分圧などを行なう素子である。抵抗素子７は、平面視で略矩形状（長方形状）に形成されている。そして、抵抗素子７は、その全域が素子分離膜６を挟んでＮ型領域４と対向するように配置されている。具体的には、抵抗素子７は、素子分離膜６におけるＮ型領域４に接する部分上に、その部分の各隅とＮ型領域４の各隅との距離が略一定となるように配置されている。 A resistance element 7 made of polysilicon is formed on the element isolation film 6. The resistance element 7 is a part of the internal circuit of the semiconductor device 1, and is an element that limits current or divides voltage in the internal circuit, for example. The resistance element 7 is formed in a substantially rectangular shape (rectangular shape) in plan view. The resistance element 7 is arranged so that the entire region faces the N-type region 4 with the element isolation film 6 interposed therebetween. Specifically, the resistance element 7 is disposed on a portion of the element isolation film 6 in contact with the N-type region 4 so that the distance between each corner of the portion and each corner of the N-type region 4 is substantially constant. ing.

エピタキシャル層３には、たとえば、酸化シリコンからなる第１層間絶縁膜８（図１では省略）が積層されている。第１層間絶縁膜８は、素子分離膜６および抵抗素子７を被覆している。
第１層間絶縁膜８には、第１層間絶縁膜８を膜厚方向に貫通する、平面視略矩形状のコンタクトホール９が複数形成されている。複数のコンタクトホール９は、抵抗素子７の長手方向（図１の左右方向）における両端部の一方側および他方側と対向する部分に５つずつ設けられている。複数のコンタクトホール９は、一方側の各コンタクトホール９と他方側の各コンタクトホール９とが抵抗素子７の長手方向に対をなして対向するように配置されている。 On the epitaxial layer 3, for example, a first interlayer insulating film 8 (not shown in FIG. 1) made of silicon oxide is laminated. The first interlayer insulating film 8 covers the element isolation film 6 and the resistance element 7.
In the first interlayer insulating film 8, a plurality of contact holes 9 having a substantially rectangular shape in plan view and penetrating the first interlayer insulating film 8 in the film thickness direction are formed. A plurality of contact holes 9 are provided in each of the portions facing the one side and the other side of both ends in the longitudinal direction of the resistance element 7 (left and right direction in FIG. 1). The plurality of contact holes 9 are arranged such that each contact hole 9 on one side and each contact hole 9 on the other side face each other in a pair in the longitudinal direction of the resistance element 7.

各コンタクトホール９には、導電材料からなるコンタクトプラグ１０が埋設されている。各コンタクトプラグ１０は、抵抗素子７の端部表面において、抵抗素子７にそれぞれコンタクト（接触）している。これにより、各コンタクトプラグ１０は、抵抗素子７に電気的に接続されている。
第１層間絶縁膜８上には、１対の第１配線１１が形成されている。各第１配線１１は、それぞれ平面視略矩形状に、平面視でＮ型領域４内に収まるようにパターニングされている。つまり、各第１配線１１は、平面視でＰ型領域５と重なっていない。また、各第１配線１１は、抵抗素子７の長手方向に平行な幅方向の約半分が抵抗素子７の長手方向における各端部と重なっており、その重なる部分がコンタクトプラグ１０を一括して覆っている。これにより、各第１配線１１は、コンタクトプラグ１０に電気的に接続されている。 A contact plug 10 made of a conductive material is embedded in each contact hole 9. Each contact plug 10 is in contact (contact) with the resistance element 7 on the end surface of the resistance element 7. Thereby, each contact plug 10 is electrically connected to the resistance element 7.
A pair of first wirings 11 is formed on the first interlayer insulating film 8. Each first wiring 11 is patterned in a substantially rectangular shape in plan view so as to fit in the N-type region 4 in plan view. That is, each first wiring 11 does not overlap with the P-type region 5 in plan view. Each first wiring 11 has about half of the width direction parallel to the longitudinal direction of the resistance element 7 overlapped with each end portion in the longitudinal direction of the resistance element 7, and the overlapping portion collectively brings the contact plug 10 together. Covering. Thereby, each first wiring 11 is electrically connected to the contact plug 10.

第１層間絶縁膜８には、たとえば、酸化シリコンからなる第２層間絶縁膜１２（図１では省略）が積層されている。第２層間絶縁膜１２は、第１配線１１を被覆している。
第２層間絶縁膜１２には、第２層間絶縁膜１２を膜厚方向に貫通する、平面視略矩形状のコンタクトホール１３が複数形成されている。複数のコンタクトホール１３は、抵抗素子７の長手方向においてコンタクトホール９よりも外側に、１対の第１配線１１の一方および他方と対向する部分に５つずつ設けられている。複数のコンタクトホール１３は、一方の各コンタクトホール１３と他方の各コンタクトホール１３とが抵抗素子７の長手方向に対をなして対向するように配置されている。 On the first interlayer insulating film 8, for example, a second interlayer insulating film 12 (not shown in FIG. 1) made of silicon oxide is laminated. The second interlayer insulating film 12 covers the first wiring 11.
In the second interlayer insulating film 12, a plurality of contact holes 13 having a substantially rectangular shape in plan view that penetrates the second interlayer insulating film 12 in the film thickness direction are formed. The plurality of contact holes 13 are provided five by five in portions facing one and the other of the pair of first wirings 11 outside the contact hole 9 in the longitudinal direction of the resistance element 7. The plurality of contact holes 13 are arranged so that one contact hole 13 and the other contact hole 13 face each other in a pair in the longitudinal direction of the resistance element 7.

各コンタクトホール１３には、導電材料からなるコンタクトプラグ１４が埋設されている。各コンタクトプラグ１４は、対応する第１配線１１の表面において、第１配線１１にそれぞれコンタクト（接触）している。これにより、各コンタクトプラグ１４は、第１配線１１に電気的に接続されている。
第２層間絶縁膜１２上には、１対の第２配線１５が形成されている。各第２配線１５は、それぞれ平面視略矩形状に、平面視でＮ型領域４の内外に跨るようにパターニングされている。つまり、各第２配線１５は、抵抗素子７の長手方向に沿って、平面視でＮ型領域４に重なる第１部分１６と、Ｎ型領域４と重ならずＰ型領域５に重なる第２部分１７とを一体的に有している。また、各第２配線１５は、第１部分１６がコンタクトプラグ１４を一括して覆っている。これにより、各第２配線１５は、コンタクトプラグ１４に電気的に接続されている。また、一方の第２配線１５は、配線１８を介して外部電源に電気的に接続され、他方の第２配線１５は、配線１９を介して別の素子（能動素子）に電気的に接続される。 In each contact hole 13, a contact plug 14 made of a conductive material is embedded. Each contact plug 14 is in contact (contact) with the first wiring 11 on the surface of the corresponding first wiring 11. Thereby, each contact plug 14 is electrically connected to the first wiring 11.
A pair of second wirings 15 is formed on the second interlayer insulating film 12. Each second wiring 15 is patterned in a substantially rectangular shape in plan view so as to straddle the inside and outside of the N-type region 4 in plan view. That is, each second wiring 15 has a first portion 16 that overlaps the N-type region 4 in plan view along the longitudinal direction of the resistance element 7 and a second portion that overlaps the P-type region 5 without overlapping the N-type region 4. It has the part 17 integrally. In each second wiring 15, the first portion 16 collectively covers the contact plug 14. Thereby, each second wiring 15 is electrically connected to the contact plug 14. One second wiring 15 is electrically connected to an external power supply via a wiring 18, and the other second wiring 15 is electrically connected to another element (active element) via a wiring 19. The

半導体装置１では、抵抗素子７に、外部電源からの数百Ｖの高電圧が配線１８を介して印加される。一方、Ｐ型基板２は、接地電位（０Ｖ）とされる。
そして、この半導体装置１では、Ｎ型領域４の下方にＰ型基板２が設けられ、その側方にＰ型領域５が形成されている。Ｎ型領域４は、その下面および外周面全域に反対導電型のＰ型基板２およびＰ型領域５がそれぞれ接することにより、周囲から電気的にフローティングされている。抵抗素子７は、平面視でその全域が素子分離膜６を挟んでＮ型領域４と対向するように配置されている。したがって、抵抗素子７は、素子分離膜６を介して、Ｐ型基板２、Ｎ型領域４およびＰ型領域５内に広がる空乏層２０と対向する。 In the semiconductor device 1, a high voltage of several hundred volts from an external power source is applied to the resistance element 7 through the wiring 18. On the other hand, the P-type substrate 2 is set to the ground potential (0 V).
In this semiconductor device 1, a P-type substrate 2 is provided below the N-type region 4, and a P-type region 5 is formed on the side thereof. The N-type region 4 is electrically floating from the surroundings when the P-type substrate 2 and the P-type region 5 of opposite conductivity type are in contact with the entire bottom surface and outer peripheral surface thereof. The resistance element 7 is arranged so that the entire region thereof faces the N-type region 4 with the element isolation film 6 interposed therebetween in plan view. Therefore, resistance element 7 faces depletion layer 20 extending in P-type substrate 2, N-type region 4, and P-type region 5 with element isolation film 6 interposed therebetween.

これにより、Ｐ型基板２と抵抗素子７との間に印加される電圧は、空乏層２０に分散される。そのため、抵抗素子７への電圧の印加に伴う素子分離膜６への印加電圧を低減することができる。抵抗素子７に高電圧が印加されても、高電圧の一部を空乏層２０に分散することができるので、素子分離膜６の絶縁破壊を抑制することができる。その結果、素子分離膜６の厚さを増大させることなく、素子分離膜６の絶縁破壊に対する耐圧を向上させることができる。さらに、素子分離膜６の厚さを増大させる必要がないので、素子分離膜６の厚さを適当に設計することにより、抵抗素子７とともに、能動素子やその他の受動素子の集積度を上げることもできる。 Thereby, the voltage applied between the P-type substrate 2 and the resistance element 7 is dispersed in the depletion layer 20. Therefore, the voltage applied to the element isolation film 6 accompanying the application of the voltage to the resistance element 7 can be reduced. Even if a high voltage is applied to the resistance element 7, a part of the high voltage can be dispersed in the depletion layer 20, so that the dielectric breakdown of the element isolation film 6 can be suppressed. As a result, the breakdown voltage against breakdown of the element isolation film 6 can be improved without increasing the thickness of the element isolation film 6. Further, since it is not necessary to increase the thickness of the element isolation film 6, the degree of integration of the active element and other passive elements can be increased together with the resistance element 7 by appropriately designing the thickness of the element isolation film 6. You can also.

また、平面視でＰ型領域５と対向する配線、つまり、第２配線１５の第２部分１７とＰ型領域５との間には、複数の層間絶縁膜（第１層間絶縁膜８および第２層間絶縁膜１２）が介在されている。
高電圧が印加される高耐圧半導体装置では、その内部配線に高電圧が印加されると、その電圧により生じる電界の影響により、該配線の下方の半導体層の導電型が反転するなどの現象が生じやすい。そして、半導体層の導電型が反転すると、リーク電流が発生するなどの不具合が生じる。 In addition, a plurality of interlayer insulating films (first interlayer insulating film 8 and first interlayer insulating film 8) are formed between the wiring facing the P-type region 5 in plan view, that is, between the second portion 17 of the second wiring 15 and the P-type region 5. A two-layer insulating film 12) is interposed.
In a high-voltage semiconductor device to which a high voltage is applied, when a high voltage is applied to the internal wiring, a phenomenon such as inversion of the conductivity type of the semiconductor layer under the wiring occurs due to the influence of an electric field generated by the voltage. Prone to occur. Then, when the conductivity type of the semiconductor layer is reversed, problems such as generation of leakage current occur.

半導体装置１のように、第２部分１７とＰ型領域５との間に複数の層間絶縁膜（第１層間絶縁膜８および第２層間絶縁膜１２）が介在されるので、第２部分１７とＰ型領域５との距離を大きくすることができる。そのため、第２配線１５に高電圧が印加されても、Ｐ型領域５への電界の影響を低減することができる。その結果、Ｐ型領域５の導電型の反転を抑制することができる。 Since the plurality of interlayer insulating films (the first interlayer insulating film 8 and the second interlayer insulating film 12) are interposed between the second portion 17 and the P-type region 5 as in the semiconductor device 1, the second portion 17 And the P-type region 5 can be increased. For this reason, even when a high voltage is applied to the second wiring 15, the influence of the electric field on the P-type region 5 can be reduced. As a result, inversion of the conductivity type of the P-type region 5 can be suppressed.

図３Ａ〜図３Ｋは、図１に示す半導体装置の製造方法を工程順に示す模式的な断面図である。
まず、図３Ａに示すように、エピタキシャル成長法により、Ｐ型基板２上に、エピタキシャル層３が形成される。
次いで、図３Ｂに示すように、フォトリソグラフィにより、エピタキシャル層３上にＰ型領域５を形成すべき部分と対向する開口を有するマスク２１が形成される。そして、マスク２１を用いて、Ｐ型不純物がエピタキシャル層３の表面からその内部に注入される。そして、Ｐ型不純物を拡散させるための熱処理が行なわれることにより、図３Ｃに示すように、エピタキシャル層３にＰ型領域５が形成されるとともに、Ｐ型領域５の内側にＮ型領域４が形成される。 3A to 3K are schematic cross-sectional views showing the method of manufacturing the semiconductor device shown in FIG. 1 in the order of steps.
First, as shown in FIG. 3A, an epitaxial layer 3 is formed on a P-type substrate 2 by an epitaxial growth method.
Next, as shown in FIG. 3B, a mask 21 having an opening facing the portion where the P-type region 5 is to be formed on the epitaxial layer 3 is formed by photolithography. Then, using the mask 21, P-type impurities are implanted into the epitaxial layer 3 from the surface thereof. Then, by performing a heat treatment for diffusing the P-type impurity, a P-type region 5 is formed in the epitaxial layer 3 and an N-type region 4 is formed inside the P-type region 5 as shown in FIG. 3C. It is formed.

次いで、熱酸化処理により、エピタキシャル層３の表面に、ＳｉＯ₂（酸化シリコン）からなる犠牲酸化膜（図示せず）が形成される。その後、Ｐ−ＣＶＤ（Plasma Chemical Vapor Deposition：プラズマ化学気相成長）法またはＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、この犠牲酸化膜上にＳｉＮ（窒化シリコン）からなる犠牲窒化膜が形成され、この犠牲窒化膜がパターニングされることによって、素子分離膜６を形成すべき部分と対向する部分に開口を有するハードマスク（図示せず）が形成される。そして、当該開口から露出するエピタキシャル層３が熱酸化処理されることにより、図３Ｄに示すように、エピタキシャル層３の表面に素子分離膜６が形成される。素子分離膜６の形成後、エピタキシャル層３上のハードマスクは、除去される。 Next, a sacrificial oxide film (not shown) made of SiO ₂ (silicon oxide) is formed on the surface of the epitaxial layer 3 by thermal oxidation treatment. Thereafter, a sacrificial nitride film made of SiN (silicon nitride) is formed on the sacrificial oxide film by P-CVD (Plasma Chemical Vapor Deposition) or LP-CVD (Low Pressure Chemical Vapor Deposition). Then, by patterning the sacrificial nitride film, a hard mask (not shown) having an opening in a portion facing the portion where the element isolation film 6 is to be formed is formed. Then, the epitaxial layer 3 exposed from the opening is subjected to a thermal oxidation process, whereby an element isolation film 6 is formed on the surface of the epitaxial layer 3 as shown in FIG. 3D. After the formation of the element isolation film 6, the hard mask on the epitaxial layer 3 is removed.

次いで、図３Ｅに示すように、ＬＰ−ＣＶＤ法により、エピタキシャル層３上にポリシリコン膜２２が堆積される。素子分離膜６は、ポリシリコン膜２２により被覆される。
ポリシリコン膜２２の形成後、図３Ｆに示すように、フォトリソグラフィにより、ポリシリコン膜２２上に抵抗素子７を形成すべき部分と対向する開口を有するマスク２３が形成される。そして、マスク２３を用いて、Ｐ型不純物がポリシリコン膜２２の表面からその内部に注入される。Ｐ型不純物の注入後、マスク２３は、除去される。 Next, as shown in FIG. 3E, a polysilicon film 22 is deposited on the epitaxial layer 3 by LP-CVD. The element isolation film 6 is covered with a polysilicon film 22.
After the formation of the polysilicon film 22, as shown in FIG. 3F, a mask 23 having an opening facing the portion where the resistance element 7 is to be formed is formed on the polysilicon film 22 by photolithography. Then, using the mask 23, P-type impurities are implanted into the polysilicon film 22 from the surface thereof. After the implantation of the P-type impurity, the mask 23 is removed.

次いで、図３Ｇに示すように、フォトリソグラフィにより、抵抗素子７を形成すべき部分と対向する領域とは異なる領域に開口を有するマスク２４が形成される。そして、マスク２４の開口から露出するポリシリコン膜２２がエッチングされることにより、ポリシリコン膜２２の不要部分（抵抗素子７以外の部分）が除去される。これにより、抵抗素子７が形成される。抵抗素子７の形成後、マスク２４は、除去される。 Next, as shown in FIG. 3G, a mask 24 having an opening in a region different from the region facing the portion where the resistance element 7 is to be formed is formed by photolithography. Then, by etching the polysilicon film 22 exposed from the opening of the mask 24, unnecessary portions (portions other than the resistance element 7) of the polysilicon film 22 are removed. Thereby, the resistance element 7 is formed. After the formation of the resistance element 7, the mask 24 is removed.

その後、図３Ｈに示すように、ＣＶＤ法により、エピタキシャル層３上に第１層間絶縁膜８が積層される。抵抗素子７および素子分離膜６は、第１層間絶縁膜８により被覆される。
続いて、フォトリソグラフィにより、第１層間絶縁膜８上にコンタクトホール９を形成すべき部分と対向する開口を有するマスク（図示せず）が形成される。そして、そのマスクを用いたエッチングにより、図３Ｉに示すように、第１層間絶縁膜８にコンタクトホール９が形成される。コンタクトホール９の形成後、第１層間絶縁膜８上のマスクは除去される。 Thereafter, as shown in FIG. 3H, the first interlayer insulating film 8 is laminated on the epitaxial layer 3 by the CVD method. The resistance element 7 and the element isolation film 6 are covered with a first interlayer insulating film 8.
Subsequently, a mask (not shown) having an opening facing the portion where the contact hole 9 is to be formed is formed on the first interlayer insulating film 8 by photolithography. Then, contact holes 9 are formed in the first interlayer insulating film 8 by etching using the mask, as shown in FIG. 3I. After the contact hole 9 is formed, the mask on the first interlayer insulating film 8 is removed.

次いで、スパッタ法により、第１層間絶縁膜８上に導電材料が付着される。導電材料は、コンタクトホール９を埋め尽くし、第１層間絶縁膜８上に薄膜を形成するように付着（堆積）される。そして、フォトリソグラフィおよびエッチングにより、第１層間絶縁膜８上の導電材料の薄膜がパターニングされる。これにより、図３Ｉに示すように、コンタクトプラグ１０および第１配線１１が形成される。 Next, a conductive material is deposited on the first interlayer insulating film 8 by sputtering. The conductive material is deposited (deposited) so as to fill the contact hole 9 and form a thin film on the first interlayer insulating film 8. Then, the thin film of the conductive material on the first interlayer insulating film 8 is patterned by photolithography and etching. As a result, as shown in FIG. 3I, the contact plug 10 and the first wiring 11 are formed.

その後、図３Ｊに示すように、ＣＶＤ法により、第１層間絶縁膜８上に第２層間絶縁膜１２が積層される。第１配線１１は、第２層間絶縁膜１２により被覆される。
続いて、フォトリソグラフィにより、第２層間絶縁膜１２上にコンタクトホール１３を形成すべき部分と対向する開口を有するマスク（図示せず）が形成される。そして、そのマスクを用いたエッチングにより、図３Ｋに示すように、第２層間絶縁膜１２にコンタクトホール１３が形成される。コンタクトホール１３の形成後、第２層間絶縁膜１２上のマスクは除去される。 Thereafter, as shown in FIG. 3J, the second interlayer insulating film 12 is laminated on the first interlayer insulating film 8 by the CVD method. The first wiring 11 is covered with a second interlayer insulating film 12.
Subsequently, a mask (not shown) having an opening facing the portion where the contact hole 13 is to be formed is formed on the second interlayer insulating film 12 by photolithography. Then, contact holes 13 are formed in the second interlayer insulating film 12 by etching using the mask, as shown in FIG. 3K. After the contact hole 13 is formed, the mask on the second interlayer insulating film 12 is removed.

次いで、スパッタ法により、第２層間絶縁膜１２上に導電材料が付着される。導電材料は、コンタクトホール１３を埋め尽くし、第２層間絶縁膜１２上に薄膜を形成するように付着（堆積）される。そして、フォトリソグラフィおよびエッチングにより、第２層間絶縁膜１２上の導電材料の薄膜がパターニングされる。これにより、図３Ｋに示すように、コンタクトプラグ１４および第１部分１６と第２部分１７とを有する第２配線１５が形成される。以上の工程を経ることにより、図１に示す半導体装置１が得られる。 Next, a conductive material is deposited on the second interlayer insulating film 12 by sputtering. The conductive material is deposited (deposited) so as to fill up the contact hole 13 and form a thin film on the second interlayer insulating film 12. Then, the thin film of the conductive material on the second interlayer insulating film 12 is patterned by photolithography and etching. As a result, as shown in FIG. 3K, the contact plug 14 and the second wiring 15 having the first portion 16 and the second portion 17 are formed. Through the above steps, the semiconductor device 1 shown in FIG. 1 is obtained.

図４は、本発明の第２の実施形態に係る半導体装置において、抵抗素子が形成される領域およびその付近を拡大して示す平面図である。図５は、図４にＶ−Ｖで示される切断線で切断したときの断面図である。また、図４および図５において、図１または図２に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。 FIG. 4 is an enlarged plan view showing a region where a resistance element is formed and its vicinity in the semiconductor device according to the second embodiment of the present invention. FIG. 5 is a cross-sectional view taken along the cutting line indicated by VV in FIG. 4 and 5, the same reference numerals as those of the respective parts are given to the parts corresponding to the respective parts shown in FIG. 1 or FIG. 2. Further, in the following, detailed description of the parts denoted by the same reference numerals is omitted.

この半導体装置３１では、素子分離膜６上に、Ｐ型領域５に対応する第１ガードリング３２が形成されている。つまり、第１ガードリング３２は、平面視で抵抗素子７を取り囲み、Ｎ型領域４の外周に沿った矩形環状に形成されている。これにより、第１ガードリング３２は、素子分離膜６を挟んでＰ型領域５と対向している。また、第１ガードリング３２は、抵抗素子７と同じ材料（ポリシリコン）を用いて形成されている。 In the semiconductor device 31, a first guard ring 32 corresponding to the P-type region 5 is formed on the element isolation film 6. That is, the first guard ring 32 surrounds the resistance element 7 in plan view and is formed in a rectangular ring shape along the outer periphery of the N-type region 4. Thereby, the first guard ring 32 faces the P-type region 5 with the element isolation film 6 interposed therebetween. The first guard ring 32 is formed using the same material (polysilicon) as the resistance element 7.

第１層間絶縁膜８には、第１層間絶縁膜８を膜厚方向に貫通する、平面視略矩形状のブリッジ用ホール３３が多数形成されている。多数のブリッジ用ホール３３は、第１ガードリング３２と対向する部分に設けられている。多数のブリッジ用ホール３３は、第１ガードリング３２の形状に対応して矩形環状に整列して配置されている。
各ブリッジ用ホール３３には、導電材料からなるブリッジプラグ３４が埋設されている。ブリッジプラグ３４は、第１ガードリング３２と後述する接地ガードリング３５とをブリッジするためのプラグであり、第１ガードリング３２の表面において、第１ガードリング３２に接触している。これにより、ブリッジプラグ３４は、第１ガードリング３２に電気的に接続されている。 The first interlayer insulating film 8 is formed with a large number of bridge holes 33 that penetrate the first interlayer insulating film 8 in the film thickness direction and have a substantially rectangular shape in plan view. A number of bridge holes 33 are provided in a portion facing the first guard ring 32. A number of bridge holes 33 are arranged in a rectangular ring shape corresponding to the shape of the first guard ring 32.
In each bridge hole 33, a bridge plug 34 made of a conductive material is embedded. The bridge plug 34 is a plug for bridging the first guard ring 32 and a ground guard ring 35 described later, and is in contact with the first guard ring 32 on the surface of the first guard ring 32. Thereby, the bridge plug 34 is electrically connected to the first guard ring 32.

また、第１層間絶縁膜８上には、第１ガードリング３２を接地電位（０Ｖ）とするための接地ガードリング３５が形成されている。接地ガードリング３５は、平面視で第１ガードリング３２とほぼ同一形状の矩形環状に形成されている。接地ガードリング３５は、平面視で第１ガードリング３２とほぼ一致するように配置され、ブリッジプラグ３４を一括して覆っている。これにより、接地ガードリング３５は、ブリッジプラグ３４に電気的に接続されている。そして、接地ガードリング３５は、接地された接地配線３６と電気的に接続されることにより、接地電位とされる。接地配線３６が接地ガードリング３５に接続された状態では、ブリッジプラグ３４を介して接地ガードリング３５に電気的に接続された第１ガードリング３２も接地電位とされる。 On the first interlayer insulating film 8, a ground guard ring 35 is formed for setting the first guard ring 32 to the ground potential (0 V). The ground guard ring 35 is formed in a rectangular ring shape having substantially the same shape as the first guard ring 32 in plan view. The grounding guard ring 35 is disposed so as to substantially coincide with the first guard ring 32 in a plan view, and covers the bridge plug 34 collectively. As a result, the ground guard ring 35 is electrically connected to the bridge plug 34. The ground guard ring 35 is electrically connected to the grounded ground wiring 36 so as to have a ground potential. In a state where the ground wiring 36 is connected to the ground guard ring 35, the first guard ring 32 electrically connected to the ground guard ring 35 via the bridge plug 34 is also set to the ground potential.

その他の構成は、前述の第１の実施形態の場合と同様であり、また、動作も同様である。
そして、この半導体装置３１では、素子分離膜６上におけるＰ型領域５に対向する部分に、第１ガードリング３２が形成されている。そして、第１ガードリング３２は、接地ガードリング３５の接地に伴い、接地電位とされる。 Other configurations are the same as those of the first embodiment described above, and the operation is also the same.
In the semiconductor device 31, the first guard ring 32 is formed on the element isolation film 6 at a portion facing the P-type region 5. The first guard ring 32 is set to the ground potential as the ground guard ring 35 is grounded.

そのため、第２配線１５に高電圧が印加されても、Ｐ型領域５への電界の影響を一層低減することができる。その結果、Ｐ型領域５の導電型の反転を一層抑制することができる。
また、第１ガードリング３２は、抵抗素子７と同じ材料（ポリシリコン）を用いて、素子分離膜６上に形成されている。そのため、後述する半導体装置３１の製造工程において、抵抗素子７と第１ガードリング３２とを同じ工程（図６Ｆおよび図６Ｇ参照。）で作製することができる。その結果、第１ガードリング３２を作製するための工程を別途設ける必要がないので、製造工程を簡易にすることができる。 Therefore, even if a high voltage is applied to the second wiring 15, the influence of the electric field on the P-type region 5 can be further reduced. As a result, inversion of the conductivity type of the P-type region 5 can be further suppressed.
The first guard ring 32 is formed on the element isolation film 6 using the same material (polysilicon) as that of the resistance element 7. Therefore, in the manufacturing process of the semiconductor device 31 described later, the resistance element 7 and the first guard ring 32 can be manufactured in the same process (see FIGS. 6F and 6G). As a result, it is not necessary to separately provide a process for manufacturing the first guard ring 32, so that the manufacturing process can be simplified.

図６Ａ〜図６Ｋは、図４に示す半導体装置の製造方法を工程順に示す模式的な断面図である。
まず、図６Ａに示すように、エピタキシャル成長法により、Ｐ型基板２上に、エピタキシャル層３が形成される。
次いで、図６Ｂに示すように、フォトリソグラフィにより、エピタキシャル層３上にＰ型領域５を形成すべき部分と対向する開口を有するマスク２１が形成される。そして、マスク２１を用いて、Ｐ型不純物がエピタキシャル層３の表面からその内部に注入される。そして、Ｐ型不純物を拡散させるための熱処理が行なわれることにより、図６Ｃに示すように、エピタキシャル層３にＰ型領域５が形成されるとともに、Ｐ型領域５の内側にＮ型領域４が形成される。 6A to 6K are schematic cross-sectional views showing the method of manufacturing the semiconductor device shown in FIG. 4 in the order of steps.
First, as shown in FIG. 6A, an epitaxial layer 3 is formed on a P-type substrate 2 by an epitaxial growth method.
Next, as shown in FIG. 6B, a mask 21 having an opening facing the portion where the P-type region 5 is to be formed on the epitaxial layer 3 is formed by photolithography. Then, using the mask 21, P-type impurities are implanted into the epitaxial layer 3 from the surface thereof. Then, by performing a heat treatment for diffusing the P-type impurity, a P-type region 5 is formed in the epitaxial layer 3 and an N-type region 4 is formed inside the P-type region 5 as shown in FIG. 6C. It is formed.

次いで、熱酸化処理により、エピタキシャル層３の表面に、ＳｉＯ₂（酸化シリコン）からなる犠牲酸化膜（図示せず）が形成される。その後、Ｐ−ＣＶＤ（Plasma Chemical Vapor Deposition：プラズマ化学気相成長）法またはＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、この犠牲酸化膜上にＳｉＮ（窒化シリコン）からなる犠牲窒化膜が形成され、この犠牲窒化膜がパターニングされることによって、素子分離膜６を形成すべき部分と対向する部分に開口を有するハードマスク（図示せず）が形成される。そして、当該開口から露出するエピタキシャル層３が熱酸化処理されることにより、図６Ｄに示すように、エピタキシャル層３の表面に素子分離膜６が形成される。素子分離膜６の形成後、エピタキシャル層３上のハードマスクは、除去される。 Next, a sacrificial oxide film (not shown) made of SiO ₂ (silicon oxide) is formed on the surface of the epitaxial layer 3 by thermal oxidation treatment. Thereafter, a sacrificial nitride film made of SiN (silicon nitride) is formed on the sacrificial oxide film by P-CVD (Plasma Chemical Vapor Deposition) or LP-CVD (Low Pressure Chemical Vapor Deposition). Then, by patterning the sacrificial nitride film, a hard mask (not shown) having an opening in a portion facing the portion where the element isolation film 6 is to be formed is formed. Then, the epitaxial layer 3 exposed from the opening is subjected to a thermal oxidation process, whereby an element isolation film 6 is formed on the surface of the epitaxial layer 3 as shown in FIG. 6D. After the formation of the element isolation film 6, the hard mask on the epitaxial layer 3 is removed.

次いで、図６Ｅに示すように、ＬＰ−ＣＶＤ法により、エピタキシャル層３上にポリシリコン膜２２が堆積される。素子分離膜６は、ポリシリコン膜２２により被覆される。
ポリシリコン膜２２の形成後、図６Ｆに示すように、フォトリソグラフィにより、ポリシリコン膜２２上に抵抗素子７および第１ガードリング３２を形成すべき部分と対向する開口を有するマスク３７が形成される。そして、マスク３７を用いて、Ｐ型不純物がポリシリコン膜２２の表面からその内部に注入される。Ｐ型不純物の注入後、マスク３７は、除去される。 Next, as shown in FIG. 6E, a polysilicon film 22 is deposited on the epitaxial layer 3 by LP-CVD. The element isolation film 6 is covered with a polysilicon film 22.
After the formation of the polysilicon film 22, as shown in FIG. 6F, a mask 37 having an opening facing the portion where the resistance element 7 and the first guard ring 32 are to be formed is formed on the polysilicon film 22 by photolithography. The Then, using the mask 37, P-type impurities are implanted into the polysilicon film 22 from the surface thereof. After the implantation of the P-type impurity, the mask 37 is removed.

次いで、図６Ｇに示すように、フォトリソグラフィにより、抵抗素子７および第１ガードリング３２を形成すべき部分と対向する領域とは異なる領域に開口を有するマスク３８が形成される。そして、マスク３８の開口から露出するポリシリコン膜２２がエッチングされることにより、ポリシリコン膜２２の不要部分（抵抗素子７および第１ガードリング３２以外の部分）が除去される。これにより、抵抗素子７および第１ガードリング３２が形成される。抵抗素子７および第１ガードリング３２の形成後、マスク３８は、除去される。 Next, as shown in FIG. 6G, a mask 38 having an opening in a region different from a region facing the portion where the resistance element 7 and the first guard ring 32 are to be formed is formed by photolithography. Then, by etching the polysilicon film 22 exposed from the opening of the mask 38, unnecessary portions (portions other than the resistance element 7 and the first guard ring 32) of the polysilicon film 22 are removed. Thereby, the resistance element 7 and the first guard ring 32 are formed. After the formation of the resistance element 7 and the first guard ring 32, the mask 38 is removed.

その後、図６Ｈに示すように、ＣＶＤ法により、エピタキシャル層３上に第１層間絶縁膜８が積層される。抵抗素子７、第１ガードリング３２および素子分離膜６は、第１層間絶縁膜８により被覆される。
続いて、フォトリソグラフィにより、第１層間絶縁膜８上にコンタクトホール９およびブリッジ用ホール３３を形成すべき部分と対向する開口を有するマスク（図示せず）が形成される。そして、そのマスクを用いたエッチングにより、図６Ｉに示すように、第１層間絶縁膜８にコンタクトホール９およびブリッジ用ホール３３が形成される。コンタクトホール９およびブリッジ用ホール３３の形成後、第１層間絶縁膜８上のマスクは除去される。 Thereafter, as shown in FIG. 6H, a first interlayer insulating film 8 is laminated on the epitaxial layer 3 by a CVD method. The resistance element 7, the first guard ring 32 and the element isolation film 6 are covered with the first interlayer insulating film 8.
Subsequently, a mask (not shown) having an opening facing the portion where the contact hole 9 and the bridge hole 33 are to be formed is formed on the first interlayer insulating film 8 by photolithography. Then, contact holes 9 and bridge holes 33 are formed in the first interlayer insulating film 8 by etching using the mask, as shown in FIG. 6I. After the contact hole 9 and the bridge hole 33 are formed, the mask on the first interlayer insulating film 8 is removed.

次いで、スパッタ法により、第１層間絶縁膜８上に導電材料が付着される。導電材料は、コンタクトホール９およびブリッジ用ホール３３を埋め尽くし、第１層間絶縁膜８上に薄膜を形成するように付着（堆積）される。そして、フォトリソグラフィおよびエッチングにより、第１層間絶縁膜８上の導電材料の薄膜がパターニングされる。これにより、図６Ｉに示すように、コンタクトプラグ１０および第１配線１１、ならびにブリッジプラグ３４および接地ガードリング３５が形成される。 Next, a conductive material is deposited on the first interlayer insulating film 8 by sputtering. The conductive material is deposited (deposited) so as to fill the contact hole 9 and the bridge hole 33 and form a thin film on the first interlayer insulating film 8. Then, the thin film of the conductive material on the first interlayer insulating film 8 is patterned by photolithography and etching. As a result, as shown in FIG. 6I, the contact plug 10 and the first wiring 11, the bridge plug 34 and the ground guard ring 35 are formed.

その後、図６Ｊに示すように、ＣＶＤ法により、第１層間絶縁膜８上に第２層間絶縁膜１２が積層される。第１配線１１および接地ガードリング３５は、第２層間絶縁膜１２により被覆される。
続いて、フォトリソグラフィにより、第２層間絶縁膜１２上にコンタクトホール１３を形成すべき部分と対向する開口を有するマスク（図示せず）が形成される。そして、そのマスクを用いたエッチングにより、図６Ｋに示すように、第２層間絶縁膜１２にコンタクトホール１３が形成される。コンタクトホール１３の形成後、第２層間絶縁膜１２上のマスクは除去される。 Thereafter, as shown in FIG. 6J, the second interlayer insulating film 12 is laminated on the first interlayer insulating film 8 by the CVD method. The first wiring 11 and the ground guard ring 35 are covered with the second interlayer insulating film 12.
Subsequently, a mask (not shown) having an opening facing the portion where the contact hole 13 is to be formed is formed on the second interlayer insulating film 12 by photolithography. Then, contact holes 13 are formed in the second interlayer insulating film 12 by etching using the mask, as shown in FIG. 6K. After the contact hole 13 is formed, the mask on the second interlayer insulating film 12 is removed.

次いで、スパッタ法により、第２層間絶縁膜１２上に導電材料が付着される。導電材料は、コンタクトホール１３を埋め尽くし、第２層間絶縁膜１２上に薄膜を形成するように付着（堆積）される。そして、フォトリソグラフィおよびエッチングにより、第２層間絶縁膜１２上の導電材料の薄膜がパターニングされる。これにより、図６Ｋに示すように、コンタクトプラグ１４および第１部分１６と第２部分１７とを有する第２配線１５が形成される。以上の工程を経ることにより、図４に示す半導体装置３１が得られる。 Next, a conductive material is deposited on the second interlayer insulating film 12 by sputtering. The conductive material is deposited (deposited) so as to fill up the contact hole 13 and form a thin film on the second interlayer insulating film 12. Then, the thin film of the conductive material on the second interlayer insulating film 12 is patterned by photolithography and etching. As a result, as shown in FIG. 6K, the contact plug 14 and the second wiring 15 having the first portion 16 and the second portion 17 are formed. The semiconductor device 31 shown in FIG. 4 is obtained through the above steps.

図７は、本発明の第３の実施形態に係る半導体装置において、抵抗素子が形成される領域およびその付近を拡大して示す平面図である。図８は、図７にＶIII−ＶIIIで示される切断線で切断したときの断面図である。また、図７および図８において、図１または図２に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。 FIG. 7 is an enlarged plan view showing a region where a resistance element is formed and its vicinity in the semiconductor device according to the third embodiment of the present invention. FIG. 8 is a cross-sectional view taken along the cutting line indicated by VIII-VIII in FIG. In FIGS. 7 and 8, parts corresponding to the respective parts shown in FIG. 1 or FIG. Further, in the following, detailed description of the parts denoted by the same reference numerals is omitted.

この半導体装置４１は、厚膜ＳＯＩ基板４２を備えている。厚膜ＳＯＩ基板４２は、半導体基板としてのＰ型基板５１上に、ＳｉＯ₂からなる絶縁層としてのＢＯＸ層４３を介して、ＳｉからなるＮ型のＳＯＩ層４７を積層した構造を有している。つまり、厚膜ＳＯＩ基板４２は、ＳＯＩ層４７の下層にＢＯＸ層４３が設けられ、ＢＯＸ層４３の下層にＰ型基板５１が設けられた積層構造を有している。 The semiconductor device 41 includes a thick film SOI substrate 42. The thick-film SOI substrate 42 has a structure in which an N-type SOI layer 47 made of Si is stacked on a P-type substrate 51 as a semiconductor substrate via a BOX layer 43 as an insulating layer made of SiO _2. Yes. That is, the thick film SOI substrate 42 has a laminated structure in which the BOX layer 43 is provided below the SOI layer 47 and the P-type substrate 51 is provided below the BOX layer 43.

半導体層としてのＳＯＩ層４７には、その表層部に、各種能動素子（トランジスタ、ダイオードなど）が多数作り込まれている（図示せず）。また、ＳＯＩ層４７には、平面視矩形環状のディープトレンチ４４が層厚方向に貫通して形成されている。すなわち、ＳＯＩ層４７には、その表面からＢＯＸ層４３に至る深さを有する、矩形環状のディープトレンチ４４が形成されている。互いに対向するディープトレンチ４４の内側面は、トレンチ酸化膜４５で覆われている。 The SOI layer 47 as a semiconductor layer has a large number of various active elements (transistors, diodes, etc.) formed in the surface layer portion (not shown). Further, the SOI layer 47 is formed with a rectangular deep trench 44 having a rectangular shape in plan view, penetrating in the layer thickness direction. That is, a rectangular annular deep trench 44 having a depth from the surface to the BOX layer 43 is formed in the SOI layer 47. The inner surfaces of the deep trenches 44 facing each other are covered with a trench oxide film 45.

トレンチ酸化膜４５の内側は、埋設体４６で埋め尽くされている。
ＳＯＩ層４７において、ディープトレンチ４４よりも外側の領域は、厚膜ＳＯＩ基板４２の導電型が維持される、Ｎ型領域４８をなしている。一方、ディープトレンチ４４よりも内側の領域（ディープトレンチ４４に囲まれる領域）は、ＢＯＸ層４３およびトレンチアイソレーション領域としてのディープトレンチ４４により、その周囲から電気的にフローティング（絶縁分離）されたＮ型領域４９となっている。 The inside of the trench oxide film 45 is filled with a buried body 46.
In the SOI layer 47, a region outside the deep trench 44 forms an N-type region 48 where the conductivity type of the thick film SOI substrate 42 is maintained. On the other hand, the region inside the deep trench 44 (the region surrounded by the deep trench 44) is electrically floated (insulated and isolated) from the periphery by the BOX layer 43 and the deep trench 44 as a trench isolation region. A mold region 49 is formed.

ＳＯＩ層４７の表面には、絶縁膜としてのＬＯＣＯＳ（LOCal Oxidation of Silicon）酸化膜５４が形成されている。ＬＯＣＯＳ酸化膜５４は、ＳＯＩ層４７の表面全域を被覆している。
ＬＯＣＯＳ酸化膜５４上には、ポリシリコンからなる抵抗素子７が形成されている。抵抗素子７は、その全域がＬＯＣＯＳ酸化膜５４を挟んでＮ型領域４９と対向するように配置されている。具体的には、抵抗素子７は、ＬＯＣＯＳ酸化膜５４上に、その各隅とＮ型領域４９の各隅との距離が略一定となるように配置されている。 A LOCOS (LOCal Oxidation of Silicon) oxide film 54 as an insulating film is formed on the surface of the SOI layer 47. The LOCOS oxide film 54 covers the entire surface of the SOI layer 47.
On the LOCOS oxide film 54, a resistance element 7 made of polysilicon is formed. The resistive element 7 is arranged so that the entire region thereof faces the N-type region 49 with the LOCOS oxide film 54 interposed therebetween. Specifically, the resistance element 7 is arranged on the LOCOS oxide film 54 such that the distance between each corner and each corner of the N-type region 49 is substantially constant.

ＳＯＩ層４７には、たとえば、酸化シリコンからなる第１層間絶縁膜５５が積層されている。第１層間絶縁膜５５は、ＬＯＣＯＳ酸化膜５４および抵抗素子７を被覆している。その他の構成は、前述の第１の実施形態の場合と同様であり、また、動作も同様である。
そして、この半導体装置４１では、Ｎ型領域４９の下層にＢＯＸ層４３が設けられ、ＢＯＸ層４３の下層にＰ型基板５１が設けられている。また、その側方にディープトレンチ４４が形成され、ディープトレンチ４４の内側面がトレンチ酸化膜４５で覆われている。これにより、Ｎ型領域４９は、その周囲から電気的にフローティング（絶縁分離）された領域となっている。また、抵抗素子７は、平面視でその全域がＬＯＣＯＳ酸化膜５４を挟んでＮ型領域４９と対向するように配置されている。したがって、抵抗素子７は、ＬＯＣＯＳ酸化膜５４を介して、Ｎ型領域４９に広がる空乏層５０およびＢＯＸ層４３と対向する。 On the SOI layer 47, for example, a first interlayer insulating film 55 made of silicon oxide is stacked. The first interlayer insulating film 55 covers the LOCOS oxide film 54 and the resistance element 7. Other configurations are the same as those of the first embodiment described above, and the operation is also the same.
In the semiconductor device 41, a BOX layer 43 is provided below the N-type region 49, and a P-type substrate 51 is provided below the BOX layer 43. Further, a deep trench 44 is formed on the side thereof, and the inner side surface of the deep trench 44 is covered with a trench oxide film 45. As a result, the N-type region 49 is a region that is electrically floating (insulated and isolated) from its periphery. Further, the resistance element 7 is disposed so that the entire region thereof faces the N-type region 49 with the LOCOS oxide film 54 interposed therebetween in plan view. Therefore, resistance element 7 faces depletion layer 50 and BOX layer 43 extending in N-type region 49 through LOCOS oxide film 54.

これにより、Ｐ型基板５１と抵抗素子７との間に印加される電圧は、空乏層５０およびＢＯＸ層４３に分散される。そのため、抵抗素子７への電圧の印加に伴うＬＯＣＯＳ酸化膜５４への印加電圧を低減することができる。抵抗素子７に高電圧が印加されても、高電圧の一部を空乏層５０およびＢＯＸ層４３に分散することができるので、ＬＯＣＯＳ酸化膜５４の絶縁破壊を抑制することができる。その結果、ＬＯＣＯＳ酸化膜５４の厚さを増大させることなく、ＬＯＣＯＳ酸化膜５４の絶縁破壊に対する耐圧を向上させることができる。さらに、ＬＯＣＯＳ酸化膜５４の厚さを増大させる必要がないので、ＬＯＣＯＳ酸化膜５４の厚さを適当に設計することにより、抵抗素子７とともに、能動素子やその他の受動素子の集積度を上げることもできる。 Thereby, the voltage applied between the P-type substrate 51 and the resistance element 7 is dispersed in the depletion layer 50 and the BOX layer 43. Therefore, the voltage applied to the LOCOS oxide film 54 accompanying the application of voltage to the resistance element 7 can be reduced. Even when a high voltage is applied to the resistance element 7, a part of the high voltage can be dispersed in the depletion layer 50 and the BOX layer 43, so that the dielectric breakdown of the LOCOS oxide film 54 can be suppressed. As a result, the breakdown voltage against breakdown of the LOCOS oxide film 54 can be improved without increasing the thickness of the LOCOS oxide film 54. Further, since it is not necessary to increase the thickness of the LOCOS oxide film 54, the integration of active elements and other passive elements can be increased together with the resistance element 7 by appropriately designing the thickness of the LOCOS oxide film 54. You can also.

図９Ａ〜図９Ｋは、図７に示す半導体装置の製造方法を工程順に示す模式的な断面図である。
まず、たとえば、Ｐ型シリコン基板が熱酸化処理され、その後、当該処理により形成された酸化膜上に、Ｎ型シリコン基板が貼り合わせられる。これにより、図９Ａに示すように、Ｐ型基板５１、ＢＯＸ層４３およびＳＯＩ層４７を有する厚膜ＳＯＩ基板４２が作製される。 9A to 9K are schematic cross-sectional views showing the method of manufacturing the semiconductor device shown in FIG. 7 in the order of steps.
First, for example, a P-type silicon substrate is subjected to a thermal oxidation process, and then an N-type silicon substrate is bonded onto the oxide film formed by the process. Thereby, as shown in FIG. 9A, a thick film SOI substrate 42 having a P-type substrate 51, a BOX layer 43, and an SOI layer 47 is manufactured.

次いで、図９Ｂに示すように、フォトリソグラフィにより、ＳＯＩ層４７上にディープトレンチ４４を形成すべき部分と対向する開口を有するマスク５２が形成される。そして、マスク５２の開口から露出するＳＯＩ層４７がエッチングされることにより、ディープトレンチ４４が形成される。
続いて、マスク５２を残存させた状態で、ディープトレンチ４４の内側面が熱酸化処理される。これにより、図９Ｃに示すように、ディープトレンチ４４の内側面上にトレンチ酸化膜４５が形成される。次いで、ＬＰ−ＣＶＤ法により、ＳＯＩ層４７上にポリシリコン膜（図示せず）が堆積される。このポリシリコン膜は、ディープトレンチ４４を埋め尽くし、マスク５２上に薄膜を形成するように付着（堆積）される。そして、ポリシリコン膜の不要部分（埋設体４６以外の部分）およびマスク５２が除去される。これにより、図９Ｃに示すように、埋設体４６が形成される。 Next, as shown in FIG. 9B, a mask 52 having an opening facing the portion where the deep trench 44 is to be formed is formed on the SOI layer 47 by photolithography. Then, the deep trench 44 is formed by etching the SOI layer 47 exposed from the opening of the mask 52.
Subsequently, the inner surface of the deep trench 44 is subjected to a thermal oxidation process with the mask 52 remaining. As a result, a trench oxide film 45 is formed on the inner surface of the deep trench 44 as shown in FIG. 9C. Next, a polysilicon film (not shown) is deposited on the SOI layer 47 by LP-CVD. This polysilicon film is deposited (deposited) so as to fill the deep trench 44 and form a thin film on the mask 52. Then, unnecessary portions of the polysilicon film (portions other than the embedded body 46) and the mask 52 are removed. Thereby, as shown to FIG. 9C, the embedded body 46 is formed.

次いで、ＳＯＩ層４７が熱酸化処理されることにより、図９Ｄに示すように、ＳＯＩ層４７の表面にＬＯＣＯＳ酸化膜５４が形成される。
次いで、図９Ｅに示すように、ＬＰ−ＣＶＤ法により、ＳＯＩ層４７上にポリシリコン膜２２が堆積される。ＬＯＣＯＳ酸化膜５４は、ポリシリコン膜２２により被覆される。
ポリシリコン膜２２の形成後、図９Ｆに示すように、フォトリソグラフィにより、ポリシリコン膜２２上に抵抗素子７を形成すべき部分と対向する開口を有するマスク２３が形成される。そして、マスク２３を用いて、Ｐ型不純物がポリシリコン膜２２の表面からその内部に注入される。Ｐ型不純物の注入後、マスク２３は、除去される。 Next, by subjecting the SOI layer 47 to thermal oxidation, a LOCOS oxide film 54 is formed on the surface of the SOI layer 47 as shown in FIG. 9D.
Next, as shown in FIG. 9E, the polysilicon film 22 is deposited on the SOI layer 47 by LP-CVD. The LOCOS oxide film 54 is covered with the polysilicon film 22.
After the formation of the polysilicon film 22, as shown in FIG. 9F, a mask 23 having an opening facing the portion where the resistance element 7 is to be formed is formed on the polysilicon film 22 by photolithography. Then, using the mask 23, P-type impurities are implanted into the polysilicon film 22 from the surface thereof. After the implantation of the P-type impurity, the mask 23 is removed.

次いで、図９Ｇに示すように、フォトリソグラフィにより、抵抗素子７を形成すべき部分と対向する領域とは異なる領域に開口を有するマスク２４が形成される。そして、マスク２４の開口から露出するポリシリコン膜２２がエッチングされることにより、ポリシリコン膜２２の不要部分（抵抗素子７以外の部分）が除去される。これにより、抵抗素子７が形成される。抵抗素子７の形成後、マスク２４は、除去される。 Next, as shown in FIG. 9G, a mask 24 having an opening in a region different from the region facing the portion where the resistance element 7 is to be formed is formed by photolithography. Then, by etching the polysilicon film 22 exposed from the opening of the mask 24, unnecessary portions (portions other than the resistance element 7) of the polysilicon film 22 are removed. Thereby, the resistance element 7 is formed. After the formation of the resistance element 7, the mask 24 is removed.

その後、図９Ｈに示すように、ＣＶＤ法により、ＳＯＩ層４７上に第１層間絶縁膜５５が積層される。抵抗素子７およびＬＯＣＯＳ酸化膜５４は、第１層間絶縁膜５５により被覆される。
続いて、フォトリソグラフィにより、第１層間絶縁膜５５上にコンタクトホール９を形成すべき部分と対向する開口を有するマスク（図示せず）が形成される。そして、そのマスクを用いたエッチングにより、図９Ｉに示すように、第１層間絶縁膜５５にコンタクトホール９が形成される。コンタクトホール９の形成後、第１層間絶縁膜５５上のマスクは除去される。 Thereafter, as shown in FIG. 9H, a first interlayer insulating film 55 is laminated on the SOI layer 47 by a CVD method. Resistance element 7 and LOCOS oxide film 54 are covered with first interlayer insulating film 55.
Subsequently, a mask (not shown) having an opening facing the portion where the contact hole 9 is to be formed is formed on the first interlayer insulating film 55 by photolithography. Then, contact holes 9 are formed in the first interlayer insulating film 55 by etching using the mask, as shown in FIG. 9I. After the contact hole 9 is formed, the mask on the first interlayer insulating film 55 is removed.

次いで、スパッタ法により、第１層間絶縁膜５５上に導電材料が付着される。導電材料は、コンタクトホール９を埋め尽くし、第１層間絶縁膜５５上に薄膜を形成するように付着（堆積）される。そして、フォトリソグラフィおよびエッチングにより、第１層間絶縁膜５５上の導電材料の薄膜がパターニングされる。これにより、図９Ｉに示すように、コンタクトプラグ１０および第１配線１１が形成される。 Next, a conductive material is deposited on the first interlayer insulating film 55 by sputtering. The conductive material is deposited (deposited) so as to fill up the contact hole 9 and form a thin film on the first interlayer insulating film 55. Then, the thin film of the conductive material on the first interlayer insulating film 55 is patterned by photolithography and etching. As a result, as shown in FIG. 9I, the contact plug 10 and the first wiring 11 are formed.

その後、図９Ｊに示すように、ＣＶＤ法により、第１層間絶縁膜５５上に第２層間絶縁膜１２が積層される。第１配線１１は、第２層間絶縁膜１２により被覆される。
続いて、フォトリソグラフィにより、第２層間絶縁膜１２上にコンタクトホール１３を形成すべき部分と対向する開口を有するマスク（図示せず）が形成される。そして、そのマスクを用いたエッチングにより、図９Ｋに示すように、第２層間絶縁膜１２にコンタクトホール１３が形成される。コンタクトホール１３の形成後、第２層間絶縁膜１２上のマスクは除去される。 Thereafter, as shown in FIG. 9J, the second interlayer insulating film 12 is laminated on the first interlayer insulating film 55 by the CVD method. The first wiring 11 is covered with a second interlayer insulating film 12.
Subsequently, a mask (not shown) having an opening facing the portion where the contact hole 13 is to be formed is formed on the second interlayer insulating film 12 by photolithography. Then, contact holes 13 are formed in the second interlayer insulating film 12 by etching using the mask, as shown in FIG. 9K. After the contact hole 13 is formed, the mask on the second interlayer insulating film 12 is removed.

次いで、スパッタ法により、第２層間絶縁膜１２上に導電材料が付着される。導電材料は、コンタクトホール１３を埋め尽くし、第２層間絶縁膜１２上に薄膜を形成するように付着（堆積）される。そして、フォトリソグラフィおよびエッチングにより、第２層間絶縁膜１２上の導電材料の薄膜がパターニングされる。これにより、図９Ｋに示すように、コンタクトプラグ１４および第１部分１６と第２部分１７とを有する第２配線１５が形成される。以上の工程を経ることにより、図７に示す半導体装置４１が得られる。 Next, a conductive material is deposited on the second interlayer insulating film 12 by sputtering. The conductive material is deposited (deposited) so as to fill up the contact hole 13 and form a thin film on the second interlayer insulating film 12. Then, the thin film of the conductive material on the second interlayer insulating film 12 is patterned by photolithography and etching. As a result, as shown in FIG. 9K, the contact plug 14 and the second wiring 15 having the first portion 16 and the second portion 17 are formed. Through the above steps, the semiconductor device 41 shown in FIG. 7 is obtained.

以上、本発明の複数の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、半導体装置１、半導体装置３１および半導体装置４１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。 Although a plurality of embodiments of the present invention have been described above, the present invention can be implemented in other forms.
For example, a configuration in which the conductivity type of each semiconductor portion of the semiconductor device 1, the semiconductor device 31, and the semiconductor device 41 is reversed may be employed. For example, in the semiconductor device 1, the P-type portion may be N-type and the N-type portion may be P-type.

また、前述の実施形態では、素子分離膜６やＬＯＣＯＳ酸化膜５４上に形成される層間絶縁膜が複数枚（第１層間絶縁膜８，５５および第２層間絶縁膜１２）形成される構成を例示したが、たとえば、層間絶縁膜が単数、つまり、第１層間絶縁膜８，５５のみが形成される構成が採用されてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 In the above-described embodiment, a plurality of interlayer insulating films (the first interlayer insulating films 8 and 55 and the second interlayer insulating film 12) formed on the element isolation film 6 and the LOCOS oxide film 54 are formed. Although illustrated, for example, a single interlayer insulating film, that is, a configuration in which only the first interlayer insulating films 8 and 55 are formed may be employed.
In addition, various design changes can be made within the scope of matters described in the claims.

本発明の第１の実施形態に係る半導体装置において、抵抗素子が形成される領域およびその付近を拡大して示す平面図である。In the semiconductor device concerning the 1st Embodiment of this invention, it is a top view which expands and shows the area | region in which a resistive element is formed, and its vicinity. 図１にII−IIで示される切断線で切断したときの断面図である。It is sectional drawing when cut | disconnecting by the cutting line shown by II-II in FIG. 図１に示す半導体装置の製造方法を工程順に示す模式的な断面図である。FIG. 2 is a schematic cross-sectional view showing a method of manufacturing the semiconductor device shown in FIG. 1 in the order of steps. 図３Ａの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 3A. 図３Ｂの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 3B. 図３Ｃの次の工程を示す模式的な断面図である。FIG. 3D is a schematic cross-sectional view showing the next step of FIG. 3C. 図３Ｄの次の工程を示す模式的な断面図である。FIG. 3D is a schematic cross-sectional view showing a step subsequent to FIG. 3D. 図３Ｅの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 3E. 図３Ｆの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 3F. 図３Ｇの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 3G. 図３Ｈの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the process of FIG. 3H. 図３Ｉの次の工程を示す模式的な断面図である。FIG. 3D is a schematic cross-sectional view showing the next step of FIG. 3I. 図３Ｊの次の工程を示す模式的な断面図である。FIG. 3D is a schematic cross-sectional view showing a step subsequent to FIG. 3J. 本発明の第２の実施形態に係る半導体装置において、抵抗素子が形成される領域およびその付近を拡大して示す平面図である。In the semiconductor device concerning the 2nd Embodiment of this invention, it is a top view which expands and shows the area | region in which a resistive element is formed, and its vicinity. 図４にＶ−Ｖで示される切断線で切断したときの断面図である。It is sectional drawing when cut | disconnecting by the cutting line shown by VV in FIG. 図４に示す半導体装置の製造方法を工程順に示す模式的な断面図である。FIG. 5 is a schematic cross-sectional view showing a method for manufacturing the semiconductor device shown in FIG. 4 in the order of steps. 図６Ａの次の工程を示す模式的な断面図である。FIG. 6B is a schematic cross-sectional view showing the next step of FIG. 6A. 図６Ｂの次の工程を示す模式的な断面図である。FIG. 6B is a schematic cross-sectional view showing the next step of FIG. 6B. 図６Ｃの次の工程を示す模式的な断面図である。FIG. 6D is a schematic cross-sectional view showing a step subsequent to FIG. 6C. 図６Ｄの次の工程を示す模式的な断面図である。FIG. 6D is a schematic cross-sectional view showing a step subsequent to FIG. 6D. 図６Ｅの次の工程を示す模式的な断面図である。FIG. 6D is a schematic cross-sectional view showing a step subsequent to FIG. 6E. 図６Ｆの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 6F. 図６Ｇの次の工程を示す模式的な断面図である。FIG. 6G is a schematic cross-sectional view showing a step subsequent to FIG. 6G. 図６Ｈの次の工程を示す模式的な断面図である。FIG. 6D is a schematic cross-sectional view showing a step subsequent to FIG. 6H. 図６Ｉの次の工程を示す模式的な断面図である。FIG. 6D is a schematic cross-sectional view showing a step subsequent to FIG. 6I. 図６Ｊの次の工程を示す模式的な断面図である。FIG. 6D is a schematic cross-sectional view showing a step subsequent to FIG. 6J. 本発明の第３の実施形態に係る半導体装置において、抵抗素子が形成される領域およびその付近を拡大して示す平面図である。In the semiconductor device concerning the 3rd Embodiment of this invention, it is a top view which expands and shows the area | region in which a resistive element is formed, and its vicinity. 図７にＶIII−ＶIIIで示される切断線で切断したときの断面図である。It is sectional drawing when cut | disconnecting by the cutting line shown by VIII-VIII in FIG. 図７に示す半導体装置の製造方法を工程順に示す模式的な断面図である。FIG. 8 is a schematic cross-sectional view showing the manufacturing method of the semiconductor device shown in FIG. 7 in order of steps. 図９Ａの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 9A. 図９Ｂの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 9B. 図９Ｃの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the process following FIG. 9C. 図９Ｄの次の工程を示す模式的な断面図である。FIG. 9D is a schematic sectional view showing a step subsequent to FIG. 9D. 図９Ｅの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the process following FIG. 9E. 図９Ｆの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the process of FIG. 9F. 図９Ｇの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 9G. 図９Ｈの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the process of FIG. 9H. 図９Ｉの次の工程を示す模式的な断面図である。FIG. 9D is a schematic cross-sectional view showing the next step of FIG. 9I. 図９Ｊの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the process following FIG. 9J. 従来の半導体装置の要部断面図である。It is principal part sectional drawing of the conventional semiconductor device.

Explanation of symbols

１半導体装置
２Ｐ型基板（半導体基板）
３エピタキシャル層（半導体層）
４Ｎ型領域（フローティング領域）
５Ｐ型領域（アイソレーション領域）
６素子分離膜（絶縁膜）
７抵抗素子
８第１層間絶縁膜
１２第２層間絶縁膜
１５第２配線（配線）
１７第２部分
３１半導体装置
３２第１ガードリング（ガードリング）
４１半導体装置
４３ＢＯＸ層（絶縁層）
４４ディープトレンチ（トレンチアイソレーション領域）
４５トレンチ酸化膜（絶縁材料）
４７ＳＯＩ層（半導体層）
４９Ｎ型領域（フローティング領域）
５１Ｐ型基板（半導体基板）
５４ＬＯＣＯＳ酸化膜（絶縁膜） 1 Semiconductor device 2 P-type substrate (semiconductor substrate)
3 Epitaxial layer (semiconductor layer)
4 N-type region (floating region)
5 P-type region (isolation region)
6 Element isolation film (insulating film)
7 Resistance element 8 First interlayer insulating film 12 Second interlayer insulating film 15 Second wiring (wiring)
17 Second part 31 Semiconductor device 32 First guard ring (guard ring)
41 Semiconductor device 43 BOX layer (insulating layer)
44 Deep trench (trench isolation region)
45 Trench oxide film (insulating material)
47 SOI layer (semiconductor layer)
49 N-type region (floating region)
51 P-type substrate (semiconductor substrate)
54 LOCOS oxide film (insulating film)

Claims

A semiconductor layer;
An insulating film formed on the surface of the semiconductor layer;
A resistance element formed on the insulating film;
A semiconductor device comprising: a floating region formed in a portion of the semiconductor layer facing the resistance element across the insulating film, and electrically floating from the periphery.

A first conductivity type semiconductor substrate provided in a lower layer of the semiconductor layer;
An isolation region of a first conductivity type formed in an annular shape surrounding the floating region in the semiconductor layer,
The semiconductor device according to claim 1, wherein the floating region has a second conductivity type.

The semiconductor device according to claim 2, further comprising a guard ring that is formed in an annular shape corresponding to the isolation region, and that faces the isolation region with the insulating film interposed therebetween.

The semiconductor device according to claim 3, wherein the guard ring is formed on the insulating film using the same material as the resistance element.

A wiring electrically connected to the resistance element and provided across the inside and outside of the floating region in plan view;
The semiconductor device according to claim 1, further comprising a plurality of interlayer insulating films stacked on the insulating film and interposed between the insulating film and the wiring.

An insulating layer provided under the semiconductor layer;
A semiconductor substrate provided under the insulating layer;
2. The semiconductor device according to claim 1, further comprising: an annular trench isolation region that is formed by depositing an insulating material on at least a side surface of a trench that penetrates the semiconductor layer in a layer thickness direction and surrounds the floating region in the semiconductor layer. Semiconductor device.