JP2009295651A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、接合型電界効果トランジスタ(以下、単にFETともいう)を有する半導体装置に関する。さらに詳しくは、接合型FETのチャネル層と異なる導電型層を選択的エピタキシャル成長や選択的拡散などの複雑な工程を経ることなく形成することができる構造の接合型FETを有する半導体装置に関する。 The present invention relates to a semiconductor device having a junction field effect transistor (hereinafter also simply referred to as FET). More specifically, the present invention relates to a semiconductor device having a junction type FET having a structure in which a conductive type layer different from the channel layer of the junction type FET can be formed without a complicated process such as selective epitaxial growth or selective diffusion.
従来のFETは、ソース電極とドレイン電極との間にゲート電極を設ける構造になっており、ソース・ドレイン間の電流をゲートにより制御している。このようなFETで、ゲート順方向の動作範囲を広くするために、ゲートにショットキーバリアハイトの高い電極を設ける構造(MESFET)や、チャネル層と異なる導電型の半導体層を用いてpn接合型のFET構造にすることが知られている。MESFETでノーマリ・オフ型動作のFETを構成する場合、ゲート電圧は0Vからゲートの順方向に印加して動作をさせる。しかし、MESFET構造では、金属−半導体のショットキー接合によって、ゲート順方向電流が流れるため、ゲートの動作電圧はある一定のゲート順方向電流となる電圧Vf以下としなければならない。ここで、Vfは金属と半導体のそれぞれの材料で決まるバリアハイト(電位障壁)φB相当の電圧となる。そこで、ゲートの動作電圧の範囲を広くするためには、ゲートにはショットキーバリアハイトの高い電極材料が必要となるが、半導体材料がp型GaAsの場合には、バリアハイトの高い材料がない。 A conventional FET has a structure in which a gate electrode is provided between a source electrode and a drain electrode, and the current between the source and the drain is controlled by the gate. In such an FET, in order to widen the operation range in the gate forward direction, a structure in which an electrode having a high Schottky barrier height is provided at the gate (MESFET), or a pn junction type using a semiconductor layer having a conductivity type different from that of the channel layer It is known to use the FET structure. When a normally-off type FET is formed of MESFETs, the gate voltage is applied from 0 V in the forward direction of the gate to operate. However, in the MESFET structure, the gate forward current flows due to the metal-semiconductor Schottky junction, and therefore the gate operating voltage must be equal to or lower than the voltage Vf at which a certain gate forward current is obtained. Here, Vf is a voltage corresponding to a barrier height (potential barrier) φ B determined by the materials of the metal and the semiconductor. Thus, in order to widen the gate operating voltage range, an electrode material having a high Schottky barrier height is required for the gate. However, when the semiconductor material is p-type GaAs, there is no material having a high barrier height.
そのため、高いVfが必要な場合には、pn接合型のFET構造が用いられている。この接合型のpチャネルFETは、たとえば図7(a)に示されるように、GaAsからなるp型チャネル層52のチャネル領域上に、n+型GaAs層54が選択的にエピタキシャル成長され、その両側のp型チャネル層52上にエピタキシャル成長されたGaAsからなるp+型コンタクト層53が設けられ、その両側のp+型コンタクト層53上、およびn+型GaAs層54上にそれぞれオーミックコンタクトするようにソース・ドレイン電極55およびゲート電極56が設けられることにより形成されている。なお、51は、たとえばGaAsからなる半絶縁性の基板である。
Therefore, when a high Vf is required, a pn junction type FET structure is used. In this junction type p-channel FET, for example, as shown in FIG. 7A, an n + -
図7(b)は、このような接合型FETの他の構造例を示すもので、n+型GaAs層54の選択成長をしないで、その部分のp型チャネル層52の表面にn型不純物を選択的に拡散することにより、n+型拡散領域58が形成されている点が異なるのみで、他の構成は、図7(a)と同様の構成であり、同じ部分には同じ符号を付してその説明を省略するが、図7(a)のFETと同様の特性のFETになっている。
FIG. 7B shows another example of such a junction FET, and without selectively growing the n + -
前述のように、ゲートの動作電圧の範囲を大きくするのに接合型FETが有効であるが、接合型FETを形成するには、ゲート電極とチャネル層との間にpn接合を形成するために、たとえばp型チャネル層52上にn+型半導体層54を選択的にエピタキシャル成長するか、またはn+型拡散領域58を選択的拡散により、高不純物濃度の層を形成しなければならない。しかし、とくにGaAsのような化合物半導体の場合、そのエピタキシャル成長の温度は600℃程度であり、選択的成長や選択的拡散の温度は、この成長温度よりも低くないと、すでにエピタキシャル成長してある半導体層の不純物濃度や不純物層の厚さが変動して特性が悪化するという問題があり、低温での選択成長や拡散を行う必要がある。そのため、非常に高度な技術を必要とし、量産を考慮した場合、製造工程が非常に複雑になって、高価になったり、再現性や安定性に欠けて歩留りが低下したりするという問題がある。
As described above, the junction FET is effective for increasing the range of the gate operating voltage. However, in order to form the junction FET, a pn junction is formed between the gate electrode and the channel layer. For example, the n +
本発明は、このような問題を解決するためになされたもので、チャネル層と反対導電型の半導体層を形成する場合に、選択的エピタキシャル成長や選択的拡散により、チャネル層の不純物濃度などの特性変動を生じさせることなく、かつ、簡単に製造することができる構造の接合型電界効果トランジスタを有する半導体装置を提供することを目的とする。 The present invention has been made to solve such a problem. When a semiconductor layer having a conductivity type opposite to that of the channel layer is formed, characteristics such as impurity concentration of the channel layer can be obtained by selective epitaxial growth or selective diffusion. It is an object of the present invention to provide a semiconductor device having a junction field effect transistor having a structure that can be easily manufactured without causing fluctuations.
本発明による半導体装置は、第1導電型のチャネル領域を少なくとも有するチャネル層と、該チャネル領域の両側または該チャネル領域の両側の前記チャネル層上に離間して設けられる一対の第1導電型コンタクト層と、前記チャネル層の下側に設けられる第2導電型コンタクト層と、前記一対の第1導電型コンタクト層にオーミックコンタクトするソース電極およびドレイン電極と、前記第2導電型コンタクト層にオーミックコンタクトするゲート電極とを具備する接合型電界効果トランジスタを有することを特徴とする。 A semiconductor device according to the present invention includes a channel layer having at least a first conductivity type channel region, and a pair of first conductivity type contacts provided on both sides of the channel region or on the channel layer on both sides of the channel region. A layer, a second conductivity type contact layer provided below the channel layer, a source electrode and a drain electrode in ohmic contact with the pair of first conductivity type contact layers, and an ohmic contact with the second conductivity type contact layer And a junction field effect transistor having a gate electrode.
前記第2導電型コンタクト層と前記第1導電型のチャネル層との間にアンドープ層が介在されていることにより、pn接合の逆方向耐圧やゲート・ソース間容量CGSを制御しやすくなるため好ましい。 Since the undoped layer is interposed between the second conductivity type contact layer and the first conductivity type channel layer, the reverse breakdown voltage of the pn junction and the gate-source capacitance C GS can be easily controlled. preferable.
さらに、前記接合型電界効果トランジスタを構成する各半導体層が化合物半導体からなる場合に、MESFETでは、ゲートの動作電圧の範囲を大きくすることが困難であるため、とくに効果が大きい。 Further, when each semiconductor layer constituting the junction field effect transistor is made of a compound semiconductor, the MESFET is particularly effective because it is difficult to increase the operating voltage range of the gate.
本発明によれば、ノーマリ・オフ型FETを接合型FETにより実現しているため、半導体材料や電極用金属の制約を受けることなく製造することができる。しかも、その接合型FETの第1導電型チャネル層の導電型と異なる第2導電型コンタクト層を、第1導電型のチャネル層の下側に形成しているため、第1導電型のチャネル層および第1導電型コンタクト層を形成した後に第2導電型のコンタクト層を形成する必要がなく、第1導電型のチャネル層などの特性変動を生じさせることがないと共に、製造工程が非常に簡単になる。たとえば、第2導電型コンタクト層上に、第1導電型のチャネル層および第1導電型コンタクト層を含む半導体積層部を形成し、その半導体積層部の一部をエッチングにより除去して第2導電型コンタクト層を露出させ、その露出部分にゲート電極を形成することにより、ゲート電極と第1導電型のチャネル層との間にpn接合を形成することができ、第1導電型チャネル層上に選択的にエピタキシャル成長をしたり、選択的に不純物拡散をしたりすることなく、非常に簡単に接合型FETを形成することができる。 According to the present invention, a normally-off type FET is realized by a junction FET, and therefore can be manufactured without being restricted by a semiconductor material or electrode metal. In addition, since the second conductivity type contact layer different from the conductivity type of the first conductivity type channel layer of the junction FET is formed under the first conductivity type channel layer, the first conductivity type channel layer is formed. In addition, it is not necessary to form the second conductivity type contact layer after forming the first conductivity type contact layer, the characteristics of the first conductivity type channel layer and the like are not changed, and the manufacturing process is very simple. become. For example, a semiconductor stacked portion including a first conductive type channel layer and a first conductive type contact layer is formed on the second conductive type contact layer, and a part of the semiconductor stacked portion is removed by etching to form the second conductive type. By exposing the type contact layer and forming the gate electrode on the exposed portion, a pn junction can be formed between the gate electrode and the first conductivity type channel layer, and the first contact type channel layer is formed on the first conductivity type channel layer. A junction FET can be formed very easily without selective epitaxial growth or selective impurity diffusion.
また、そのようなエピタキシャル成長による積層構造にしなくても、たとえば第2導電型コンタクト層をエピタキシャル成長して、その一部に選択的拡散により一対の第1導電型コンタクト層(領域)およびその間に第1導電型のチャネル層(領域)を形成し、第2導電型コンタクト層の露出部にゲート電極を形成することによっても、同様に、チャネル層(領域)の下側にチャネル層と異なる第2導電型コンタクト層を形成することができ、簡単に接合型FETを形成することができる。すなわち、選択的拡散により第1導電型コンタクト領域や第1導電型チャネル領域を形成しても、その後に第2導電型コンタクト層を形成する必要がないため、第1導電型チャネル領域の不純物濃度やその深さは、その後変動することがない。 Further, even if a stacked structure by such epitaxial growth is not used, for example, the second conductivity type contact layer is epitaxially grown, and a part of the first conductivity type contact layer (region) and the first conductivity layer therebetween are selectively diffused. Similarly, by forming a conductivity type channel layer (region) and forming a gate electrode on the exposed portion of the second conductivity type contact layer, the second conductivity different from the channel layer is formed below the channel layer (region). A type contact layer can be formed, and a junction type FET can be easily formed. That is, even if the first conductivity type contact region and the first conductivity type channel region are formed by selective diffusion, it is not necessary to form the second conductivity type contact layer after that, so that the impurity concentration of the first conductivity type channel region is reduced. And its depth will not fluctuate thereafter.
つぎに、図面を参照しながら本発明の半導体装置について説明をする。本発明による半導体装置は、図1にその一実施形態の断面説明図が示されるように、第1導電型(この例ではp型で、以下、p型またはp+型と記す)のチャネル領域3aの両側のチャネル層3上に一対のp+型コンタクト層4が設けられ、チャネル層3の下側に第2導電型(この例ではn型で、以下、n型またはn+型と記す)のn+型コンタクト層2が設けられている。そして、一対のp+型コンタクト層4上にオーミックコンタクトするようにソース・ドレイン電極5が設けられ、チャネル層3の下側に設けられるn+型コンタクト層2の露出面上にオーミックコンタクトするようにゲート電極6が設けられることにより、接合型FETが形成されている。
Next, the semiconductor device of the present invention will be described with reference to the drawings. The semiconductor device according to the present invention has a channel region of the first conductivity type (in this example, p-type, hereinafter referred to as p-type or p + -type), as shown in FIG. A pair of p + -
基板1は、とくに限定されないが、たとえばマイクロ波素子などに用いる場合には、電子移動度が高いため、直列抵抗が低くなり、また、電子飽和速度も高いので遮断周波数も高くなるという特性から、GaAsなどの化合物半導体を動作層として用いることが好ましく、基板1も半絶縁性のGaAs基板を用いることが好ましい。
Although the
n+型コンタクト層2は、チャネル層3とpn接合を形成するための層で、たとえばシリコンが5×1018cm-3程度の不純物濃度になるようにドープされ、20〜100nm程度の厚さに形成され、後述するように、この上に積層する半導体積層部7の一部がエッチングにより除去されて、その一部領域2aの表面が露出するように形成されている。
The n + -
p型のチャネル層3は、この例では、pチャネル接合型FETをノーマリ・オフ型動作とするため、ゲート電圧が0でpチャネルが閉まる程度の不純物濃度と厚さに形成されており、1×1017〜5×1018cm-3程度の不純物濃度(たとえば5×1017cm-3程度)で、20〜100nm程度の厚さに形成されている。
In this example, the p-
p+型コンタクト層4は、後述するソース・ドレイン電極5をp型のチャネル層3とオーミックコンタクトさせる層で、充分に高濃度の不純物濃度、たとえば1×1019cm-3程度以上になるように、たとえばカーボンがドープされ、30nm以上の厚さに形成されている。このp+型コンタクト層4は、p型のチャネル層3の表面上にエピタキシャル成長されたGaAs層の動作領域とする部分をエッチングにより除去することにより、チャネル領域3aの両側に一定間隔をあけて一対の構造で設けられている。
The p + -
この一対のp+型コンタクト層4上に、オーミックコンタクトするような金属、たとえばTi/Pt/AuまたはPt/Ti/Pt/Auの積層構造によりソース・ドレイン電極5が形成されており、また、n+型コンタクト層2の一部領域2aの露出部上に、オーミックコンタクトするような金属、たとえばAuGe/Ni/Auの積層構造によりゲート電極6が形成されることにより、n+型コンタクト層2とp型のチャネル層3とによりpn接合が形成された接合型FETが形成されている。
A source /
つぎに、この接合型FETの製造方法を図2の工程図を参照しながら説明する。まず、図2(a)に示されるように、半絶縁性のGaAsからなる基板1上にGaAsからなるn+型コンタクト層2とGaAsからなるp型のチャネル層3とp+型コンタクト層4とを、それぞれ前述の不純物濃度および厚さで連続してエピタキシャル成長する。n+型コンタクト層2上の半導体層、この例では、p型のチャネル層3とp+型コンタクト層4とを合せて半導体積層部7という。
Next, a method for manufacturing this junction FET will be described with reference to the process diagram of FIG. First, as shown in FIG. 2A, an n + -
その後、図2(b)に示されるように、半導体積層部7の一部をエッチングにより除去してn+型半導体層2の一部を露出させて一部領域2aを形成する。なお、図1および2に示される例では示されていないが、このn+型半導体層2とp型のチャネル層3との間に、たとえばAlGaAs系化合物、AlAs、InGaP系化合物などのGaAsと異なる組成のエッチングストップ層を介在させておき、エッチングストップ層を露出させてから、エッチング液を変えてエッチングストップ層のみをエッチングにより除去することにより、n+型コンタクト層2をオーバエッチングすることなく、一部領域2aを正確に露出させることができる。
Thereafter, as shown in FIG. 2B, a part of the semiconductor stacked
その後、図2(c)に示されるように、p+型コンタクト層4の一部をエッチングしてチャネル層3のチャネル領域3aが露出し、その両側のチャネル層3の上に一対のp+型コンタクト層4を残存させる。この場合も、半導体層を積層する際に、チャネル層3とp+型コンタクト層4との間に、前述と同様のエッチングストップ層を設けておくことにより、チャネル層3の厚さを一定に保ちながら、チャネル層3のチャネル領域3aを露出させることができる。
Thereafter, as shown in FIG. 2C, a part of the p +
そして、その一対のp+型コンタクト層4上、およびn+型半導体層2の一部領域2a上に、前述の金属を真空蒸着またはスパッタリングなどにより設けることにより、ソース・ドレイン電極5およびゲート電極6を形成する。その結果、図1に示される構造の接合型FETが得られる。
Then, the source /
図3は、本発明による接合型FETの他の実施形態を示す図1と同様の断面説明図である。この例は、半導体層を積層する際に、チャネル層およびp+型コンタクト層を成長させないで、n+型コンタクト層2を、たとえば1μm程度と厚く形成しておき、その表面にp+型のソース・ドレイン領域41を、亜鉛などの拡散により形成し、その間に、たとえば亜鉛などを拡散することによりp型のチャネル領域31を形成し、ソース・ドレイン領域41の表面にソース・ドレイン電極5を形成し、ゲート電極6は図1に示される例と同様に、n+型半導体層2の露出面に形成されている。なお、図1と同じ部分には同じ符号を付してその説明を省略する。この構造にしても、p型のチャネル層(領域)31の下側にその反対導電型層であるn+型コンタクト層2が設けられており、チャネル領域31の形成後に、さらに選択的なエピタキシャル成長または選択的な拡散を行う必要がないため、FETの特性変動をきたすことなく、簡単に接合型FETを製造することができる。
FIG. 3 is a cross-sectional explanatory view similar to FIG. 1, showing another embodiment of a junction FET according to the present invention. In this example, when the semiconductor layers are stacked, the channel layer and the p + -type contact layer are not grown, but the n + -
図4は、図1に示されるFETの変形例を示す同様の断面説明図である。この例は、n+型コンタクト層2とp型のチャネル層3との間に、GaAsからなるアンドープ層8が挿入されている。その他の部分は図1に示される例と同じで、同じ部分には同じ符号を付して、その説明を省略する。この構造にすることにより、アンドープ層8によりpn接合部の電界強度が緩和され、逆方向耐圧を向上させることができFETの動作電圧範囲を広くすることができる。また、ゲート・ソース間の容量CGSを低減させることができ、高周波特性を向上させることができる。
FIG. 4 is a similar cross-sectional explanatory view showing a modification of the FET shown in FIG. In this example, an
図5も、図1の変形例を示す断面説明図で、半導体層の一部をエッチングする際に、オーバエッチングしないように、エッチングの境界部に前述の第1および第2のエッチングストップ層9、10を挿入した例である。その材料は、前述のように、動作層として使用するGaAsと異なる材料であればよく、3〜10nm程度の厚さに形成される。この例では、n+型コンタクト層2とp型のチャネル層3との間に設けた第1のエッチングストップ層9上に、さらにn+型半導体層21が設けられているが、このn+型半導体層21はなくてもよいし、また、設ける場合でも、n+型コンタクト層2と同じ不純物濃度でもよいし、異なる不純物濃度にしてもよい。このようなn+型半導体層21が設けられることにより、ゲート・ドレイン(ソース)間の静電耐圧が向上する。また、第2のエッチングストップ層10は、図5に示される例では、第2のエッチングストップ層10が残存したままになっているが、露出部分の第2のエッチングストップ層10を除去してもよい。さらに、第1のエッチングストップ層9は、その前後の不純物濃度と同程度の不純物濃度に形成されるが、第2のエッチングストップ層10は、アンドープ層でも、不純物ドープ層でもよい。
FIG. 5 is also an explanatory cross-sectional view showing a modification of FIG. 1, and the first and second etching stop layers 9 described above are formed at the etching boundary so that overetching is not performed when a part of the semiconductor layer is etched. 10 is inserted. As described above, the material may be a material different from GaAs used as the operation layer, and is formed to a thickness of about 3 to 10 nm. In this example, on the first
図5に示される構造で製造した半導体装置のpチャネルFET(ゲート幅は100μm)のI−V特性を図6に示す。なお、pチャネルFETであるため、nチャネルのFETに対して全て符号が逆になっている。図6(a)は、VGSに対するIDを示し、ピンチオフ電圧が、−0.2V程度のノーマリ・オフの特性が得られていることが分る。また、図6(b)は、VGSを変えたときのVDSに対するIDの変化を示す特性で、VDS=6Vまで良好な飽和特性が得られている。さらに、図6(c)は、ゲートの順方向特性を示す図で、pn接合特性になっており、ゲートの順方向電圧Vf=1.0V程度の広い動作範囲になり、広いVGSの動作電圧範囲を確保できていることを示している。さらに、図6(d)はゲートの逆方向特性を示しており、逆方向のブレークダウン電圧は約8Vになっており、アンドープ層8を介在させた効果も加わり、逆方向電圧に対しても非常に高い耐圧を有していることが分る。
FIG. 6 shows IV characteristics of a p-channel FET (gate width: 100 μm) of the semiconductor device manufactured with the structure shown in FIG. Since the channel is a p-channel FET, the signs are all reversed with respect to the n-channel FET. FIG. 6A shows ID with respect to VGS, and it can be seen that a normally-off characteristic with a pinch-off voltage of about -0.2 V is obtained. FIG. 6B is a characteristic showing the change of ID with respect to VDS when VGS is changed, and a satisfactory saturation characteristic is obtained up to VDS = 6V. Further, FIG. 6C is a diagram showing the forward characteristics of the gate, which has a pn junction characteristic, has a wide operating range of the gate forward voltage Vf = 1.0 V, and has a wide operating voltage of VGS. It shows that the range is secured. Further, FIG. 6 (d) shows the reverse characteristics of the gate, the reverse breakdown voltage is about 8V, the effect of interposing the
以上のように、本発明によれば、チャネル層と異なる導電型の半導体層をチャネル層の下側に形成し、その導電型層にゲート電極を形成して接合型FETのpn接合を形成しているため、チャネル層と反対の導電型層を選択的エピタキシャル成長または選択的拡散により形成する必要がなく、非常に簡単な製造工程で接合型FETを作り込むことができる。その結果、ノーマリ・オフ型で、相補型回路を簡単に構成する場合でも、非常に簡単に製造することができると共に、非常に動作電圧範囲の広い半導体装置が得られる。 As described above, according to the present invention, a semiconductor layer having a conductivity type different from that of a channel layer is formed below the channel layer, and a gate electrode is formed on the conductivity type layer to form a pn junction of the junction FET. Therefore, it is not necessary to form a conductive type layer opposite to the channel layer by selective epitaxial growth or selective diffusion, and a junction FET can be formed by a very simple manufacturing process. As a result, it is possible to manufacture a semiconductor device with a very wide operating voltage range, which can be manufactured very easily even when a complementary circuit is simply configured in a normally-off type.
1 基板
2 n+型コンタクト層
2a 一部領域
3 チャネル層
3a チャネル領域
4 p+型コンタクト層
5 ソース・ドレイン電極
6 ゲート電極
7 半導体積層部
8 アンドープ層
9 第1エッチングストップ層
10 第2エッチングストップ層
21 n+型半導体層
31 チャネル領域(層)
41 p+型コンタクト領域(層)
DESCRIPTION OF
10 Second etching stop layer
21 n + type semiconductor layer
31 Channel region (layer)
41 p + type contact region (layer)
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JP2011066075A (en) * | 2009-09-15 | 2011-03-31 | New Japan Radio Co Ltd | Semiconductor device |
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