JP2009290812A - Dead time control circuit - Google Patents
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Abstract
Description
本発明は、コンバータ回路、より詳しくは、コンバータ回路における、ハイサイドFETとローサイドFET間の導通を防止する、デッドタイムを低減する制御回路に関する。 The present invention relates to a converter circuit, and more particularly to a control circuit that prevents conduction between a high-side FET and a low-side FET in the converter circuit and reduces dead time.
DC−DC変換において、一般に、良いコンバータとは、変換効率に基づいて判断される。この効率は、コンバータにおいて、スイッチング損失やパワーデバイスのオン抵抗による損失等の電力損失が、いかに少ないかに応じて決定される。 In DC-DC conversion, a good converter is generally determined based on conversion efficiency. This efficiency is determined according to how much power loss such as switching loss and loss due to the on-resistance of the power device is small in the converter.
同期整流回路は、制御が複雑であるにもかかわらず、スイッチング損失を低減させるために、広く普及している。同期整流回路においては、電力損失の主な原因の1つとして、ハイサイド/制御用トランジスタの制御と、ローサイド/同期整流用トランジスタの制御との間の遅延がある。 Synchronous rectifier circuits are widely used in order to reduce switching loss in spite of complicated control. In the synchronous rectifier circuit, one of the main causes of power loss is a delay between the control of the high-side / control transistor and the control of the low-side / synchronous rectifier transistor.
図1は、周知の、高速の同期整流降圧型(バック)コンバータ回路10を示している。バックコンバータ回路10は、スイッチングステージを備えており、スイッチングステージは、制御用パワーデバイスであるハイサイドトランジスタQ1と、同期整流用パワーデバイスであるローサイドトランジスタQ2とを備えており、このハイサイドトランジスタQ1とローサイドトランジスタQ2は、スイッチングノードで接続されている。スイッチングステージは、DC入力電圧VINを受け取り、出力接点において、良く制御されたDC出力電圧VOを供給する。バックコンバータ回路10は、スイッチングステージと並列接続されている入力キャパシタC1と、スイッチングノードと出力接点の間に接続されている出力インダクタLと、DC出力電圧VOを有している出力接点に接続されている出力キャパシタC2とを備えている。負荷は、出力キャパシタC2と並列接続されている。
FIG. 1 shows a known high speed synchronous rectification step-down (buck)
ハイサイドトランジスタQ1及びローサイドトランジスタQ2は、従来どおり、パルス幅変調(PWM)によってオンオフされるので、ハイサイドトランジスタQ1がオンである時、ローサイドトランジスタQ2はオフであり、ローサイドトランジスタQ2がオンである時、ハイサイドトランジスタQ1はオフである。パルス幅変調は制御され、たとえ、携帯型エレクトロニクスデバイスのバッテリーによって供給されるかもしれないDC入力電圧VINが、経年、温度、パワーデマンド等によって変化しても、出力接点において所定のDC出力電圧VOを維持する。 Since the high-side transistor Q 1 and the low-side transistor Q 2 are turned on / off by pulse width modulation (PWM) as usual, when the high-side transistor Q 1 is on, the low-side transistor Q 2 is off and the low-side transistor Q 2 is turned on. When 2 is on, the high-side transistor Q 1 is off. The pulse width modulation is controlled, even if the DC input voltage VIN that may be supplied by the battery of the portable electronic device varies with age, temperature, power demand, etc. V O is maintained.
入力回路に短絡回路を発生させるおそれがあるので、ハイサイドトランジスタQ1及びローサイドトランジスタQ2が同時にオンになる状態をなくすように気を付けなければいけない。従って、図2に示すように、ハイサイドトランジスタQ1及びローサイドトランジスタQ2が両方オフである、一定のデッドタイムは常に供給される。このデッドタイムは、できる限り低減させることが望ましく、回路効率を増大させるためには、ゼロに近いほど好ましい。 Since there is a possibility of generating a short circuit in the input circuit, care must be taken to eliminate a state in which the high side transistor Q 1 and the low side transistor Q 2 are simultaneously turned on. Therefore, as shown in FIG. 2, a constant dead time is always supplied when both the high-side transistor Q 1 and the low-side transistor Q 2 are off. It is desirable to reduce this dead time as much as possible. To increase the circuit efficiency, it is preferable that the dead time is closer to zero.
図3に示す、デッドタイムを制御する従来の試みには、固定遅延の方法がある。この方法では、最適遅延は、ハイサイドトランジスタQ1及びローサイドトランジスタQ2がオフである時、負荷、ライン、パワーデバイスによって変化させることができる。デッドタイムそのものを、与えられた条件ごとに、最適遅延を得るように調整することはできない。 A conventional attempt to control the dead time shown in FIG. 3 includes a fixed delay method. In this way, the optimal delay can be varied by load, line, and power device when the high side transistor Q 1 and the low side transistor Q 2 are off. The dead time itself cannot be adjusted to obtain the optimum delay for each given condition.
図4に示すように、適応型制御方法は、固定遅延の方法よりもすぐれた制御方法であるが、負荷、ライン、温度に関する変化に対しては調整しない。 As shown in FIG. 4, the adaptive control method is a better control method than the fixed delay method, but does not adjust for changes in load, line, and temperature.
図5に示すように、予測型制御方法は、ハイサイドトランジスタQ1及びローサイドトランジスタQ2を接続しているスイッチングノードにおける電圧VSWをモニタして、遅延が所定値に達するまで、遅延を継続して調整する。この方法において、電圧VSWは、接地電圧より低圧にならなくてはならず、固定電圧と比較される。電圧VSWは、最小電力損失で済むような最適遅延を生じるのに充分な負の電圧となる。電圧VSWコンパレータの遅延によって、この方法では、最適なデッドタイムを獲得しない。 As shown in FIG. 5, the predictive control method monitors the voltage V SW at the switching node connecting the high side transistor Q 1 and the low side transistor Q 2 and continues the delay until the delay reaches a predetermined value. And adjust. In this method, the voltage V SW must be lower than the ground voltage and is compared with a fixed voltage. The voltage V SW is a negative voltage sufficient to produce an optimum delay that requires minimal power loss. Due to the delay of the voltage V SW comparator, this method does not achieve an optimal dead time.
本発明の目的は、ローサイドゲートドライブ(LGD)エッジ、及びスイッチングノード(VSW)/ハイサイドゲートドライブ(HGD)エッジを比較することによって、どのタイプの整流回路/パワーデバイスにも固定遅延を供給して、電力損失を低減させる最適なデッドタイムを獲得する、改善した解決法を提供することにある。 The object of the present invention is to provide a fixed delay to any type of rectifier / power device by comparing the low side gate drive (LGD) edge and the switching node (VSW) / high side gate drive (HGD) edge. Thus, it is an object of the present invention to provide an improved solution for obtaining an optimal dead time for reducing power loss.
さらに、本発明の目的は、導通損失、逆回復損失、又は、貫通損失を低減、又は排除することである。 Furthermore, an object of the present invention is to reduce or eliminate conduction loss, reverse recovery loss, or penetration loss.
本発明によると、同期整流回路、又は、スイッチングノードにおいて接続されたハイサイド制御用トランジスタ、及びローサイド同期整流用トランジスタを備えているスイッチングステージにおけるスイッチング損失を低減する回路が提供される。スイッチングステージは、入力電圧を受け取り、出力接点において、制御された出力電圧を供給する。回路は、第1回路部及び第2回路部を備えている。第1回路部は、ローサイド同期整流用トランジスタのゲートにおける第1信号の波形エッジと、第1電圧の波形エッジとを検知し、第1信号の波形エッジと、第1電圧の波形エッジとの間の遅延を決定する。第2回路部は、第1信号及び第1電圧を校正し、第1信号の波形エッジ及び第1電圧の波形エッジを整合させる。 According to the present invention, there is provided a synchronous rectifier circuit or a circuit that reduces switching loss in a switching stage including a high-side control transistor and a low-side synchronous rectifier transistor connected at a switching node. The switching stage receives the input voltage and provides a controlled output voltage at the output contact. The circuit includes a first circuit unit and a second circuit unit. The first circuit unit detects the waveform edge of the first signal and the waveform edge of the first voltage at the gate of the low-side synchronous rectification transistor, and detects between the waveform edge of the first signal and the waveform edge of the first voltage. Determine the delay. The second circuit unit calibrates the first signal and the first voltage, and matches the waveform edge of the first signal and the waveform edge of the first voltage.
さらに最適化するために、回路は、固定遅延効果を発揮するべく、トリミングすることができる。このデッドタイム制御回路は、ハーフブリッジ、又は同期整流降圧型で用いる、全タイプのパワースイッチングデバイスに適用できる。 For further optimization, the circuit can be trimmed to achieve a fixed delay effect. This dead time control circuit can be applied to all types of power switching devices used in a half bridge or synchronous rectification step-down type.
本発明の他の特徴及び利点については、添付の図面に基づいて、以下に説明するところにより、明らかになると思う。 Other features and advantages of the present invention will become apparent from the following description based on the accompanying drawings.
図1は、ハイサイドトランジスタQ1及びローサイドトランジスタQ2のゲートに入力されるPWMを示している。ハイサイドトランジスタQ1への信号は、HGDで表され、ローサイドトランジスタQ2への信号は、インバータ12によって変換され、LGDで表され、図2では、LGD波形として示されている。ハイサイドトランジスタQ1及びローサイドトランジスタQ2は、スイッチングノードで接続されている。
FIG. 1 shows PWM input to the gates of the high-side transistor Q 1 and the low-side transistor Q 2 . The signal to the high-side transistor Q 1 is represented by HGD, and the signal to the low-side transistor Q 2 is converted by the
図2は、LGD信号波形の立ち上がりエッジ及び立ち下がりエッジと、スイッチングノードにおける電圧VSW波形(VSW)、及び/又は、HGD信号波形の立ち上がりエッジ及び立ち下がりエッジの関係を示す図である。 FIG. 2 is a diagram illustrating the relationship between the rising edge and the falling edge of the LGD signal waveform, the voltage V SW waveform (VSW) at the switching node, and / or the rising edge and the falling edge of the HGD signal waveform.
図1に戻ると、本発明によれば、ローサイドトランジスタQ2が例えば1ナノ秒以内のような高速でスイッチするために作られている、高速の同期整流降圧型(バック)コンバータにおいては、最適なデッドタイムは、ローサイドトランジスタQ2のゲート信号が、電圧VSW波形(VSW)、及び/又は、HGD信号波形の立ち上がり/立ち下がりエッジと一致するときに起きる。 Returning to FIG. 1, according to the present invention, the low-side transistor Q 2 is optimal for a high-speed synchronous step-down (buck) converter, which is made to switch at high speed, for example, within 1 nanosecond. The dead time occurs when the gate signal of the low-side transistor Q 2 coincides with the voltage V SW waveform (VSW) and / or the rising / falling edge of the HGD signal waveform.
電圧VSW波形(VSW)エッジ、及び/又は、HGD信号波形エッジ、及び、LGD信号波形エッジの同期化は、アナログ、又はデジタル位相同期回路(PLL)を介して達成され、位相エラーを排除することができる。従って、図6に示すように、PLL回路15は、図1の回路に接続されており、電圧VSW(VSW)、及び/又は、HGD信号の各エッジは、位相検出回路1組を必要とする。
Synchronization of the voltage V SW waveform (VSW) edge and / or the HGD signal waveform edge and the LGD signal waveform edge is achieved via an analog or digital phase synchronization circuit (PLL) to eliminate phase errors. be able to. Therefore, as shown in FIG. 6, the
電圧VSW(VSW)、及び/又は、HGD信号の立ち上がりエッジを用いると、例えば、図1及び図6における、LGD信号波形、及び、電圧VSW波形(VSW)、及び/又は、HGD信号波形の間にオーバーラップがなければ、LGD信号、及び、電圧VSW(VSW)、及び/又は、HGD信号波形は、遅延回路11及び13によって調整され、オーバーラップを導入するだろう。オーバーラップがあるときは、LGD信号、及び、電圧VSW(VSW)、及び/又は、HGD信号波形は調整され、オーバーラップを排除するだろう。
When the rising edge of the voltage V SW (VSW) and / or the HGD signal is used, for example, the LGD signal waveform and the voltage V SW waveform (VSW) and / or the HGD signal waveform in FIGS. If there is no overlap between, the LGD signal and the voltage V SW (VSW) and / or the HGD signal waveform will be adjusted by the
同期整流回路の導通損失、又は逆回復損失は、2つの制御信号、すなわち、LGD信号、及び、電圧VSW(VSW)、及び/又は、HGD信号の同期整流回路制御信号をモニタすることにより処理される。図7に示すように、LGD信号、及び、電圧VSW(VSW)、及び/又は、HGD信号の両信号のエッジは、最初に回路20の遅延検知部において検知され、次に校正部において校正される。最初に、遅延検知部において、遅延制御ループでのより良い調整を行うために、電圧VSW(VSW)、及び/又は、HGD信号は、エッジ検出回路22により検知され、オプションの遅延検知回路26を介して処理され、LGD信号は、エッジ検出回路24により検知され、オプションの遅延検知回路28を介して処理される。
The conduction loss or reverse recovery loss of the synchronous rectifier circuit is processed by monitoring two control signals, namely, the LGD signal and the voltage V SW (VSW) and / or the synchronous rectifier circuit control signal of the HGD signal. Is done. As shown in FIG. 7, the edges of both the LGD signal and the voltage V SW (VSW) and / or the HGD signal are first detected by the delay detection unit of the
校正部においては、エッジ比較回路34及び36が、遅延検知回路26及び28からの信号を相互に比較し、次に、エッジ比較回路34はプリセッタブルアップ・ダウンカウンタ回路38に、エッジ比較回路36は、プリセッタブルアップ・ダウンカウンタ回路40に、指令を出して、加算、又は減算のカウンタ処理を行う。カウンタ回路38は、立ち上がり範囲選択回路42から入力を受け取り、カウンタ回路40は、立ち下がり範囲選択回路44から入力を受け取る。
In the calibration unit, the
カウンタ回路38及び40は、エッジ調整動作を最小化するためにプレロードが可能であり、カウンタ回路38のnビットカウンタの出力は立ち上がりエッジdt制御回路46に、カウンタ回路40のnビットカウンタの出力は立ち下がりエッジdt制御回路48に転送される。このnビットカウンタ値は、デコードされ、対応する遅延を選択する。回路20の動作は、電圧VSW(VSW)、及び/又は、HGD信号、及び、LGD信号の両波形のエッジが整合されるまで続く。
The
回路20は、2つの信号を比較して、タイミングの状況によって、遅延を低減、又は増大させる信号が発信される。遅延は、発信される信号によって調整される。この動作は、制御信号の立ち上がりエッジ及び立ち下がりエッジの両方で行われる。さらに、個々の遅延は、この自動校正に取り込まれ、検知される誤差を補正することとなる。
The
回路20は、出力状況、つまり、負荷、ライン温度、及び/又は、パワーデバイスに関係しない、最適遅延を見つけ出す。遅延は、波形のエッジを検知する間、任意の遅延によって調整されることができる。回路20が正確に動作するために、電圧VSW(VSW)、及び/又は、HGD信号がグランドレベルより下がる必要はない。
The
次に、同期整流コンバータの速い制御信号検知について述べる。 Next, the fast control signal detection of the synchronous rectifier converter will be described.
図8に示すように、直列接続されているキャパシタC0a及びC1aを有し、LGDノードとGNDノードの間に接続されている分割キャパシタ80aと、直列接続されているキャパシタC0b及びC1bを有し、VSW/HGDノードとGNDノードの間に接続されている、分割キャパシタ80bとは異なる電位で、速い動作のエッジを検知するために使用される。一方、分割キャパシタ80a及び80bは、様々な用途で使用されるものであるが、有名なのは、同期整流コンバータとの共同使用である。制御ループで検知する信号の遅延は、多くが時間依存性制御のために決定的である。同期整流コンバータの場合、ドライブ信号、及び/又は、スイッチングノードにおける電圧VSWの検知は、同期整流コンバータの効率と性能を最適化するために、きわめて有用な情報である。スイッチングノード信号の検知接点へのスイングを、分割抵抗、又はクランプ回路を使用して制限することができる。スイングを制限することにより、より多くの電力が消費され、検知工程は減速する。
As shown in FIG. 8, it has capacitors C0a and C1a connected in series, a
分割キャパシタ80a及び80bを使用する利点は、速度及びDC電力における損失にある。分割キャパシタ80a及び80bは、過渡期間に充電される必要がある。しかし、一度充電された分割キャパシタ80a及び80bは、電力を消費しない。一定のDC電流を必要とする適用のために、並列の分割抵抗82a及び82bは、分割キャパシタ80a及び80bに付け加えることができ、DC電圧値を維持する。分割抵抗82aは、LGDノードとGNDノードの間に接続され、直列接続された抵抗R0a及びR1aを有し、分割抵抗82bは、VSW/HGDノードとGNDノードの間に接続され、直列接続された抵抗R0b及びR1bを有する。
The advantage of using
以上本発明を、特定の実施例に基づき説明したが、本発明は、特許請求の範囲を逸脱しない限り、当業者にとって明白な他の変形例も含むものである。すなわち本発明は、明細書における実施例に限定されるものではなく、特許請求の範囲のみによって限定されるものである。 Although the present invention has been described based on specific embodiments, the present invention includes other modifications that are apparent to those skilled in the art without departing from the scope of the claims. In other words, the present invention is not limited to the examples in the specification, and is limited only by the scope of the claims.
10:降圧型(バック)コンバータ回路
11、13:遅延回路
12:インバータ
15:PLL回路
20:回路
22、24:エッジ検出回路
26、28:遅延検知回路
34、36:エッジ比較回路
38、40:プリセッタブルアップ・ダウンカウンタ回路
42:立ち上がり範囲選択回路
44:立ち下がり範囲選択回路
46:立ち上がりエッジdt制御回路
48:立ち下がりエッジdt制御回路
80a、80b:分割キャパシタ
82a、82b:分割抵抗
C1:入力キャパシタ
C2:出力キャパシタ
C0a、C1a、C0b、C1b:キャパシタ
L:出力インダクタ
R0a、R1a、R0b、R1b:抵抗
Q1:ハイサイドトランジスタ
Q2:ローサイドトランジスタ
VIN:DC入力電圧
VO:DC出力電圧
VSW:電圧
10: step-down (buck)
Claims (19)
ローサイド同期整流用トランジスタのゲートにおける第1信号、及び第1電圧の波形エッジを検知し、この第1信号の波形エッジと、この第1電圧の波形エッジの間の遅延を決定する第1回路部と、
前記第1信号及び前記第1電圧を校正し、前記第1信号の波形エッジ及び前記第1電圧の波形エッジを整合させる第2回路部とを備えてなる回路。 Reduce switching losses in the synchronous rectifier circuit of the switching stage, comprising a high side control transistor and a low side synchronous rectifier transistor connected at the switching node, which receives the input voltage and is controlled at the output contact Output voltage, and
A first circuit unit that detects a waveform edge of the first signal and the first voltage at the gate of the low-side synchronous rectification transistor and determines a delay between the waveform edge of the first signal and the waveform edge of the first voltage When,
A circuit comprising: a second circuit unit that calibrates the first signal and the first voltage and matches the waveform edge of the first signal and the waveform edge of the first voltage.
検知された波形エッジを処理する、少なくとも1つの遅延検知回路とを備えている、請求項1記載の回路。 The first circuit unit detects at least two edge detection circuits that detect waveform edges of the first signal and the first voltage;
The circuit of claim 1, further comprising at least one delay detection circuit that processes the detected waveform edge.
波形エッジを調整するために、アップ・ダウンカウンタを有している、少なくとも1つのプリセッタブルカウンタ回路と、
立ち上がり及び立ち下がり波形エッジを調整するために、立ち上がり及び立ち下がりエッジ範囲選択制御回路とを備えている、請求項9記載の回路。 The second circuit unit compares at least one processed waveform edge with at least one edge comparison circuit;
At least one presettable counter circuit having an up / down counter to adjust the waveform edge;
10. The circuit according to claim 9, further comprising a rising and falling edge range selection control circuit for adjusting rising and falling waveform edges.
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