JP2009283692A - Method of manufacturing semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor device having a structure with an n-type semiconductor layer and a p-type semiconductor layer adjacent without etching the p-type nitride semiconductor region with the crystal grown. <P>SOLUTION: The method of manufacturing the semiconductor device includes the steps of: forming a groove 17 by etching part of the surface of the n-type semiconductor layer 22; forming the p-type nitride semiconductor layer with the p-type nitride semiconductor layer 16 crystal-grown on the surface of the n-type semiconductor layer 22 extending inside and outside the groove 17; and n-type region step of forming the n-type region 10 reaching from the surface of the p-type nitride semiconductor layer 16 to the n-type semiconductor layer 22 by injecting an n-type impurity to at least part of the p-type nitride semiconductor layer 16 positioning at an upper part of the n-type semiconductor layer 22 in the area without etched in the step of forming the groove. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor device.

図１１に例示する半導体装置３００が開発されており、その製造方法が特許文献１に開示されている。   A semiconductor device 300 illustrated in FIG. 11 has been developed, and its manufacturing method is disclosed in Patent Document 1.

半導体装置３００は、窒化物半導体で形成されており、ドレイン電極３１８と、ｎ型不純物を高濃度に含むｎ＋型のドレイン層３２０と、ｎ型半導体層３２２を備えている。ｎ型半導体層３２２の表面の一部には、一対の溝３１７が形成されており、各々の溝３１７内にｐ型ボディ領域３１６が設けられている。換言すると、一対のボディ領域３１６の隙間にｎ型半導体層３２２が突出している。一対のボディ領域３１６の隙間にｎ型半導体層３２２が突出している領域をアパーチャ領域３１２という。各々のボディ領域３１６の表層の一部に、ｎ＋型のソース領域３０４が形成されている。ｎ＋型ソース領域３０４は、ｐ型ボディ領域３１６によって、ｎ型アパーチャ領域３１２から隔てられている。ｎ＋型ソース領域３０４とｎ型アパーチャ領域３１２を分離している範囲のｐ型ボディ領域３１６の表面上にゲート絶縁膜３０８が形成されており、その上部にゲート電極３０６が形成されている。ゲート電極３０６は、ゲート絶縁膜３０８を介して、アパーチャ領域３１２とソース領域３０４を隔てている範囲のボディ領域３１６に対向している。ゲート電極３０６は、ゲート絶縁膜３０８を介して、アパーチャ領域３１２にも対向している。ボディ領域３１６とソース領域３０４の両者の表面に接触する範囲にソース電極３０２が設けられている。 The semiconductor device 300 is formed of a nitride semiconductor and includes a drain electrode 318, an n + type drain layer 320 containing n-type impurities at a high concentration, and an n-type semiconductor layer 322. A pair of grooves 317 are formed in part of the surface of the n-type semiconductor layer 322, and a p-type body region 316 is provided in each groove 317. In other words, the n-type semiconductor layer 322 protrudes in the gap between the pair of body regions 316. A region where the n-type semiconductor layer 322 protrudes between the pair of body regions 316 is referred to as an aperture region 312. An n + -type source region 304 is formed in a part of the surface layer of each body region 316. The n + -type source region 304 is separated from the n-type aperture region 312 by the p-type body region 316. A gate insulating film 308 is formed on the surface of the p-type body region 316 in a range where the n + -type source region 304 and the n-type aperture region 312 are separated, and a gate electrode 306 is formed thereon. The gate electrode 306 is opposed to the body region 316 in a range separating the aperture region 312 and the source region 304 with the gate insulating film 308 interposed therebetween. The gate electrode 306 is also opposed to the aperture region 312 with the gate insulating film 308 interposed therebetween. A source electrode 302 is provided in a range in contact with the surfaces of both the body region 316 and the source region 304.

半導体装置３００のゲート電極３０６に電圧を印加すると、ソース領域３０４とアパーチャ領域３１２を隔てているボディ領域３１６がｎ型に反転してチャネルが形成される。ソース電極３０２から供給される電子は、ｎ型ソース領域３０４、ｎ型に反転したチャネル、ｎ型アパーチャ領域３１２、ｎ型半導体層３２２及びｎ＋型ドレイン層３２０を移動し、ドレイン電極３１８に至る。すなわち、ゲート電極３０６に電圧を印加すると、チャネルが形成されるので、半導体装置３００がオンする。ゲート電極３０６に電圧を印加しないと、チャネルが形成されないので、半導体装置３００はオフしている。 When a voltage is applied to the gate electrode 306 of the semiconductor device 300, the body region 316 that separates the source region 304 and the aperture region 312 is inverted to n-type to form a channel. Electrons supplied from the source electrode 302 move through the n-type source region 304, the n-type inverted channel, the n-type aperture region 312, the n-type semiconductor layer 322, and the n + -type drain layer 320 and reach the drain electrode 318. . That is, when a voltage is applied to the gate electrode 306, a channel is formed, so that the semiconductor device 300 is turned on. If no voltage is applied to the gate electrode 306, a channel is not formed, and the semiconductor device 300 is off.

ここで、図１２から図１４を参照し、半導体装置３００のボディ領域３１６を形成する工程を説明する。まず、図１２に示すように、ｎ＋型半導体層（ドレイン層）３２０の表面に、ｎ型半導体層３２２を結晶成長させる。次に、図１３に示すように、ｎ型半導体層３２２の表面の一部にマスク層３２４を形成する。その後、ｎ型半導体層３２２の表面からエッチングして溝３１７を形成する。ここでは、図１２の矢印で示された範囲のｎ型半導体層３２２がエッチングされる。次に、図１４に示すように、マスク層３２４を残したまま、溝３１７内にｐ型ボディ領域３１６を結晶成長させる。マスク層３２４が存在することにより、ボディ領域３１６は溝３１７内から結晶成長する。ｎ型半導体層３２２のエッチングされなかった領域（図１１のアパーチャ領域３１２）の表面には、ボディ領域３１６は結晶成長しない。このときに、ボディ領域３１６は、アパーチャ領域３１２と同じ高さになるように結晶成長させる。すなわち、ボディ領域３１６を、溝３１７内にだけ結晶成長させ、マスク層３２４上には結晶成長させない。その後、マスク層３２４を除去する。 Here, a process of forming the body region 316 of the semiconductor device 300 will be described with reference to FIGS. First, as shown in FIG. 12, an n-type semiconductor layer 322 is crystal-grown on the surface of an n + -type semiconductor layer (drain layer) 320. Next, as shown in FIG. 13, a mask layer 324 is formed on part of the surface of the n-type semiconductor layer 322. Thereafter, a groove 317 is formed by etching from the surface of the n-type semiconductor layer 322. Here, the n-type semiconductor layer 322 in the range indicated by the arrow in FIG. 12 is etched. Next, as shown in FIG. 14, the p-type body region 316 is crystal-grown in the trench 317 while leaving the mask layer 324 left. Due to the presence of the mask layer 324, the body region 316 grows from the inside of the groove 317. The body region 316 does not grow on the surface of the non-etched region of the n-type semiconductor layer 322 (aperture region 312 in FIG. 11). At this time, the body region 316 is crystal-grown so as to have the same height as the aperture region 312. That is, the body region 316 is crystal-grown only in the groove 317 and is not grown on the mask layer 324. Thereafter, the mask layer 324 is removed.

特開２００７−５７６４号公報Japanese Patent Laid-Open No. 2007-5564

従来の製造方法では、ｐ型ボディ領域３１６を、溝３１７内にだけ結晶成長させ、マスク層３２４上には結晶成長させない。しかしながら、ｐ型ボディ領域３１６を溝３１７内にだけ形成するためには、結晶成長を高度に制御しなくてはいけない。僅かな製造誤差が生じても、ｐ型ボディ領域３１６がマスク層３２４上にまで形成されてしまう。   In the conventional manufacturing method, the p-type body region 316 is grown only in the groove 317 and is not grown on the mask layer 324. However, in order to form the p-type body region 316 only in the trench 317, crystal growth must be highly controlled. Even if a slight manufacturing error occurs, the p-type body region 316 is formed even on the mask layer 324.

このような製造誤差による歩留まりの低下を避けるためには、ｐ型ボディ領域３１６を溝３１７内にだけ結晶成長させるように高度に制御するのではなく、図１５に示すように、敢えてアパーチャ領域３１２上にも結晶成長させる製造方法が有用である。アパーチャ領域３１２上に結晶成長させたｐ型ボディ領域３１６は、その後の工程でエッチング除去すれば良い。すなわち、ｐ型ボディ領域３１６の範囲３１６ａをエッチング除去する。この製造方法を採用すれば、ｐ型ボディ領域３１６の結晶成長を高度に制御する必要がなくなり、歩留まりを大幅に改善することができる。ｎ型アパーチャ領域３１２上にもｐ型ボディ領域３１６を結晶成長させる技術は、それ自体で極めて有用な技術である。   In order to avoid a decrease in yield due to such a manufacturing error, the p-type body region 316 is not highly controlled so as to grow crystals only in the groove 317, but as shown in FIG. A production method for crystal growth is also useful. The p-type body region 316 grown on the aperture region 312 may be removed by etching in a subsequent process. That is, the range 316a of the p-type body region 316 is removed by etching. If this manufacturing method is adopted, it is not necessary to highly control the crystal growth of the p-type body region 316, and the yield can be greatly improved. The technique for crystal growth of the p-type body region 316 also on the n-type aperture region 312 is a very useful technique in itself.

しかし、ｐ型ボディ領域３１６をエッチング除去すると、エッチングダメージによってｐ型ボディ領域３１６の表面がｎ型化することが知られている。特に、窒化物半導体で形成されている半導体装置の場合、ｐ型ボディ領域３１６の表面から窒素原子が昇華することによって、ｐ型ボディ領域３１６の表面がｎ型化し易いという現象が知られている。ｐ型であるべきボディ領域３１６の表面がｎ型化すると、半導体装置の特性に悪影響を及ぼしてしまう。   However, it is known that when the p-type body region 316 is removed by etching, the surface of the p-type body region 316 becomes n-type due to etching damage. In particular, in the case of a semiconductor device formed of a nitride semiconductor, a phenomenon is known in which the surface of the p-type body region 316 is easily made n-type by sublimating nitrogen atoms from the surface of the p-type body region 316. . When the surface of the body region 316 that should be p-type is n-type, the characteristics of the semiconductor device are adversely affected.

上記の従来技術の説明では、半導体装置３００のｐ型ボディ領域３１６を形成する例について説明した。しかしながら、ｎ型半導体層の表面の一部をエッチングして溝を形成し、その溝内にｐ型半導体層を結晶成長させる方法が用いられる半導体装置は、上記例に限られない。例えば、スーパージャンクション（Super Junction）構造を形成するときに用いられる。スーパージャンクション構造の製造方法では、ｎ型半導体層の表面の一部をエッチングして溝を形成し、その溝内にｐ型半導体層を結晶成長させることにより、ｎ型半導体層とｐ型半導体層を交互に出現させる。スーパージャンクション構造を有する半導体装置でも、ｐ型半導体層をｎ型半導体層上に結晶成長させた後に、そのｐ型半導体層をエッチング除去すると、エッチングダメージによる悪影響が避けられない。   In the above description of the related art, the example in which the p-type body region 316 of the semiconductor device 300 is formed has been described. However, a semiconductor device using a method of etching a part of the surface of the n-type semiconductor layer to form a groove and growing a p-type semiconductor layer in the groove is not limited to the above example. For example, it is used when forming a super junction structure. In the manufacturing method of the super junction structure, a part of the surface of the n-type semiconductor layer is etched to form a groove, and the p-type semiconductor layer is crystal-grown in the groove, whereby the n-type semiconductor layer and the p-type semiconductor layer are formed. Appear alternately. Even in a semiconductor device having a super junction structure, if a p-type semiconductor layer is crystal-grown on an n-type semiconductor layer and then the p-type semiconductor layer is removed by etching, adverse effects due to etching damage cannot be avoided.

本発明は、ｎ型半導体層の表面の一部をエッチングして溝を形成し、その溝内にｐ型半導体層を結晶成長させる方法において有用な技術を提供する。本発明は、結晶成長させたｐ型窒化物半導体層をエッチングすることなく、ｎ型半導体層とｐ型半導体層が隣接する構造を有する半導体装置の製造方法を提供することを目的とする。   The present invention provides a technique useful in a method of forming a groove by etching a part of the surface of an n-type semiconductor layer and growing a p-type semiconductor layer in the groove. An object of the present invention is to provide a method of manufacturing a semiconductor device having a structure in which an n-type semiconductor layer and a p-type semiconductor layer are adjacent to each other without etching a crystal-grown p-type nitride semiconductor layer.

本明細書で開示される半導体装置の製造方法は、ｎ型半導体層の表面の一部をエッチングして溝を形成した後に、その溝の内外に亘るｎ型半導体層の表面上にｐ型窒化物半導体層を結晶成長させることを特徴とする。そして、エッチングされなかった範囲のｎ型半導体層の上部に位置するｐ型窒化物半導体層は、エッチング除去しない。ｐ型窒化物半導体層をエッチング除去しない代わりに、エッチングされなかったｎ型半導体層の上部に位置するｐ型窒化物半導体層に、ｎ型不純物をイオン注入する。エッチングされなかったｎ型半導体層の上部に位置するｐ型窒化物半導体層が、ｎ型領域に変質する。ｐ型窒化物半導体層をエッチング除去することなく、ｎ型半導体層とｐ型半導体層が隣接する構造を有する半導体装置が得られる。   In the method of manufacturing a semiconductor device disclosed in this specification, after a part of the surface of the n-type semiconductor layer is etched to form a groove, p-type nitridation is performed on the surface of the n-type semiconductor layer extending inside and outside the groove. The physical semiconductor layer is crystal-grown. Then, the p-type nitride semiconductor layer located above the n-type semiconductor layer in the range not etched is not etched away. Instead of removing the p-type nitride semiconductor layer by etching, n-type impurities are ion-implanted into the p-type nitride semiconductor layer located above the unetched n-type semiconductor layer. The p-type nitride semiconductor layer located above the n-type semiconductor layer that has not been etched changes into an n-type region. A semiconductor device having a structure in which an n-type semiconductor layer and a p-type semiconductor layer are adjacent to each other can be obtained without etching away the p-type nitride semiconductor layer.

すなわち、本明細書で開示される半導体装置の製造方法は、ｎ型半導体層の表面の一部をエッチングして溝を形成する溝形成工程と、その溝の内外に亘るｎ型半導体層の表面上にｐ型窒化物半導体層を結晶成長させるｐ型窒化物半導体層形成工程と、溝形成工程でエッチングされなかった範囲のｎ型半導体層の上部に位置するｐ型窒化物半導体層の少なくとも一部にｎ型不純物を注入し、ｐ型窒化物半導体層の表面からｎ型半導体層に達するｎ型領域を形成するｎ型領域形成工程を備えている。   That is, a method for manufacturing a semiconductor device disclosed in this specification includes a groove forming step of etching a part of the surface of an n-type semiconductor layer to form a groove, and a surface of the n-type semiconductor layer extending inside and outside the groove. At least one of a p-type nitride semiconductor layer formed on the p-type nitride semiconductor layer and a p-type nitride semiconductor layer positioned above the n-type semiconductor layer in a range not etched in the groove forming step; An n-type region is formed by injecting an n-type impurity into the portion and forming an n-type region reaching the n-type semiconductor layer from the surface of the p-type nitride semiconductor layer.

本明細書で開示される製造方法では、ｐ型窒化物半導体層形成工程とｎ型領域形成工程の間に、ｐ型窒化物半導体層の表面上にｎ型又はｉ型の窒化物半導体層を１層以上結晶成長させる付加層形成工程が付加されていてもよい。この場合、ｎ型領域形成工程では、付加層形成工程で形成した最上層の表面からｐ型窒化物半導体層を通過してｎ型半導体層の表面に至る深さ範囲にｎ型不純物を注入する。   In the manufacturing method disclosed in this specification, an n-type or i-type nitride semiconductor layer is formed on the surface of the p-type nitride semiconductor layer between the p-type nitride semiconductor layer forming step and the n-type region forming step. An additional layer forming step for crystal growth of one or more layers may be added. In this case, in the n-type region forming step, n-type impurities are implanted in a depth range from the surface of the uppermost layer formed in the additional layer forming step through the p-type nitride semiconductor layer to the surface of the n-type semiconductor layer. .

上記の製造方法は、電界効果型トランジスタを製造するときに有用である。すなわち、ｐ型窒化物半導体層の表面上にｎ型又はｉ型の窒化物半導体層（付加層）を１層以上結晶成長させれば、その付加層内にチャネルが形成される電界効果型トランジスタを製造することができる。また、付加層とｐ型窒化物半導体層のバンドギャップを異ならせれば、付加層とｐ型窒化物半導体層の間にヘテロ接合面が形成されるトランジスタ（ＨＥＭＴ）を製造することができる。   The above manufacturing method is useful when manufacturing a field effect transistor. That is, if one or more n-type or i-type nitride semiconductor layers (additional layers) are crystal-grown on the surface of the p-type nitride semiconductor layer, a field effect transistor in which a channel is formed in the additional layer. Can be manufactured. Further, if the band gaps of the additional layer and the p-type nitride semiconductor layer are different, a transistor (HEMT) in which a heterojunction surface is formed between the additional layer and the p-type nitride semiconductor layer can be manufactured.

ｐ型窒化物半導体層の表面上に付加層を結晶成長させる場合、その付加層は、ｎ型の窒化物半導体層であることが好ましい。
ｐ型不純物による散乱の影響で、チャネル内における電子の移動度が低下することがある。また、半導体装置の閾値電圧が高くなることがある。ｐ型窒化物半導体層の表面上にｎ型の窒化物半導体層を結晶成長させれば、閾値電圧が高くなることを効率的に抑制することができる。 When the additional layer is crystal-grown on the surface of the p-type nitride semiconductor layer, the additional layer is preferably an n-type nitride semiconductor layer.
The mobility of electrons in the channel may decrease due to the influence of scattering by p-type impurities. In addition, the threshold voltage of the semiconductor device may increase. If the n-type nitride semiconductor layer is crystal-grown on the surface of the p-type nitride semiconductor layer, an increase in the threshold voltage can be efficiently suppressed.

ｐ型窒化物半導体層の表面上に付加層を結晶成長させる場合、付加層形成工程で、バンドギャップを異にする窒化物半導体層を２層以上結晶成長してもよい。
ヘテロ接合面が付加層内に形成されるトランジスタを製造することができる。 When the additional layer is crystal-grown on the surface of the p-type nitride semiconductor layer, two or more nitride semiconductor layers having different band gaps may be crystal-grown in the additional layer forming step.
A transistor in which a heterojunction surface is formed in the additional layer can be manufactured.

付加層形成工程でバンドギャップを異にする窒化物半導体層を２層以上結晶成長させる場合、ｐ型窒化物半導体層の表面にｎ型の窒化物半導体層を結晶成長させ、そのｎ型の窒化物半導体層の表面にバンドギャップを異にする窒化物半導体層を結晶成長させることが好ましい。
ｐ型窒化物半導体層の表面上にｎ型の窒化物半導体層を結晶成長させれば、閾値電圧が高くなることを効率的に抑制することができる。 When two or more nitride semiconductor layers having different band gaps are crystal-grown in the additional layer forming step, an n-type nitride semiconductor layer is crystal-grown on the surface of the p-type nitride semiconductor layer, and the n-type nitridation is performed. It is preferable to grow a nitride semiconductor layer having a different band gap on the surface of the nitride semiconductor layer.
If the n-type nitride semiconductor layer is crystal-grown on the surface of the p-type nitride semiconductor layer, an increase in the threshold voltage can be efficiently suppressed.

本明細書で開示される製造方法では、ＨＥＭＴの具体的な製造方法も提供する。その方法は、溝形成工程とｐ型窒化物半導体層形成工程とｎ型領域形成工程と付加層形成工程の他に、溝形成工程で溝が形成された範囲の付加層の表面の一部にｎ型不純物を注入し、ｎ型半導体層に達しない深さの第二のｎ型領域を形成する工程と、少なくともｎ型領域と第二のｎ型領域を分離している範囲の付加層の表面にゲート絶縁膜を形成する工程と、ゲート絶縁膜の表面にゲート電極を形成する工程が付加されている。なお、付加層が１層の場合、付加層とｐ型窒化物半導体層のバンドギャップを異ならせることにより、付加層とｐ型窒化物半導体層の間にヘテロ接合面が形成される。付加層がバンドギャップを異にする２層以上を有する場合、付加層内にヘテロ接合面が形成される。また、「ｎ型領域形成工程」、「第二のｎ型領域を形成する工程」及び「ゲート絶縁膜を形成する工程」の順序は任意である。すなわち、「ゲート絶縁膜を形成する工程」に先立って、「ｎ型領域形成工程」と「第二のｎ型領域を形成する工程」を実施してもよいし、「ゲート絶縁膜を形成する工程」の後に、「ｎ型領域形成工程」と「第二のｎ型領域を形成する工程」を実施してもよい。   The manufacturing method disclosed in this specification also provides a specific method for manufacturing HEMT. In addition to the groove forming step, the p-type nitride semiconductor layer forming step, the n-type region forming step, and the additional layer forming step, the method is applied to a part of the surface of the additional layer in the range where the groove is formed in the groove forming step. a step of injecting an n-type impurity to form a second n-type region having a depth that does not reach the n-type semiconductor layer, and an additional layer in a range separating at least the n-type region and the second n-type region A step of forming a gate insulating film on the surface and a step of forming a gate electrode on the surface of the gate insulating film are added. When the additional layer is one layer, a heterojunction surface is formed between the additional layer and the p-type nitride semiconductor layer by making the band gaps of the additional layer and the p-type nitride semiconductor layer different. When the additional layer has two or more layers having different band gaps, a heterojunction surface is formed in the additional layer. Further, the order of the “n-type region forming step”, “second n-type region forming step”, and “gate insulating film forming step” is arbitrary. That is, prior to the “step of forming the gate insulating film”, the “n-type region forming step” and the “step of forming the second n-type region” may be performed, or “the gate insulating film is formed”. After the “step”, an “n-type region forming step” and a “second n-type region forming step” may be performed.

上記の製造方法によって得られる半導体装置では、ゲート電極に電圧を印加しているときは、ヘテロ接合面にチャネルが形成される。第二のｎ型領域から放出された電子は、チャネル（ヘテロ接合面）、ｎ型領域を経てｎ型半導体層に至る。また、ゲート電極に電圧と印加していないときは、ｐ型窒化物半導体層からヘテロ接合面に向けて空乏層が形成される。そのため、ｎ型領域とｐ型窒化物半導体層が隣接する構造を形成することが必要である。本明細書で開示される製造方法では、ｎ型半導体層の表面上に形成されているｐ型窒化物半導体層にｎ型不純物を注入してｎ型領域を形成する。そのため、ｐ型窒化物半導体層をエッチングしないでも、上記ＨＥＭＴを製造することができる。   In the semiconductor device obtained by the above manufacturing method, a channel is formed on the heterojunction surface when a voltage is applied to the gate electrode. Electrons emitted from the second n-type region reach the n-type semiconductor layer through the channel (heterojunction surface) and the n-type region. When no voltage is applied to the gate electrode, a depletion layer is formed from the p-type nitride semiconductor layer toward the heterojunction surface. Therefore, it is necessary to form a structure in which the n-type region and the p-type nitride semiconductor layer are adjacent to each other. In the manufacturing method disclosed in this specification, an n-type region is formed by implanting an n-type impurity into a p-type nitride semiconductor layer formed on the surface of the n-type semiconductor layer. Therefore, the HEMT can be manufactured without etching the p-type nitride semiconductor layer.

本明細書で開示される製造方法では、電界効果型トランジスタの具体的な製造方法も提供する。その方法は、溝形成工程とｐ型窒化物半導体層形成工程とｎ型領域形成工程の他に、溝形成工程で溝が形成された範囲のｐ型窒化物半導体層の表面の一部にｎ型不純物を注入し、ｎ型半導体層に達しない深さの第三のｎ型領域を形成する工程と、少なくともｎ型領域と第三のｎ型領域を分離している範囲のｐ型窒化物半導体層の表面にゲート絶縁膜を形成する工程と、ゲート絶縁膜の表面にゲート電極を形成する工程が付加されている。なお、「ｎ型領域形成工程」、「第三のｎ型領域を形成する工程」及び「ゲート絶縁膜を形成する工程」の順序は任意である。   The manufacturing method disclosed in this specification also provides a specific method for manufacturing a field effect transistor. In addition to the groove forming step, the p-type nitride semiconductor layer forming step, and the n-type region forming step, the method includes forming n on a part of the surface of the p-type nitride semiconductor layer in the range where the groove is formed in the groove forming step. A step of forming a third n-type region having a depth that does not reach the n-type semiconductor layer, and a p-type nitride in a range in which at least the n-type region and the third n-type region are separated A step of forming a gate insulating film on the surface of the semiconductor layer and a step of forming a gate electrode on the surface of the gate insulating film are added. The order of the “n-type region forming step”, “third n-type region forming step”, and “gate insulating film forming step” is arbitrary.

上記の製造方法によって得られる電界効果型トランジスタでは、ｎ型領域と第三のｎ型領域の間にチャネルが形成され、そのチャネル内を電子が移動する。ｎ型領域と第三のｎ型領域がｐ型窒化物半導体層によって隔てられていると、そのｐ型窒化物半導体層内にチャネルが形成される。仮にｐ型窒化物半導体層がエッチングされると、エッチングされた表面に結晶欠陥等の損傷が生じる。損傷が生じたｐ型窒化物半導体層に形成されるチャネル内では、電子の移動度が低下してしまう。本明細書で開示される製造方法では、ｐ型窒化物半導体層をエッチングしなくても、電界効果型トランジスタを製造することができる。ｐ型窒化物半導体層内にチャネルが形成されても、電子の移動度が低下することを抑制することができる。   In the field effect transistor obtained by the above manufacturing method, a channel is formed between the n-type region and the third n-type region, and electrons move in the channel. When the n-type region and the third n-type region are separated by the p-type nitride semiconductor layer, a channel is formed in the p-type nitride semiconductor layer. If the p-type nitride semiconductor layer is etched, damage such as crystal defects occurs on the etched surface. In the channel formed in the damaged p-type nitride semiconductor layer, the electron mobility decreases. In the manufacturing method disclosed in this specification, a field effect transistor can be manufactured without etching the p-type nitride semiconductor layer. Even if a channel is formed in the p-type nitride semiconductor layer, it is possible to suppress a decrease in electron mobility.

本発明で開示される電界効果型トランジスタの製造方法では、ｐ型窒化物半導体層形成工程とゲート絶縁膜を形成する工程の間に、少なくともｎ型領域と第三のｎ型領域を分離している範囲のｐ型窒化物半導体層の表面上にｉ型の窒化物半導体層を結晶成長させる工程が付加されていることが好ましい。なお、ｐ型窒化物半導体層の表面の全面にｉ型の窒化物半導体層を結晶成長させてもよい。その場合、ｎ型領域形成工程は、ｉ型の窒化物半導体層を結晶成長させる工程の後に実施する。ｎ型領域形成工程では、ｉ型の窒化物半導体層の表面からｐ型窒化物半導体層を通過してｎ型半導体層の表面に至る深さ範囲にｎ型不純物を注入する。また、第三のｎ型領域を形成する工程も、ｉ型の窒化物半導体層を結晶成長させる工程の後に実施する。第三のｎ型領域を形成する工程では、ｉ型の窒化物半導体層の表面からｎ型不純物を注入し、ｎ型半導体層に達しない深さ範囲にｎ型不純物を注入する。   In the field effect transistor manufacturing method disclosed in the present invention, at least the n-type region and the third n-type region are separated between the p-type nitride semiconductor layer forming step and the gate insulating film forming step. It is preferable that a step of crystal growth of the i-type nitride semiconductor layer is added on the surface of the p-type nitride semiconductor layer in a certain range. Note that an i-type nitride semiconductor layer may be grown on the entire surface of the p-type nitride semiconductor layer. In that case, the n-type region forming step is performed after the step of crystal growth of the i-type nitride semiconductor layer. In the n-type region forming step, n-type impurities are implanted in a depth range from the surface of the i-type nitride semiconductor layer through the p-type nitride semiconductor layer to the surface of the n-type semiconductor layer. The step of forming the third n-type region is also performed after the step of crystal growth of the i-type nitride semiconductor layer. In the step of forming the third n-type region, an n-type impurity is implanted from the surface of the i-type nitride semiconductor layer, and an n-type impurity is implanted in a depth range that does not reach the n-type semiconductor layer.

上記の製造方法によって得られる電界効果型トランジスタでは、ｉ型の窒化物半導体層内にチャネルが形成される。すなわち、チャネルは、ｐ型窒化物半導体層内に形成されない。チャネルがｐ型窒化物半導体層内に形成されると、ｐ型不純物の散乱によって、電子の移動度が低下する虞がある。ｉ型の窒化物半導体層内にチャネルが形成されれば、電子の移動度が低下することを抑制することができる。なお、ｐ型窒化物半導体層上にゲート絶縁膜を形成すると、ｐ型窒化物半導体内にチャネルが形成される。ｐ型窒化物半導体層に含まれる不純物濃度が高いと、電界効果型トランジスタの閾値電圧が非常に高くなることがある。ｐ型窒化物半導体層の表面上にｉ型の窒化物半導体層を設けることによって、チャネルとｐ型窒化物半導体層の間に距離を設けることができる。その結果、トランジスタの閾値電圧の上昇を抑制することができる。また、ｐ型窒化物半導体層の表面上にｎ型の窒化物半導体層を設ければ、より閾値電圧の上昇を抑制することができる。なお、ｐ型窒化物半導体層の表面上にｎ型の窒化物半導体層を設ける場合、そのｎ型の窒化物半導体層の不純物濃度は、ｎ型領域と第三のｎ型領域の不純物濃度よりも薄く形成する。   In the field effect transistor obtained by the above manufacturing method, a channel is formed in the i-type nitride semiconductor layer. That is, the channel is not formed in the p-type nitride semiconductor layer. If the channel is formed in the p-type nitride semiconductor layer, the mobility of electrons may be reduced due to scattering of the p-type impurity. If a channel is formed in the i-type nitride semiconductor layer, it is possible to suppress a decrease in electron mobility. When a gate insulating film is formed on the p-type nitride semiconductor layer, a channel is formed in the p-type nitride semiconductor. When the impurity concentration contained in the p-type nitride semiconductor layer is high, the threshold voltage of the field effect transistor may be very high. By providing the i-type nitride semiconductor layer on the surface of the p-type nitride semiconductor layer, a distance can be provided between the channel and the p-type nitride semiconductor layer. As a result, an increase in the threshold voltage of the transistor can be suppressed. Further, if an n-type nitride semiconductor layer is provided on the surface of the p-type nitride semiconductor layer, an increase in threshold voltage can be further suppressed. When an n-type nitride semiconductor layer is provided on the surface of the p-type nitride semiconductor layer, the impurity concentration of the n-type nitride semiconductor layer is greater than the impurity concentration of the n-type region and the third n-type region. Also make it thin.

本明細書で開示される製造方法では、ｎ型領域の不純物濃度がｎ型半導体層の不純物濃度よりも濃いことが好ましい。
上記の関係になるようにｎ型領域を形成すると、ｐ型窒化物半導体層から、溝形成工程でエッチングされなかったｎ型半導体層に向けて空乏層が伸びやすい。半導体装置の耐圧を高くすることができる。 In the manufacturing method disclosed in this specification, the impurity concentration of the n-type region is preferably higher than the impurity concentration of the n-type semiconductor layer.
When the n-type region is formed so as to satisfy the above relationship, the depletion layer easily extends from the p-type nitride semiconductor layer toward the n-type semiconductor layer that has not been etched in the groove forming step. The breakdown voltage of the semiconductor device can be increased.

本発明の製造方法によると、結晶成長させたｐ型窒化物半導体層をエッチングすることなく、ｎ型半導体層とｐ型窒化物半導体層が隣接する構造を有する半導体装置を製造することができる。   According to the manufacturing method of the present invention, it is possible to manufacture a semiconductor device having a structure in which an n-type semiconductor layer and a p-type nitride semiconductor layer are adjacent to each other without etching the p-type nitride semiconductor layer that has been crystal-grown.

（第１実施形態）
図１に、半導体装置１００の要部断面図を模式的に示す。図１の断面図は半導体装置１００の単位構造を示しており、この単位構造が紙面左右方向に繰り返し形成されている。
半導体装置１００は、縦型の電界効果型トランジスタである。半導体基板１の裏面には、チタンとアルミニウムを材料とするドレイン電極１８が設けられている。ドレイン電極１８の表面に、窒化ガリウム（ＧａＮ）を材料とするｎ＋型の半導体層（ドレイン層）２０が設けられている。ドレイン層２０は、ドレイン電極１８に電気的に接続している。ドレイン層２０の表面に、窒化ガリウムを材料とするｎ型半導体層２２が設けられている。ｎ型半導体層２２には、溝１７が分散して形成されている。後述するが、溝１７は、ｎ型半導体層２２の表面の一部をエッチングして形成される。以下の説明では、ｎ型半導体層２２のエッチングされなかった範囲を、突部１２と称することがある。突部１２上の一部に、窒化ガリウムを材料とするｎ＋型のｎ型領域１０が設けられている。本明細書では、突部１２とｎ型領域１０を併せて、アパーチャ領域１４と称することがある。 (First embodiment)
FIG. 1 schematically shows a cross-sectional view of a main part of the semiconductor device 100. The cross-sectional view of FIG. 1 shows a unit structure of the semiconductor device 100, and this unit structure is repeatedly formed in the left-right direction on the paper.
The semiconductor device 100 is a vertical field effect transistor. A drain electrode 18 made of titanium and aluminum is provided on the back surface of the semiconductor substrate 1. An n + type semiconductor layer (drain layer) 20 made of gallium nitride (GaN) is provided on the surface of the drain electrode 18. The drain layer 20 is electrically connected to the drain electrode 18. An n-type semiconductor layer 22 made of gallium nitride is provided on the surface of the drain layer 20. In the n-type semiconductor layer 22, the grooves 17 are formed in a dispersed manner. As will be described later, the groove 17 is formed by etching a part of the surface of the n-type semiconductor layer 22. In the following description, the range where the n-type semiconductor layer 22 is not etched may be referred to as the protrusion 12. An n + -type n-type region 10 made of gallium nitride is provided on a part of the protrusion 12. In the present specification, the protrusion 12 and the n-type region 10 may be collectively referred to as an aperture region 14.

窒化ガリウムを材料とするボディ領域（ｐ型窒化物半導体層）１６が、溝１７内に設けられている。なお、半導体装置１００では、ボディ領域１６が、突部１２上の一部にも設けられている。一対のボディ領域１６は、アパーチャ領域１４によって隔てられている。半導体装置１００は、ｐ型ボディ領域１６とｎ型アパーチャ領域１４が隣接する構造を有している。   A body region (p-type nitride semiconductor layer) 16 made of gallium nitride is provided in the groove 17. In the semiconductor device 100, the body region 16 is also provided on part of the protrusion 12. The pair of body regions 16 are separated by the aperture region 14. The semiconductor device 100 has a structure in which the p-type body region 16 and the n-type aperture region 14 are adjacent to each other.

ボディ領域１６の表面に、窒化ガリウムを材料とするｎ＋型のソース領域（第三のｎ型領域）４が設けられている。ソース領域４は、半導体基板１の表層部分に設けられている。ｎ＋型ソース領域４は、ｐ型ボディ領域１６によってｎ型半導体層２２とｎ型アパーチャ領域１４から隔てられている。ソース領域４の一部とボディ領域１６の一部の表面上に、ソース電極２が設けられている。ソース電極２は、チタン、アルミニウム、ニッケル及び金を材料とし、ソース領域４とボディ領域１６の双方に電気的に接続している。半導体基板１の表面上で一対のソース電極２の間に、ゲート絶縁膜８が設けられている。ゲート絶縁膜８の表面に、ニッケルを材料とするゲート電極６が設けられている。ゲート電極６は、ゲート絶縁膜８を介して、アパーチャ領域１４と、アパーチャ領域１４とソース領域４を隔てているボディ領域１６と、ソース領域４の一部に対向している。なお、ゲート電極６は、アパーチャ領域１４とソース領域４を隔てているボディ領域１６にだけ対向していてもよい。また、ゲート電極６の材料として、ニッケルに代えて、アルミニウム、金、白金又は多結晶シリコンを使用することもできる。 An n + -type source region (third n-type region) 4 made of gallium nitride is provided on the surface of the body region 16. The source region 4 is provided in the surface layer portion of the semiconductor substrate 1. The n + type source region 4 is separated from the n type semiconductor layer 22 and the n type aperture region 14 by the p type body region 16. The source electrode 2 is provided on the surface of a part of the source region 4 and a part of the body region 16. The source electrode 2 is made of titanium, aluminum, nickel and gold, and is electrically connected to both the source region 4 and the body region 16. A gate insulating film 8 is provided between the pair of source electrodes 2 on the surface of the semiconductor substrate 1. A gate electrode 6 made of nickel is provided on the surface of the gate insulating film 8. The gate electrode 6 faces the aperture region 14, the body region 16 that separates the aperture region 14 and the source region 4, and a part of the source region 4 through the gate insulating film 8. Note that the gate electrode 6 may face only the body region 16 that separates the aperture region 14 and the source region 4. As the material for the gate electrode 6, aluminum, gold, platinum or polycrystalline silicon can be used instead of nickel.

ここで、ｎ＋型ドレイン層２０の不純物濃度はおよそ１×１０１８ｃｍ−３であり、ｎ型半導体層２２の不純物濃度はおよそ１×１０１６ｃｍ−３であり、ｎ型領域１０の不純物濃度はおよそ１×１０２０ｃｍ−３であり、ｐ型ボディ領域１６の不純物濃度はおよそ１×１０１９ｃｍ−３であり、ｎ＋型ソース領域４の不純物濃度はおよそ１×１０２０ｃｍ−３である。すなわち、ｎ型領域１０の不純物濃度は、ｎ型半導体層２２の突部１２の不純物濃度よりも濃い。 Here, the impurity concentration of the n + -type drain layer 20 is approximately 1 × 10 18 cm −3 , the impurity concentration of the n-type semiconductor layer 22 is approximately 1 × 10 16 cm −3 , and the impurity in the n-type region 10 the concentration is approximately 1 × 10 20 cm -3, the impurity concentration of the p-type body region 16 is approximately 1 × 10 19 cm -3, the impurity concentration of the n + -type source region 4 is approximately 1 × 10 20 cm - 3 . That is, the impurity concentration of the n-type region 10 is higher than the impurity concentration of the protrusion 12 of the n-type semiconductor layer 22.

半導体装置１００の動作について説明する。
ゲート電極６に電圧が印加されていないときは、ソース領域４とアパーチャ領域１４の間にボディ領域１６が介在しているので、ソース領域４からアパーチャ領域１４に向けて電子が移動することができない。そのため、ゲート電極６に電圧が印加されていないときは、半導体装置１００がオフしている。ゲート電極６に電圧を印加すると、ゲート電極６に対向しているｐ型ボディ領域１６がｎ型に反転する。すなわち、ソース領域４とｎ型領域１０の間に、電子のチャネルが形成される。ソース電極２から供給される電子は、ｎ＋型ソース領域４、ｎ型に反転したチャネル、ｎ型アパーチャ領域１４、ｎ型半導体層２２及びｎ＋型ドレイン層２０を移動し、ドレイン電極１８に至る。すなわち、半導体装置１００は、ゲート電極６に電圧を印加することによりオンする。半導体装置１００は、ノーマリーオフ型の半導体装置である。 An operation of the semiconductor device 100 will be described.
When no voltage is applied to the gate electrode 6, the body region 16 is interposed between the source region 4 and the aperture region 14, so that electrons cannot move from the source region 4 toward the aperture region 14. . Therefore, when no voltage is applied to the gate electrode 6, the semiconductor device 100 is turned off. When voltage is applied to the gate electrode 6, the p-type body region 16 facing the gate electrode 6 is inverted to n-type. That is, an electron channel is formed between the source region 4 and the n-type region 10. Electrons supplied from the source electrode 2 move through the n + -type source region 4, the channel inverted to the n-type, the n-type aperture region 14, the n-type semiconductor layer 22, and the n + -type drain layer 20, and move to the drain electrode 18. It reaches. That is, the semiconductor device 100 is turned on by applying a voltage to the gate electrode 6. The semiconductor device 100 is a normally-off type semiconductor device.

上記したように、ｎ型領域１０の不純物濃度は、突部１２の不純物濃度よりも濃い。すなわち、半導体基板１の表面ではアパーチャ領域１４の不純物濃度が濃く、半導体基板１の深部ではアパーチャ領域１４の不純物濃度が薄い。そのため、半導体装置１００がオンするときには、ソース領域４とアパーチャ領域１４の間が導通しやすく、半導体装置１００がオフしているときには、一対のボディ領域１６間のアパーチャ領域１４が空乏化されやすい。すなわち、半導体装置１００は、オン抵抗が小さく、さらに耐圧が高い。   As described above, the impurity concentration of the n-type region 10 is higher than the impurity concentration of the protrusion 12. That is, the impurity concentration of the aperture region 14 is high on the surface of the semiconductor substrate 1, and the impurity concentration of the aperture region 14 is low in the deep part of the semiconductor substrate 1. Therefore, when the semiconductor device 100 is turned on, the source region 4 and the aperture region 14 are likely to conduct, and when the semiconductor device 100 is turned off, the aperture region 14 between the pair of body regions 16 is likely to be depleted. That is, the semiconductor device 100 has a low on-resistance and a high breakdown voltage.

半導体装置１００の製造方法を説明する。
まず、図２に示すように、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を利用して、ｎ＋型半導体層（ドレイン層）２０の表面に、ｎ型半導体層２２を結晶成長させる。次に、図３に示すように、ｎ型半導体層２２の表面に、開孔２４ａを有するマスク層（ＳｉＯ２膜）２４を形成し、ｎ型半導体層２２の表面からドライエッチングする（溝形成工程）。図２の矢印で示された範囲のｎ型半導体層２２がエッチングされる。マスク層２４に覆われているｎ型半導体層２２はエッチングされない。溝形成工程は、ｎ型半導体層２２の一部に、突部１２を形成する工程ということもできる。 A method for manufacturing the semiconductor device 100 will be described.
First, as shown in FIG. 2, an n-type semiconductor layer 22 is crystal-grown on the surface of an n + -type semiconductor layer (drain layer) 20 by using a MOCVD (Metal Organic Chemical Vapor Deposition) method. Next, as shown in FIG. 3, a mask layer (SiO 2 film) 24 having an opening 24a is formed on the surface of the n-type semiconductor layer 22, and dry etching is performed from the surface of the n-type semiconductor layer 22 (groove formation). Process). The n-type semiconductor layer 22 in the range indicated by the arrow in FIG. 2 is etched. The n-type semiconductor layer 22 covered with the mask layer 24 is not etched. The groove forming step can also be referred to as a step of forming the protrusion 12 in a part of the n-type semiconductor layer 22.

次に、図４に示すように、ＭＯＣＶＤ法を利用して、ｎ型半導体層２２の表面上に、ｐ型窒化物半導層２６を結晶成長させる（ｐ型窒化物半導体層形成工程）。ｐ型窒化物半導体層形成工程では、溝１７内だけでなく、突部１２の表面にもｐ型窒化物半導層２６を結晶成長させる。ｐ型窒化物半導体層２６には、ｐ型不純物としてマグネシウム（Ｍｇ）が含まれている。次に、図５に示すように、ｐ型窒化物半導体層２６の表面に、開孔２８ａを有するマスク層２８を形成し、開孔２８ａに向けてｎ型不純物をイオン注入する（ｎ型領域形成工程）。具体的には、シリコンをドーズ量１×１０１５〜１×１０１６ｃｍ−２、加速電圧１０〜１０００ｋｅＶで注入する。ｎ型領域形成工程を経て、ｎ型領域１０が完成する。換言すると、ｐ型窒化物半導体層２６の一部が、ｎ型領域１０に変質する。ｎ型領域１０は、ｐ型窒化物半導体層２６の表面から突部１２にまで達している。図５では、ｐ型窒化物半導体層２６（図４を参照）のうち、シリコンがイオン注入された範囲に符号１０を付し、イオン注入されなかった範囲に符号１６を付している。符号１６は、図１のボディ領域１６に対応している。 Next, as shown in FIG. 4, the p-type nitride semiconductor layer 26 is crystal-grown on the surface of the n-type semiconductor layer 22 by using MOCVD (p-type nitride semiconductor layer forming step). In the p-type nitride semiconductor layer forming step, the p-type nitride semiconductor layer 26 is crystal-grown not only in the groove 17 but also on the surface of the protrusion 12. The p-type nitride semiconductor layer 26 contains magnesium (Mg) as a p-type impurity. Next, as shown in FIG. 5, a mask layer 28 having an opening 28a is formed on the surface of the p-type nitride semiconductor layer 26, and n-type impurities are ion-implanted toward the opening 28a (n-type region). Forming step). Specifically, silicon is implanted at a dose of 1 × 10 15 to 1 × 10 16 cm −2 and an acceleration voltage of 10 to 1000 keV. The n-type region 10 is completed through the n-type region forming step. In other words, a part of the p-type nitride semiconductor layer 26 is transformed into the n-type region 10. N-type region 10 extends from the surface of p-type nitride semiconductor layer 26 to protrusion 12. In FIG. 5, in the p-type nitride semiconductor layer 26 (see FIG. 4), a range in which silicon is ion-implanted is denoted by reference numeral 10, and a range in which no ion is implanted is denoted by reference numeral 16. Reference numeral 16 corresponds to the body region 16 of FIG.

ｎ型領域形成工程では、ｎ型領域１０がｐ型窒化物半導体層２６の表面からｎ型半導体層２２の突部１２に達するように、ｎ型不純物をイオン注入する。換言すると、ｎ型の半導体領域（ｎ型領域１０とｎ型の突部１２）がｐ型窒化物半導体層２６を分断するように、ｎ型不純物をｐ型窒化物半導体層２６に向けてイオン注入する。図中の矢印は、ｎ型不純物がイオン注入される範囲を示している。なお、図５では、ｎ型不純物が、突部１２の上部に位置するｐ型窒化物半導体層２６にだけイオン注入されており、溝１７内のｐ型窒化物半導体層２６にはイオン注入されていない。ｎ型不純物をｐ型窒化物半導体層２６の深部までイオン注入することなく、ｐ型窒化物半導体層２６をｎ型領域１０によって分断することができる。なお、ｎ型不純物は、主にｐ型窒化物半導体層２６にイオン注入されており、突部１２内にほとんどイオン注入されない。そのため、図１に示すように、半導体基板１の表面ではアパーチャ領域１４の不純物濃度が濃く（ｎ型領域１０）、半導体基板１の深部ではアパーチャ領域１４の不純物濃度が薄い（突部１２）関係が得られる。   In the n-type region forming step, n-type impurities are ion-implanted so that the n-type region 10 reaches the protrusion 12 of the n-type semiconductor layer 22 from the surface of the p-type nitride semiconductor layer 26. In other words, the n-type impurity is directed toward the p-type nitride semiconductor layer 26 so that the n-type semiconductor region (the n-type region 10 and the n-type protrusion 12) divides the p-type nitride semiconductor layer 26. inject. The arrow in the figure indicates the range in which the n-type impurity is ion-implanted. In FIG. 5, the n-type impurity is ion-implanted only into the p-type nitride semiconductor layer 26 located above the protrusion 12, and is ion-implanted into the p-type nitride semiconductor layer 26 in the groove 17. Not. The p-type nitride semiconductor layer 26 can be divided by the n-type region 10 without ion-implanting n-type impurities to the deep part of the p-type nitride semiconductor layer 26. The n-type impurity is mainly ion-implanted into the p-type nitride semiconductor layer 26 and is hardly ion-implanted into the protrusion 12. Therefore, as shown in FIG. 1, the impurity concentration of the aperture region 14 is high on the surface of the semiconductor substrate 1 (n-type region 10), and the impurity concentration of the aperture region 14 is low in the deep portion of the semiconductor substrate 1 (projection 12). Is obtained.

次に、マスク層２８を除去し、ボディ領域１６の表面に開孔を有するマスク層（図示省略）を形成し、ボディ領域１６の表面の一部にｎ型不純物をイオン注入し、ソース領域（第三のｎ型領域）４（図１を参照）を形成する。このときに、ソース領域４がｎ型半導体層２２に達しないように、ボディ領域１６に向けてｎ型不純物をイオン注入する。その後、ゲート絶縁膜８、ゲート電極６、ソース電極２及びドレイン電極１８を形成する。なお、ｎ型領域１０を形成する工程に先立って、ソース領域４を形成する工程を実施してもよい。また、アパーチャ領域１４とソース領域４を隔てているボディ領域１６にだけゲート電極６を対向させる場合、ゲート絶縁膜をマスク層としてｎ型領域１０及びソース領域４を形成することもできる。すなわち、ｎ型領域１０を形成する工程と、ソース領域４を形成する工程と、ゲート絶縁膜８を形成する工程は、任意の順序で実施することができる。   Next, the mask layer 28 is removed, a mask layer (not shown) having an opening in the surface of the body region 16 is formed, n-type impurities are ion-implanted into a part of the surface of the body region 16, and the source region ( A third n-type region) 4 (see FIG. 1) is formed. At this time, n-type impurities are ion-implanted toward the body region 16 so that the source region 4 does not reach the n-type semiconductor layer 22. Thereafter, the gate insulating film 8, the gate electrode 6, the source electrode 2, and the drain electrode 18 are formed. Note that the step of forming the source region 4 may be performed prior to the step of forming the n-type region 10. When the gate electrode 6 is opposed only to the body region 16 that separates the aperture region 14 and the source region 4, the n-type region 10 and the source region 4 can be formed using the gate insulating film as a mask layer. That is, the step of forming the n-type region 10, the step of forming the source region 4, and the step of forming the gate insulating film 8 can be performed in any order.

図４で説明したように、本実施形態の製造方法では、溝形成工程でエッチングされなかったｎ型半導体層２２（突部１２）上にもｐ型窒化物半導体層２６を結晶成長させる。そのため、図１４で説明した従来の製造方法のように、溝３１７内にｐ型窒化物半導体層３１６を結晶成長させるときに、高度な制御を必要としない。また、図１５で説明したように、ｐ型窒化物半導体層３１６ａをエッチングすることも必要としない。本製造方法によると、従来の製造方法よりも半導体装置の歩留まりが大幅に改善する。   As described with reference to FIG. 4, in the manufacturing method of the present embodiment, the p-type nitride semiconductor layer 26 is crystal-grown on the n-type semiconductor layer 22 (projection 12) that has not been etched in the groove forming step. Therefore, unlike the conventional manufacturing method described with reference to FIG. 14, when the p-type nitride semiconductor layer 316 is crystal-grown in the groove 317, a high degree of control is not required. Further, as described with reference to FIG. 15, it is not necessary to etch the p-type nitride semiconductor layer 316a. According to this manufacturing method, the yield of the semiconductor device is greatly improved as compared with the conventional manufacturing method.

また、ｐ型窒化物半導体層２６（図４を参照）の表面がエッチングされないので、ボディ領域１６の表面に結晶欠陥等の損傷が生じない。ゲート電極６に電圧を印加したときに、結晶欠陥が生じていないボディ領域１６内にチャネルが形成される。チャネル内における電子の移動度が低下することを抑制することができる。なお、従来の製造方法のように、ｐ型窒化物半導体層３１６の表面（範囲３１６ａ）をエッチングすると、例えば窒化ガリウムの結晶から窒素が抜けてしまい、結晶構造が乱れてしまう。すなわち、ｐ型窒化物半導体層３１６をエッチングすると、ｐ型窒化物半導体層３１６の表面に結晶欠陥が生じることを避けられない。結晶欠陥が生じたｐ型窒化物半導体層３１６に形成されるチャネル内では、結晶欠陥に電子が捕獲されるので、電子の移動度が低下してしまう。   Further, since the surface of p-type nitride semiconductor layer 26 (see FIG. 4) is not etched, damage such as crystal defects does not occur on the surface of body region 16. When a voltage is applied to the gate electrode 6, a channel is formed in the body region 16 where no crystal defects are generated. It can suppress that the mobility of the electron in a channel falls. Note that when the surface (range 316a) of the p-type nitride semiconductor layer 316 is etched as in the conventional manufacturing method, for example, nitrogen is released from a gallium nitride crystal, and the crystal structure is disturbed. That is, when the p-type nitride semiconductor layer 316 is etched, it is inevitable that crystal defects are generated on the surface of the p-type nitride semiconductor layer 316. In the channel formed in the p-type nitride semiconductor layer 316 in which the crystal defect has occurred, electrons are captured by the crystal defect, so that the electron mobility is lowered.

また、本実施形態の製造方法では、表面に結晶欠陥が生じていないボディ領域１６を得ることができるので、ソース電極２とボディ領域１６のコンタクト特性を良好にすることができる。そのため、ボディ領域１６の電位を安定化させることができ、半導体装置１００がオフしているときに安定した空乏層を形成することができる。なお、ボディ領域１６の表面に結晶欠陥が生じていると、ソース電極２とボディ領域１６の間に正孔（ホール）に対する障壁層が形成される。その結果、ボディ領域１６の電位を安定化させることが困難となり、安定した空乏層を形成することができない。   Further, in the manufacturing method of the present embodiment, the body region 16 in which no crystal defects are generated on the surface can be obtained, so that the contact characteristics between the source electrode 2 and the body region 16 can be improved. Therefore, the potential of the body region 16 can be stabilized, and a stable depletion layer can be formed when the semiconductor device 100 is off. When crystal defects are generated on the surface of the body region 16, a barrier layer against holes is formed between the source electrode 2 and the body region 16. As a result, it becomes difficult to stabilize the potential of the body region 16, and a stable depletion layer cannot be formed.

（第２実施形態）
図６を参照し、第２実施形態の半導体装置１００ａについて説明する。半導体装置１００と重複する構造の説明は省略する。
半導体装置１００ａでは、窒化ガリウムを材料とするｉ型の窒化物半導体層（付加層）３４が、ボディ領域１６上に設けられている。半導体装置１００ａでは、ゲート電極６に電圧を印加すると、ゲート電極６に対向しているｉ型窒化物半導体層３４内に電子の蓄積層が形成される。すなわち、電子のチャネルが、ｐ型ボディ領域１６内ではなく、ｉ型窒化物半導体層３４内に形成される。半導体装置１００ａは、半導体装置１００よりも電子の移動度を高くすることができる。なお、ｉ型窒化物半導体層３４に代えて、ｎ型窒化物半導体層３４を設けてもよい。ｎ型窒化物半導体層３４を設けることにより、半導体装置１００ａの閾値電圧を容易に制御することができる。 (Second Embodiment)
A semiconductor device 100a according to the second embodiment will be described with reference to FIG. A description of the same structure as that of the semiconductor device 100 is omitted.
In the semiconductor device 100 a, an i-type nitride semiconductor layer (additional layer) 34 made of gallium nitride is provided on the body region 16. In the semiconductor device 100 a, when a voltage is applied to the gate electrode 6, an electron accumulation layer is formed in the i-type nitride semiconductor layer 34 facing the gate electrode 6. That is, an electron channel is formed not in the p-type body region 16 but in the i-type nitride semiconductor layer 34. The semiconductor device 100 a can have higher electron mobility than the semiconductor device 100. Instead of the i-type nitride semiconductor layer 34, an n-type nitride semiconductor layer 34 may be provided. By providing the n-type nitride semiconductor layer 34, the threshold voltage of the semiconductor device 100a can be easily controlled.

半導体装置１００ａの製造方法を説明する。
図４までの工程は、半導体装置１００と実質的に同じため、説明を省略する。図４の工程に次いで、図７に示すように、ｐ型窒化物半導体層２６の表面に、ｉ型の窒化物半導体層３４を結晶成長させる。すなわち、不純物を含んでいない窒化物半導体を結晶成長させる（付加層形成工程）。次に、図８に示すように、窒化物半導体層３４の表面に開孔２８ａを有するマスク層２８を形成し、ｎ型半導体層２２の突部１２上に位置する窒化物半導体層３４の一部に、ｎ型不純物をイオン注入する（ｎ型領域形成工程）。本実施形態のｎ型領域形成工程では、ｎ型領域１０ａが付加層形成工程で形成した層（窒化物半導体層３４）の表面からｐ型窒化物半導体層２６を通過して突部１２に達するように、ｎ型不純物をイオン注入する。具体的には、シリコンをドーズ量１×１０１５〜１×１０１６ｃｍ−２、加速電圧１０〜１０００ｋｅＶで注入する。その後の工程は半導体装置１００と実質的に同一である。すなわち、ｉ型の窒化物半導体層３４の表面の一部にｎ型不純物をイオン注入し、図６に示すｎ＋型ソース領域（第三のｎ型領域）４を形成する。また、少なくともｎ型領域１０ａとソース領域４を隔てているｉ型の窒化物半導体層３４の表面に、ゲート絶縁膜８を介してゲート電極６を形成する。なお、ソース領域４は、ｎ型半導体層２２に達していなければ、ボディ領域１６内にまで形成されていてもよい。 A method for manufacturing the semiconductor device 100a will be described.
Since the processes up to FIG. 4 are substantially the same as those of the semiconductor device 100, the description thereof is omitted. Following the step of FIG. 4, as shown in FIG. 7, an i-type nitride semiconductor layer 34 is grown on the surface of the p-type nitride semiconductor layer 26. That is, a crystal of a nitride semiconductor not containing impurities is grown (additional layer forming step). Next, as shown in FIG. 8, a mask layer 28 having an opening 28 a is formed on the surface of the nitride semiconductor layer 34, and one nitride semiconductor layer 34 located on the protrusion 12 of the n-type semiconductor layer 22 is formed. An n-type impurity is ion-implanted into the portion (n-type region forming step). In the n-type region forming step of this embodiment, the n-type region 10a reaches the protrusion 12 through the p-type nitride semiconductor layer 26 from the surface of the layer (nitride semiconductor layer 34) formed in the additional layer forming step. As described above, n-type impurities are ion-implanted. Specifically, silicon is implanted at a dose of 1 × 10 15 to 1 × 10 16 cm −2 and an acceleration voltage of 10 to 1000 keV. Subsequent processes are substantially the same as those of the semiconductor device 100. That is, n-type impurities are ion-implanted into a part of the surface of the i-type nitride semiconductor layer 34 to form the n + -type source region (third n-type region) 4 shown in FIG. Further, the gate electrode 6 is formed on the surface of the i-type nitride semiconductor layer 34 separating at least the n-type region 10 a and the source region 4 with the gate insulating film 8 interposed therebetween. Note that the source region 4 may be formed up to the body region 16 as long as it does not reach the n-type semiconductor layer 22.

（第３実施形態）
図９を参照し、第３実施形態の半導体装置２００について説明する。半導体装置１００と重複する構造の説明は省略する。
半導体装置２００では、窒化ガリウムを材料とするｉ型の窒化物半導体層２３０が、ボディ領域１６上の一部に設けられている。そして、窒化ガリウム・アルミニウム（ＡｌＧａＮ）を材料とする窒化物半導体層２３２が、ｉ型の窒化物半導体層２３０上に設けられている。窒化ガリウム・アルミニウムは、窒化ガリウムよりもバンドギャップの幅が広い。そのため、窒化物半導体層２３０と窒化物半導体層２３２によって、ヘテロ接合が構成されている。すなわち、ヘテロ接合面を有するチャネル部（付加層）２３４が、ボディ領域１６上の一部に設けられている。ソース領域（第二のｎ型領域）２０４は、チャネル部２３４によって、ｎ型領域２１０から隔てられている。 (Third embodiment)
A semiconductor device 200 according to the third embodiment will be described with reference to FIG. A description of the same structure as that of the semiconductor device 100 is omitted.
In the semiconductor device 200, an i-type nitride semiconductor layer 230 made of gallium nitride is provided on part of the body region 16. A nitride semiconductor layer 232 made of gallium nitride / aluminum (AlGaN) is provided on the i-type nitride semiconductor layer 230. Gallium nitride / aluminum has a wider band gap than gallium nitride. Therefore, the heterojunction is configured by the nitride semiconductor layer 230 and the nitride semiconductor layer 232. That is, a channel portion (additional layer) 234 having a heterojunction surface is provided in a part on the body region 16. The source region (second n-type region) 204 is separated from the n-type region 210 by the channel portion 234.

半導体装置２００の動作について説明する。
ｐ型ボディ領域１６が、ｉ型の窒化物半導体層２３０に接している。すなわち、ｐ型ボディ領域１６が、ヘテロ接合を有するチャネル部２３４に接している。ゲート電極６に電圧を印加していない状態では、ボディ領域１６からチャネル部２３４に向けて空乏層が形成される。空乏層は、窒化物半導体層２３０と窒化物半導体層２３２のヘテロ接合面にまで伸びている。その結果、ヘテロ接合面の伝導帯のエネルギー準位はフェルミ準位よりも上側に存在することになり、２次元電子ガス層がヘテロ接合面に形成されない。ゲート電極６の電圧を印加していない状態では、ｎ＋型ソース領域２０４からｎ型アパーチャ領域２１４に向けて電子が移動することができない。半導体装置２００がオフしている。 An operation of the semiconductor device 200 will be described.
The p-type body region 16 is in contact with the i-type nitride semiconductor layer 230. That is, p-type body region 16 is in contact with channel portion 234 having a heterojunction. In a state where no voltage is applied to the gate electrode 6, a depletion layer is formed from the body region 16 toward the channel portion 234. The depletion layer extends to the heterojunction surface between the nitride semiconductor layer 230 and the nitride semiconductor layer 232. As a result, the energy level of the conduction band of the heterojunction surface exists above the Fermi level, and a two-dimensional electron gas layer is not formed on the heterojunction surface. In a state where the voltage of the gate electrode 6 is not applied, electrons cannot move from the n + type source region 204 toward the n type aperture region 214. The semiconductor device 200 is turned off.

ゲート電極６に電圧を印加すると、チャネル部２３４に形成されていた空乏層が縮小する。窒化物半導体層２３０と窒化物半導体層２３２の間のヘテロ接合面の伝導帯のエネルギー準位がフェルミ準位よりも下側に存在することになり、ヘテロ接合面に２次元電子ガス層が形成される。ｎ＋型ソース領域４からｎ型アパーチャ領域２１４に向けて電子が移動することができる。半導体装置２００がオンする。 When a voltage is applied to the gate electrode 6, the depletion layer formed in the channel portion 234 is reduced. The energy level of the conduction band of the heterojunction surface between the nitride semiconductor layer 230 and the nitride semiconductor layer 232 exists below the Fermi level, and a two-dimensional electron gas layer is formed on the heterojunction surface. Is done. Electrons can move from the n + -type source region 4 toward the n-type aperture region 214. The semiconductor device 200 is turned on.

半導体装置２００の製造方法について説明する。
図４までの工程は、半導体装置１００と実質的に同じため、説明を省略する。半導体装置２００では、図４の工程に次いで、ｐ型窒化物半導体層２６上にｉ型の窒化物半導体層２３０と窒化物半導体層２３２を結晶成長させる（付加層形成工程）。その後、図１０に示すように、窒化物半導体層２３２の表面に開孔２２８ａを有するマスク層２２８を形成し、ｎ型半導体層２２の突部１２上に位置する窒化物半導体層２３２の一部に、ｎ型不純物をイオン注入する（ｎ型領域形成工程）。本実施形態のｎ型領域形成工程では、ｎ型領域２１０が付加層形成工程で形成した最上層（窒化物半導体層２３２）の表面から、窒化物半導体層２３０とｐ型窒化物半導体層２６を通過して突部１２に達するように、ｎ型不純物をイオン注入する。具体的には、シリコンをドーズ量１×１０１５〜１×１０１６ｃｍ−２、加速電圧１０〜１０００ｋｅＶで注入する。その後の工程は半導体装置１００と実質的に同一である。すなわち、チャネル部２３４の表面の一部にｎ型不純物をイオン注入し、図９に示すｎ＋ソース領域２０４を形成する。また、少なくともｎ型領域２１０とソース領域２０４を隔てているチャネル部２３４の表面に、ゲート絶縁膜８を介してゲート電極６を形成する。本実施例では、ソース領域２０４が窒化物半導体層２３０と窒化物半導体層２３２のヘテロ接合面に達するように、ｎ型不純物をイオン注入する。なお、ソース領域４がヘテロ接合面に達していれば、ソース領域２０４がボディ領域１６内にまで形成されていてもよい。但し、ソース領域２０４がｎ型半導体層２２に達しないように、ｎ型不純物をイオン注入する。その後の工程は半導体装置１００と同様のため、説明を省略する。 A method for manufacturing the semiconductor device 200 will be described.
Since the processes up to FIG. 4 are substantially the same as those of the semiconductor device 100, the description thereof is omitted. In the semiconductor device 200, after the step of FIG. 4, the i-type nitride semiconductor layer 230 and the nitride semiconductor layer 232 are crystal-grown on the p-type nitride semiconductor layer 26 (additional layer forming step). Thereafter, as shown in FIG. 10, a mask layer 228 having an opening 228 a is formed on the surface of the nitride semiconductor layer 232, and a part of the nitride semiconductor layer 232 located on the protrusion 12 of the n-type semiconductor layer 22. Then, n-type impurities are ion-implanted (n-type region forming step). In the n-type region forming step of this embodiment, the nitride semiconductor layer 230 and the p-type nitride semiconductor layer 26 are formed from the surface of the uppermost layer (nitride semiconductor layer 232) formed by the n-type region 210 in the additional layer forming step. An n-type impurity is ion-implanted so as to pass through and reach the protrusion 12. Specifically, silicon is implanted at a dose of 1 × 10 15 to 1 × 10 16 cm −2 and an acceleration voltage of 10 to 1000 keV. Subsequent processes are substantially the same as those of the semiconductor device 100. That is, n-type impurities are ion-implanted into a part of the surface of the channel portion 234 to form the n + source region 204 shown in FIG. Further, the gate electrode 6 is formed on the surface of the channel portion 234 separating at least the n-type region 210 and the source region 204 with the gate insulating film 8 interposed therebetween. In this embodiment, n-type impurities are ion-implanted so that the source region 204 reaches the heterojunction surface of the nitride semiconductor layer 230 and the nitride semiconductor layer 232. Note that the source region 204 may be formed in the body region 16 as long as the source region 4 reaches the heterojunction plane. However, n-type impurities are ion-implanted so that the source region 204 does not reach the n-type semiconductor layer 22. Subsequent processes are the same as those of the semiconductor device 100, and thus description thereof is omitted.

半導体装置２００でも、ｎ型半導体層２２の突部１２上にｐ型窒化物半導体層２６を結晶成長させ、その後の工程でｐ型窒化物半導体層２６をエッチングしない。そのため、半導体装置２００も、従来の半導体装置３００と比べ、歩留まりを大幅に改善することができる。   Also in the semiconductor device 200, the p-type nitride semiconductor layer 26 is grown on the protrusion 12 of the n-type semiconductor layer 22, and the p-type nitride semiconductor layer 26 is not etched in the subsequent process. Therefore, the yield of the semiconductor device 200 can be significantly improved as compared with the conventional semiconductor device 300.

なお、窒化物半導体層２３０はｉ型でもよいが、ｎ型の不純物を含んできることが特に好ましい。ｐ型窒化物半導体層１６の表面にヘテロ接合面を有するチャネル部２３４が形成されていると、チャネル部２３４内を移動する電子は、ｐ型不純物の散乱の影響により移動度が低下する。あるいは、ｐ型窒化物半導体層１６内の不純物濃度によっては、半導体装置２００の閾値電圧が高くなりすぎることがある。そのため、ｐ型窒化物半導体層１６の表面に、ｉ型又はｎ型の窒化物半導体層２３０を設けることが好ましい。ｉ型又はｎ型の窒化物半導体層２３０を設けることにより、チャネル部２３４内を移動する電子は、ｐ型不純物の散乱の影響が減少するので、移動度の低下が抑制される。また、ｐ型窒化物半導体層１６からチャネルまでの距離を遠くすることができるので、半導体装置２００の閾値電圧が上昇することを抑制することができる。なお、窒化物半導体層２３０をｎ型にすれば、窒化物半導体層２３０をｉ型にするよりも半導体装置２００の閾値電圧を制御し易くすることができる。   Nitride semiconductor layer 230 may be i-type, but it is particularly preferable that it can contain n-type impurities. When the channel portion 234 having a heterojunction surface is formed on the surface of the p-type nitride semiconductor layer 16, the mobility of electrons moving in the channel portion 234 is lowered due to the influence of scattering of the p-type impurity. Alternatively, the threshold voltage of the semiconductor device 200 may become too high depending on the impurity concentration in the p-type nitride semiconductor layer 16. Therefore, it is preferable to provide i-type or n-type nitride semiconductor layer 230 on the surface of p-type nitride semiconductor layer 16. By providing the i-type or n-type nitride semiconductor layer 230, the electrons moving in the channel portion 234 are less affected by the scattering of p-type impurities, so that a decrease in mobility is suppressed. In addition, since the distance from the p-type nitride semiconductor layer 16 to the channel can be increased, an increase in the threshold voltage of the semiconductor device 200 can be suppressed. If the nitride semiconductor layer 230 is n-type, the threshold voltage of the semiconductor device 200 can be controlled more easily than if the nitride semiconductor layer 230 is i-type.

また、半導体装置２００では、ヘテロ接合面が、窒化物半導体層２３０と窒化物半導体層２３２の間に形成されている。すなわち、付加層形成工程において、２層の窒化物半導体層を結晶成長させることによってＨＥＭＴを製造している。しかしながら、ｐ型窒化物半導体層１６の表面に、ｐ型窒化物半導体層１６とはバンドギャップの幅が異なる窒化物半導体層を結晶成長させれば、その窒化物半導体層とｐ型窒化物半導体層１６の間にヘテロ接合面が形成される。すなわち、半導体装置１００ａにおいて、ｉ型の窒化物半導体層３４とｐ型窒化物半導体層１６のバンドギャップの幅を異ならせてもよい。この場合、半導体装置２００に比べ、付加層形成工程で結晶成長させる窒化物半導体層の数を少なくすることができる。半導体装置の生産性を高くすることができる。   In the semiconductor device 200, the heterojunction surface is formed between the nitride semiconductor layer 230 and the nitride semiconductor layer 232. That is, the HEMT is manufactured by crystal growth of two nitride semiconductor layers in the additional layer forming step. However, if a nitride semiconductor layer having a band gap different from that of the p-type nitride semiconductor layer 16 is grown on the surface of the p-type nitride semiconductor layer 16, the nitride semiconductor layer and the p-type nitride semiconductor are grown. A heterojunction surface is formed between the layers 16. That is, in the semiconductor device 100a, the band gap widths of the i-type nitride semiconductor layer 34 and the p-type nitride semiconductor layer 16 may be different. In this case, compared to the semiconductor device 200, the number of nitride semiconductor layers to be crystal-grown in the additional layer forming step can be reduced. The productivity of the semiconductor device can be increased.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
In addition, the technical elements described in the present specification or drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in the present specification or the drawings can achieve a plurality of objects at the same time, and has technical utility by achieving one of the objects.

第１実施形態の半導体装置の要部断面図を示す。1 is a cross-sectional view of main parts of a semiconductor device according to a first embodiment. 第１実施形態の半導体装置の製造工程を示す。1 shows a manufacturing process of a semiconductor device of a first embodiment. 第１実施形態の半導体装置の製造工程を示す。1 shows a manufacturing process of a semiconductor device of a first embodiment. 第１実施形態の半導体装置の製造工程を示す。1 shows a manufacturing process of a semiconductor device of a first embodiment. 第１実施形態の半導体装置の製造工程を示す。1 shows a manufacturing process of a semiconductor device of a first embodiment. 第２実施形態の半導体装置の要部断面図を示す。Sectional drawing of the principal part of the semiconductor device of 2nd Embodiment is shown. 第２実施形態の半導体装置の製造工程を示す。6 shows a manufacturing process of a semiconductor device according to a second embodiment. 第２実施形態の半導体装置の製造工程を示す。6 shows a manufacturing process of a semiconductor device according to a second embodiment. 第３実施形態の半導体装置の要部断面図を示す。Sectional drawing of the principal part of the semiconductor device of 3rd Embodiment is shown. 第３実施形態の半導体装置の製造工程を示す。8 shows a manufacturing process of a semiconductor device according to a third embodiment. 従来の半導体装置の要部断面図を示す。The principal part sectional drawing of the conventional semiconductor device is shown. 従来の半導体装置の製造工程を示す。The manufacturing process of the conventional semiconductor device is shown. 従来の半導体装置の製造工程を示す。The manufacturing process of the conventional semiconductor device is shown. 従来の半導体装置の製造工程を示す。The manufacturing process of the conventional semiconductor device is shown. 従来の半導体装置の製造工程における不具合を示す。The trouble in the manufacturing process of the conventional semiconductor device is shown.

符号の説明Explanation of symbols

１：半導体基板
４：ソース領域（第三のｎ型領域）
６：ゲート電極
１０、１０ａ、２１０：ｎ型領域
１６：ボディ領域（ｐ型窒化物半導体層）
１７：溝
２２：ｎ型半導体層
３４、２３４：付加層
１００、１００ａ、２００：半導体装置
２０４：ソース領域（第二のｎ型領域） 1: Semiconductor substrate 4: Source region (third n-type region)
6: Gate electrodes 10, 10a, 210: n-type region 16: body region (p-type nitride semiconductor layer)
17: Groove 22: n-type semiconductor layer 34, 234: additional layers 100, 100a, 200: semiconductor device 204: source region (second n-type region)

Claims (9)

半導体装置の製造方法であって、
ｎ型半導体層の表面の一部をエッチングして溝を形成する溝形成工程と、
前記溝の内外に亘る前記ｎ型半導体層の表面上にｐ型窒化物半導体層を結晶成長させるｐ型窒化物半導体層形成工程と、
前記溝形成工程でエッチングされなかった範囲の前記ｎ型半導体層の上部に位置する前記ｐ型窒化物半導体層の少なくとも一部にｎ型不純物を注入し、前記ｐ型窒化物半導体層の表面から前記ｎ型半導体層に達するｎ型領域を形成するｎ型領域形成工程と、
を備えていることを特徴とする半導体装置の製造方法。 A method for manufacturing a semiconductor device, comprising:
a groove forming step of forming a groove by etching a part of the surface of the n-type semiconductor layer;
A p-type nitride semiconductor layer forming step of crystal-growing a p-type nitride semiconductor layer on the surface of the n-type semiconductor layer extending in and out of the groove;
An n-type impurity is implanted into at least a part of the p-type nitride semiconductor layer located above the n-type semiconductor layer in a range that has not been etched in the groove forming step, and from the surface of the p-type nitride semiconductor layer. An n-type region forming step of forming an n-type region reaching the n-type semiconductor layer;
A method for manufacturing a semiconductor device, comprising: 前記ｐ型窒化物半導体層形成工程と前記ｎ型領域形成工程の間に、前記ｐ型窒化物半導体層の表面上にｎ型又はｉ型の窒化物半導体層を１層以上結晶成長させる付加層形成工程が付加されており、
前記ｎ型領域形成工程では、前記付加層形成工程で形成した最上層の表面から前記ｐ型窒化物半導体層を通過して前記ｎ型半導体層の表面に至る深さ範囲にｎ型不純物を注入することを特徴とする請求項１に記載の半導体装置の製造方法。 An additional layer in which at least one n-type or i-type nitride semiconductor layer is grown on the surface of the p-type nitride semiconductor layer between the p-type nitride semiconductor layer forming step and the n-type region forming step. A formation process has been added,
In the n-type region forming step, n-type impurities are implanted in a depth range from the surface of the uppermost layer formed in the additional layer forming step through the p-type nitride semiconductor layer to the surface of the n-type semiconductor layer. The method of manufacturing a semiconductor device according to claim 1. 前記付加層形成工程では、ｐ型窒化物半導体層の表面にｎ型の窒化物半導体層を結晶成長させることを含むことを特徴とする請求項２に記載の半導体装置の製造方法。   3. The method of manufacturing a semiconductor device according to claim 2, wherein the additional layer forming step includes crystal-growing an n-type nitride semiconductor layer on a surface of the p-type nitride semiconductor layer. 前記付加層形成工程では、バンドギャップを異にする窒化物半導体層を２層以上結晶成長させることを特徴とする請求項２に記載の半導体装置の製造方法。   3. The method of manufacturing a semiconductor device according to claim 2, wherein in the additional layer forming step, two or more nitride semiconductor layers having different band gaps are crystal-grown. 前記付加層形成工程では、ｐ型窒化物半導体層の表面にｎ型の窒化物半導体層を結晶成長させ、そのｎ型の窒化物半導体層の表面にバンドギャップを異にする窒化物半導体層を結晶成長させることを含むことを特徴とする請求項４に記載の半導体装置の製造方法。   In the additional layer forming step, an n-type nitride semiconductor layer is grown on the surface of the p-type nitride semiconductor layer, and a nitride semiconductor layer having a different band gap is formed on the surface of the n-type nitride semiconductor layer. The method of manufacturing a semiconductor device according to claim 4, further comprising crystal growth. 前記溝形成工程で溝が形成された範囲の前記付加層の表面の一部にｎ型不純物を注入し、前記ｎ型半導体層に達しない深さの第二のｎ型領域を形成する工程と、
少なくとも前記ｎ型領域と前記第二のｎ型領域を分離している範囲の前記付加層の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の表面にゲート電極を形成する工程が付加されていることを特徴とする請求項２から５のいずれか一項に記載の半導体装置の製造方法。 A step of injecting an n-type impurity into a part of the surface of the additional layer in a range where the groove is formed in the groove forming step to form a second n-type region having a depth not reaching the n-type semiconductor layer; ,
Forming a gate insulating film on the surface of the additional layer in a range separating at least the n-type region and the second n-type region;
6. The method of manufacturing a semiconductor device according to claim 2, further comprising a step of forming a gate electrode on a surface of the gate insulating film. 前記溝形成工程で溝が形成された範囲の前記ｐ型窒化物半導体層の表面の一部にｎ型不純物を注入し、前記ｎ型半導体層に達しない深さの第三のｎ型領域を形成する工程と、
少なくとも前記ｎ型領域と前記第三のｎ型領域を分離している範囲のｐ型窒化物半導体層の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の表面にゲート電極を形成する工程が付加されていることを特徴とする請求項１に記載の半導体装置の製造方法。 An n-type impurity is implanted into a part of the surface of the p-type nitride semiconductor layer in a range where the groove is formed in the groove forming step, and a third n-type region having a depth that does not reach the n-type semiconductor layer is formed. Forming, and
Forming a gate insulating film on the surface of the p-type nitride semiconductor layer in a range separating at least the n-type region and the third n-type region;
2. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of forming a gate electrode on a surface of the gate insulating film. 前記ｐ型窒化物半導体層形成工程とゲート絶縁膜を形成する工程の間に、
少なくとも前記ｎ型領域と前記第三のｎ型領域を分離している範囲のｐ型窒化物半導体層の表面上にｎ型又はｉ型の窒化物半導体層を結晶成長させる工程が付加されていることを特徴とする請求項７に記載の半導体装置の製造方法。 Between the step of forming the p-type nitride semiconductor layer and the step of forming a gate insulating film,
A step of crystal-growing an n-type or i-type nitride semiconductor layer on the surface of the p-type nitride semiconductor layer at least in a range separating the n-type region and the third n-type region is added. The method of manufacturing a semiconductor device according to claim 7. 前記ｎ型領域の不純物濃度が前記ｎ型半導体層の不純物濃度よりも濃いことを特徴とする請求項１から８のいずれか一項に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 1, wherein an impurity concentration of the n-type region is higher than an impurity concentration of the n-type semiconductor layer.
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