JP2009272441A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】良好なオン特性と耐圧特性とを奏することが可能な半導体装置および半導体装置の製造方法を提供する。
【解決手段】シリコン基板１１上に形成されたキャリア走行層としてのＧａＮ層１３と、ＧａＮ層１３に形成されたキャリア供給層としてのＡｌＧａＮ層１４と、少なくともＡｌＧａＮ層１４の上層の一部に形成され、ＧａＮ層１３におけるキャリアと反対の導電性を有するｐ−ＡｌＧａＮ層１５と、少なくともｐ−ＡｌＧａＮ層１５上に形成された第２アノード電極ＡＮ２と、を備えることで、例えばオフ状態においてｐ−ＡｌＧａＮ層１５下に空乏層を広げることが可能となるため、ｐ−ＡｌＧａＮ層１５下に位置するヘテロ接合界面付近に２次元電子ガスが発生することを抑制して、リーク電流の低減を図ることが可能となる。
【選択図】 図２

Description

本発明は、半導体装置および半導体装置の製造方法に関し、例えばＩＩＩ族窒化物半導体を用いた高出力ダイオードおよびその製造方法に関する。

ＩＩＩ族窒化物半導体における特にＧａＮ（窒化ガリウム）系の半導体材料は、ＧａＡｓ（砒化ガリウム）系の半導体材料に比べてそのバンドギャップエネルギーが大きく且つ耐熱温度が高いという特徴を備えている。そのため近年では、デバイスの高温環境下での安定動作や動作の高速化などを目的として、これらの材料、特にＧａＮ／ＡｌＧａＮ（砒化ガリウムアルミニウム）系の半導体材料を用いた電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）やパワー用ダイオードなどの開発が進められている。

また、例えば以下に示す特許文献１には、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）構造のＧａＮ／ＡｌＧａＮ積層膜を利用することでオン抵抗が低減されたショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ：ＳＢＤ）が開示されている。

特開２００４−３１８９６号公報

しかしながら、上記従来技術によるＳＢＤでは、順方向バイアスに対しては良好なオン特性が得られるものの、逆方向バイアスが印加された場合、基本的にピンチオフ電圧までは逆方向リーク電流が増大してしまう。このため、逆方向バイアスに対して良好な耐圧特性を確保することが困難であるという問題が存在した。

そこで本発明は、上記の問題に鑑みてなされたものであり、良好なオン特性と耐圧特性の向上とを実現することが可能な半導体装置および半導体装置の製造方法を提供することを目的とする。

かかる目的を達成するために、本発明による半導体装置は、所定基板上に形成されたＩＩＩ族窒化物半導体よりなるキャリア走行層と、前記キャリア走行層上に形成されたＩＩＩ族窒化物半導体よりなるキャリア供給層と、少なくとも前記キャリア供給層の上層の一部に形成され、前記キャリア走行層におけるキャリアと反対の導電性を有する半導体層と、少なくとも前記半導体層上に形成された第１電極と、を備えたことを特徴としている。

上記した本発明による半導体装置は、前記半導体層が、前記キャリア供給層を貫通して前記キャリア走行層と接するように形成されていることを特徴としている。

上記した本発明による半導体装置は、少なくとも前記キャリア供給層の上層の一部に形成された第２電極を備え、前記第１電極が、少なくとも前記キャリア供給層の上層であって前記半導体層を挟んで前記第２電極が形成された側と反対側に位置する所定領域および前記半導体層上に形成されていることを特徴としている。

上記した本発明による半導体装置は、前記第１電極が、少なくとも前記所定領域に形成された第１アノード電極と、前記第１アノード電極上および前記半導体層上に形成され、前記キャリア走行層と接合させた場合に該キャリア走行層との間で形成される電位障壁の大きさが前記第１アノード電極と前記キャリア走行層との間に形成される電位障壁の大きさよりも大きい第２アノード電極と、を含み、前記第２電極が、前記キャリア供給層および／または前記キャリア走行層とオーミック接触することを特徴としている。

上記した本発明による半導体装置は、前記第１電極が、少なくとも前記キャリア供給層を貫通して前記キャリア走行層における２次元電子ガスの発生層にまで到達するように形成されていることを特徴としている。

上記した本発明による半導体装置は、前記第１電極と前記キャリア走行層とが、オーミック接触していることを特徴としている。

上記した本発明による半導体装置は、前記第２電極が、少なくとも前記キャリア供給層を貫通して前記キャリア走行層における２次元電子ガスの発生層にまで到達するように形成されており、前記第２電極と前記キャリア走行層とが、オーミック接触していることを特徴としている。本発明でのオーミック接触とは、前記第２電極と前記キャリア走行層との電圧―電流特性が直線状を示す通常のオーミック接触の他、完全なオーミック接触でなくとも、電圧―電流特性が整流性を示さず、オーミック接触に近い状態で、実用上擬似的にオーミック接触として取り扱うことができる接触状態も含むものとする。

上記した本発明による半導体装置は、前記第１アノード電極が、Ｔｉ、Ａｌ、Ｓｉ、Ｐｂ，Ｃｒ、Ｉｎ、Ｔａのうち少なくとも一つを含む金属膜、Ｔｉ、Ａｌ、Ｓｉ、Ｐｂ，Ｃｒ、Ｉｎ、Ｔａのうち少なくとも一つを含む合金よりなる金属膜、および、Ｔｉ、Ａｌ、Ｓｉ、Ｔａのうち少なくとも一つを含むシリサイド合金よりなる金属膜のうち、少なくとも１つを含み、前記第２アノード電極が、Ｎｉ、Ｐｔ、Ｐｄ、Ｗ、Ａｕ，Ａｇ、Ｃｕのうち少なくとも一つを含む金属膜、および、Ｎｉ、Ｐｔ、Ｐｄ、Ｗ、Ａｕ、Ａｇ、Ｃｕのうち少なくとも一つを含む合金よりなる金属膜のうち、少なくとも１つを含むことを特徴としている。

上記した本発明による半導体装置は、前記半導体層が、ｐ型の導電性を有するＡｌＧａＮ膜、ＢＡｌＧａＮ膜またはＩｎＢＡｌＮ膜を含んで形成され、前記キャリア供給層が、ＡｌＧａＮ膜、ＩｎＧａＮ膜またはＧａＮ膜を含んで形成されていることを特徴としている。

また、本発明による半導体装置の製造方法は、所定基板上にＩＩＩ族窒化物半導体よりなるキャリア走行層を形成するキャリア走行層形成工程と、前記キャリア走行層上にＩＩＩ族窒化物半導体よりなるキャリア供給層を形成するキャリア供給層形成工程と、前記キャリア走行層におけるキャリアと反対の導電性を有する半導体層を少なくとも前記キャリア供給層の上層の一部に形成する半導体層形成工程と、少なくとも前記半導体層上に電極を形成する電極形成工程と、を含むことを特徴としている。

本発明によれば、キャリア供給層とキャリア走行層とを含むＨＥＭＴ構造を有する半導体装置において、キャリア供給層となる半導体層上にキャリア走行層におけるキャリアと反対の導電性を有する半導体層を備えているため、オフ状態において半導体層下にキャリアが不足した空乏層を形成することが可能である。この構成により、例えばオフ状態や逆方向バイアスが印加された場合にヘテロ接合界面付近にまで空乏層が形成された構成を実現することが可能となり、ヘテロ接合界面付近のキャリア走行層に形成されるチャネルパスを遮断することが可能となる。結果、多数キャリアを用いることで良好なオン特性を奏することが可能な半導体装置において、オフ状態や逆方向バイアスが印加された場合におけるリーク電流を低減することが可能となり、耐圧特性を向上させることが可能となる。また、同様に、良好なオン特性がえられると共に耐圧特性が向上された半導体装置を製造することが可能となる。

以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。なお、以下の実施の形態により本発明が限定されるものではない。また、以下の説明において、各図は本発明の内容を理解でき得る程度に形状、大きさ、および位置関係を概略的に示してあるに過ぎず、従って、本発明は各図で例示された形状、大きさ、および位置関係のみに限定されるものではない。さらに、各図では、構成の明瞭化のため、断面におけるハッチングの一部が省略されている。さらにまた、後述において例示する数値は、本発明の好適な例に過ぎず、従って、本発明は例示された数値に限定されるものではない。

＜実施の形態１＞
以下、本発明の実施の形態１による半導体装置としてショットキーバリアダイオード（ＳＢＤ）１０を例に挙げて説明する。

（構成）
図１は、本実施の形態によるＳＢＤ１０の一部（第１アノード電極ＡＮ１および第２アノード電極ＡＮ２、カソード電極ＣＡ１、並びにｐ−ＡｌＧａＮ層１５）を上方から見た際のレイアウト例を示す上視図である。また、図２は、本実施の形態によるＳＢＤ１０の層構造を示す断面図である。なお、図２では、シリコン基板１１上面と垂直な面であって、チャネル長方向ＤＬ（図１参照）と平行な面（図１におけるＡ−Ａ’面）でＳＢＤ１０を切断した際の層構造を示す。

図１に示すように、ＳＢＤ１０は、２つのカソード電極ＣＡ１と、該２つのカソード電極ＣＡ１で挟まれた領域に設けられた複数のアノード電極（例えば第１アノード電極ＡＮ１および第２アノード電極ＡＮ２）よりなる複合アノード電極と、を１つの構成パターン１０Ｕに含み、この構成パターン１０Ｕがチャネル長方向ＤＬおよびチャネル幅方向ＤＷにそれぞれ１つ以上配列された構成を有する。

図２に示すように、ＳＢＤ１０の各構成パターン１０Ｕは、例えば所定基板としてのシリコン（１１１）基板１１上に形成されたＧａＮ層１３と、ＧａＮ層１３上に形成されたＡｌＧａＮ層１４と、ＡｌＧａＮ層１４上の一部に形成された２つのｐ−ＡｌＧａＮ層１５と、２つのｐ−ＡｌＧａＮ層１５を挟む２つの領域であってＡｌＧａＮ層１４上からシリコン基板１１にまで埋め込まれたカソード電極ＣＡ１と、２つのｐ−ＡｌＧａＮ層１５の間であってＡｌＧａＮ層１４上からＧａＮ層１３の上層部分にまで埋め込まれた第１アノード電極ＡＮ１と、第１アノード電極ＡＮ１およびｐ−ＡｌＧａＮ層１５を覆うように形成された第２アノード電極ＡＮ２と、を備えている。なお、シリコン基板１１とＧａＮ層１３との間には、バッファ層１２が形成されている。また、ｐ−ＡｌＧａＮ層１５とカソード電極ＣＡ１との間は、絶縁膜１６が形成されている。

上記において、基板には、シリコン基板１１の他に、例えばサファイア基板など、種々の基板を用いることができる。シリコン基板１１上のバッファ層１２は、上層に成長させるＧａＮ層１３とシリコン基板１１との特性差による相互作用を緩衝し、両者の接合強度を向上するための層である。このようなバッファ層１２は、シリコン基板１１上に膜厚が例えば５０ｎｍ程度のＡｌＮ（窒化アルミニウム）層を形成し、これの上に、例えば膜厚が５〜１００ｎｍ程度のＧａＮ層と例えば膜厚が１〜１０ｎｍ程度のＡｌＮ層とよりなる積層膜を例えば２０〜８０層程度重ねることで形成することができる。ただし、本発明ではこの構成に限定されず、バッファ層１２の上に形成する半導体層（本実施の形態ではＧａＮ層１３）の材料等によって種々変形されるものである。

バッファ層１２上のＧａＮ層１３は、動作時にチャネル層が形成される層であり、例えばアンドープのＧａＮ膜（以下、ｕｎ−ＧａＮ膜という）あるいはｎ型の不純物を含むＧａＮ膜（ｎ−ＧａＮ膜）などのＩＩＩ族窒化物半導体を用いて形成することができる。本実施の形態では、ｕｎ−ＧａＮ膜を用いてＧａＮ層１３を形成した場合を例に挙げる。また、その膜厚は例えば３０００ｎｍ程度とすることができる。ただし、本発明ではこれに限定されず、例えばＡｌＧａＮやＩｎＧａＮなど、種々のＩＩＩ族窒化物半導体を用いて形成することができる。なお、本実施の形態におけるＧａＮ層１３は、上層に形成されるＡｌＧａＮ層１４のバンドギャップエネルギーとの関係等から若干ｎ型の導電性を示す半導体層として振る舞う。

ＧａＮ層１３上のＡｌＧａＮ層１４は、上記したＧａＮ層１３とヘテロ接合することで、ＧａＮ層１３におけるヘテロ接合界面付近に２次元電子ガスを発生させるための層である。すなわち、ＡｌＧａＮ層１４は、ＧａＮ層１３に電子を供給する、いわゆるキャリア供給層として機能する層である。一方、上述したＧａＮ層１３は、発生した２次元電子ガスが走行する、いわゆるキャリア走行層として機能する層である。このように本実施の形態によるＳＢＤ１０は、ＧａＮ層１３とＡｌＧａＮ層１４とが積層されてなるＨＥＭＴ構造を備えており、ＧａＮ層１３に発生した２次元電子ガスをキャリアとして用いる構成を有している。言い換えれば、多数キャリアを電流の輸送に用いた構成を有している。このため、高速動作に優れ且つオン特性に優れるという特徴を備える。

以上のようなＡｌＧａＮ層１４は、キャリア走行層として用いたＧａＮ層１３よりもバンドギャップエネルギーの大きいＩＩＩ族窒化物半導体材料を用いて形成することができる。このような材料としては、例えばアンドープのＡｌＧａＮ（以下、ｕｎ−ＡｌＧａＮという）あるいはｎ型の不純物を含むＡｌＧａＮ（ｎ−ＡｌＧａＮ）などが存在する。本実施の形態では、ｕｎ−ＡｌＧａＮ層を用いてＡｌＧａＮ層１４を形成した場合を例に挙げる。また、その膜厚は、例えば２０ｎｍ程度とすることができる。ただし、本発明ではこれに限定されず、例えばＢＡｌＧａＮやＩｎＢＡｌＮなど、キャリア走行層（本実施の形態ではＧａＮ層１３）とヘテロ接合し、且つ、これよりもバンドギャップエネルギーの大きな種々のＩＩＩ族窒化物半導体材料を用いることができる。なお、本実施の形態において、ｕｎ−ＡｌＧａＮを用いて形成したＡｌＧａＮ層１４は、後述するｐ−ＡｌＧａＮ層１５のバンドギャップエネルギーとの関係等から若干ｎ型の導電性を示す半導体層として振る舞う。

ＡｌＧａＮ層１４の上層の一部には、ｐ−ＡｌＧａＮ層１５が形成されている。本実施の形態では、後述のアノード電極（ＡＮ１およびＡＮ２）を挟む２つの領域に、ｐ−ＡｌＧａＮ層１５が形成されている。ｐ−ＡｌＧａＮ層１５は、ｎ型の半導体層として振る舞うＡｌＧａＮ層１４と反対の導電性であるｐ型の導電性を有することで、ＡｌＧａＮ層１４との間にＰＮ接合を形成し、これにより、ＡｌＧａＮ層１４側へ広がる空乏層を形成するための半導体層である。本実施の形態では、例えばｐ型の不純物としてマグネシウム（Ｍｇ）がドーピングされたＡｌＧａＮを用いてｐ−ＡｌＧａＮ層１５を形成する。また、その膜厚は例えば２０ｎｍ程度とすることができる。ただし、本発明はこれに限定されず、例えばｐ型の導電性を有するＢＡｌＧａＮまたはＩｎＢＡｌＮなど、下層のＩＩＩ族窒化物半導体層（本実施の形態ではＡｌＧａＮ層１４）に空乏層を形成することが可能な、例えばＰＮ接合する材料であれば如何なるものを用いてもよい。

少なくともＡｌＧａＮ層１４の上層の一部であってｐ−ＡｌＧａＮ層１５を挟んでカソード電極ＣＡ１が形成された領域と反対側に位置する領域（例えば所定領域）ａｒ１には、第１アノード電極ＡＮ１が形成されている。本実施の形態では、２つのｐ−ＡｌＧａＮ層１５の間に位置する領域ａｒ１からＡｌＧａＮ層１４を貫通し、ＧａＮ層１３における２次元電子ガスの発生層ｇｌ１まで到達するように、第１アノード電極ＡＮ１が形成されている。この第１アノード電極ＡＮ１は、チャネル層が形成されるＧａＮ層１３との間で比較的バリアハイトが小さなショットキー障壁を形成するか、もしくはＧａＮ層１３とオーミック接合する材料を用いて形成された電極である。本実施の形態では、チタニウム（Ｔｉ）を用いた場合を例に挙げる。ただし、本発明ではこれに限定されず、例えばチタニウム（Ｔｉ）、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、鉛（Ｐｂ）、クロム（Ｃｒ）インジウム（Ｉｎ）、タンタル（Ｔａ）のうち少なくとも一つを含む金属膜、Ｔｉ、Ａｌ、Ｓｉ、Ｐｂ、Ｃｒ、Ｉｎ、Ｔａのうち少なくとも一つを含む合金よりなる金属膜、および、Ｔｉ、Ａｌ、Ｓｉ、Ｔａのうち少なくとも一つを含むシリサイド合金よりなる金属膜のうち、少なくとも１つを含む金属膜など、上記条件を満たす金属材料であれば如何なるものを用いてもよい。

少なくともＡｌＧａＮ層１４の上層であってｐ−ＡｌＧａＮ層１５を挟んで後述するカソード電極ＣＡ１が形成される側と反対側に位置する領域上およびｐ−ＡｌＧａＮ層１５上には、第２アノード電極ＡＮ２が形成されている。本実施の形態では、ｐ−ＡｌＧａＮ層１５上および第１アノード電極ＡＮ１上を覆うように第２アノード電極ＡＮ２が形成されている。この第２アノード電極ＡＮ２は、ｐ−ＡｌＧａＮ層１５との間で比較的バリアハイトが大きなショットキー障壁を形成する材料を用いて形成された電極（第１電極）である。本実施の形態では、ＧａＮ層１３と接触させた場合に形成されるショットキー障壁のバリアハイト（電位障壁の大きさ）が、第１アノード電極ＡＮ１とＧａＮ層１３との間に形成される電位障壁の大きさよりも高くなる金属材料を用いて、第２アノード電極ＡＮ２を形成する。そこで、本実施の形態では、ニッケル（Ｎｉ）を用いた場合を例に挙げる。ただし、本発明はこれに限定されず、例えばニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）のうち少なくとも一つを含む金属膜、および、Ｎｉ、Ｐｔ、Ｐｄ、Ｗ、Ａｕ、Ａｇ、Ｃｕのうち少なくとも一つを含む合金よりなる金属膜のうち、少なくとも１つを含む金属膜など、上記条件を満たす金属材料であれば如何なるものを用いても良い。尚、第２アノード電極を上下２段で構成するような場合に、上部の第２アノード電極にＡｌまたはＡｌを含む合金を用いても良い。

なお、本実施の形態では、上記のような第１アノード電極ＡＮ１および第２アノード電極ＡＮ２よりなる複合アノード電極を用いるが、本発明はこれに限定されず、少なくともｐ−ＡｌＧａＮ層１５上に、下層の半導体層（本実施の形態ではｐ−ＡｌＧａＮ層１５）とショットキー接合するアノード電極（第１電極）が形成されていればよい。

少なくともＡｌＧａＮ層１４の上層の一部には、カソード電極ＣＡ１（第２電極）が形成される。本実施の形態では、上記した第１アノード電極ＡＮ１および第２アノード電極ＡＮ２をチャネル長方向ＤＬ（図１参照）において挟む２つの領域に、カソード電極ＣＡ１が形成されている。また、このカソード電極ＣＡ１は、例えばＡｌＧａＮ層１４を貫通してＧａＮ層１３における２次元電子ガスの発生層ｇｌ１にまで到達するように形成される。本実施の形態では、ＡｌＧａＮ層１４およびバッファ層１２を貫通してシリコン基板１１まで到達するようにカソード電極ＣＡ１が形成されている。このカソード電極ＣＡ１は、ＧａＮ層１３とオーミック接合する層である。本実施の形態では、例えばＴｉとＡｌとＳｉとの合金膜で形成された主電極部分と、これの表面に形成された例えばタングステンシリサイド膜よりなる副電極部分とを含む多層構造の金属膜を用いてカソード電極ＣＡ１を形成する。ただし、本発明ではこれに限定されず、ＧａＮ層１３とオーミック接合することが可能であれば種々の金属材料を用いることができる。

（特性）
次に、以上の構成を有する本実施の形態によるＳＢＤ１０の特性について、図面を用いて詳細に説明する。図３（ａ）は、本実施の形態によるＳＢＤ１０の断面構造を模式化した図であり、オフ状態時のＳＢＤ１０の特性の説明を補助するための図である。図３（ｂ）は、本実施の形態によるＳＢＤ１０の断面構造を模式化した図であり、オン状態時のＳＢＤ１０の特性の説明を補助するための図である。また、図４（ａ）は図３（ａ）に示す深さ方向のラインＤ_２におけるバンド構造を説明するための模式図であり、図４（ｂ）は図３（ａ）に示す深さ方向のラインＤ_１におけるバンド構造を説明するための模式図であり、図４（ｃ）は図３（ｂ）における深さ方向のラインＤ_１におけるバンド構造を説明するための模式図である。さらに、図５は本実施の形態によるＳＢＤ１０に対する比較例として例示するＳＢＤ１００の構成を示す断面図であり、図６は本実施の形態によるＳＢＤ１０の電流特性Ｌ_１と比較例によるＳＢＤ１００の電流特性Ｌ_０とを示す図である。

まず、本実施の形態によるＳＢＤ１０は、上述したようにＧａＮ層１３とＡｌＧａＮ層１４とが積層されてなるＨＥＭＴ構造を有している。したがって、ｐ−ＡｌＧａＮ層１５が形成されていない領域下における深さ方向のバンド構造（例えば図３（ａ）におけるラインＤ_２に沿ったバンド構造）は、図４（ａ）に示すように、ヘテロ接合界面付近におけるＧａＮ層１３の伝導帯下限エネルギー準位が第２アノード電極ＡＮ２のフェルミ準位よりも低くなる。この結果、図３（ａ）および図４（ａ）に示すように、ヘテロ接合界面付近のＧａＮ層１３に２次元電子ガス２ＤＥＧが発生する。ただし、ｐ−ＡｌＧａＮ層１５が形成された領域下では、後述する理由により、オフ状態における２次元電子ガス２ＤＥＧの発生が抑制される。

ｐ−ＡｌＧａＮ層１５が形成された領域下では、ｎ型の半導体として振る舞うＡｌＧａＮ層１４とｐ型の半導体であるｐ−ＡｌＧａＮ層１５とが形成するＰＮ接合により、ｐ−ＡｌＧａＮ層１５からＡｌＧａＮ層１４側へ、キャリアとしての電子が不足した空乏層が広がる。さらに、本実施の形態では、第２アノード電極ＡＮ２の材料としてｐ−ＡｌＧａＮ層１５との間に比較的大きなバリアハイトのショットキー障壁を形成する金属材料を用いているため、ｐ−ＡｌＧａＮ層１５下の空乏層がさらに拡張された構成を有している。

そこで、例えば図４（ｂ）に示すように、オフ状態におけるヘテロ接合界面付近のＧａＮ層１３の伝導帯下限エネルギー準位が第２アノード電極ＡＮ２のフェルミ準位Ｅ_Ｆよりも高くなる構成とすることで、図３（ａ）に示すように、ｐ−ＡｌＧａＮ層１５下に広がる空乏層ＤＥＰ１をＧａＮ層１３における２次元電子ガス２ＤＥＧの発生層まで拡張することが可能となる。この結果、オフ状態では、ｐ−ＡｌＧａＮ層１５下のＧａＮ層１３に２次元電子ガス２ＤＥＧが発生せず、カソード電極ＣＡ１から第１アノード電極ＡＮ１にかけてのチャネルパスが遮断される。この構成により、オフ状態におけるＳＢＤ１０のリーク電流が低減され、耐圧特性の向上が達成される。また、カソード電極ＣＡ１およびアノード電極（ＡＮ１およびＡＮ２）間に逆方向バイアスが印加された場合には、ｐ−ＡｌＧａＮ層１５下の空乏層ＤＥＰ１がＧａＮ層１３内部へさらに拡張するため、良好な耐圧特性を実現することが可能である。本実施の形態によるＳＢＤ１０では、図６におけるＳＢＤ１０のリーク電流Ｉ_Ｌ１で示すように、図５に示すｐ−ＡｌＧａＮ層１５を有しないＳＢＤ１００のリーク電流Ｉ_Ｌ０と比較して、１０００分の１程度若しくはそれ以上のリーク電流の低減が可能である。なお、図５に示すＳＢＤ１００は、説明の都合上、キャリア走行層をＧａＮ層１０３とし、キャリア供給層をＡｌＧａＮ層１０４とし、カソード電極ＣＡ１００をＴｉ膜とし、アノード電極ＡＮ１００をＮｉ膜とした。

また、動作時、すなわちカソード電極ＣＡ１およびアノード電極（ＡＮ１およびＡＮ２）間に順方向バイアスが印加された、いわゆるオン状態においては、図３（ｂ）に示すように、ｐ−ＡｌＧａＮ層１５下の空乏層ＤＥＰ１の広がりが収縮または消滅するため、図４（ｃ）に示すように、ヘテロ接合界面付近であるＧａＮ層１３上層に２次元電子ガス２ＤＥＧが発生し、これにより、カソード電極ＣＡ１から第１アノード電極ＡＮ１にかけてのチャネルパスが形成される。本実施の形態では、上述したように、第１アノード電極ＡＮ１がＧａＮ層１３に対して比較的小さいバリアハイトのショットキー障壁を形成するか若しくはオーミック接合する金属材料を用いて形成されているため、オン状態の際にキャリアとして機能する２次元電子ガス２ＤＥＧを直接的に第１アノード電極ＡＮ１に導通させることが可能である。この構成により、順方向バイアスの電位差が増加する、いわゆる立ち上がり動作の初期段階では、第１アノード電極ＡＮ１が主なアノード電極として機能して良好な立ち上がり特性が実現される。また、その後の動作においても、オン状態における順方向電流に多数キャリアを用いているため、実質的なオン抵抗が低減されている。したがって、本実施の形態によるＳＢＤ１０は、高速動作に優れ且つオン特性に優れている。

（製造方法）
次に、本発明の実施の形態１によるＳＢＤ１０の製造方法を、図面を用いて詳細に説明する。図７（ａ）から図９（ｂ）は、本実施の形態によるＳＢＤ１０の製造方法を示すプロセス図である。

本製造方法では、まず、図７（ａ）に示すように、シリコン基板１１上に、バッファ層１２を形成し、その上にアンドープのＧａＮ層１３とアンドープのＡｌＧａＮ層１４とｐ型の不純物を含むｐ−ＡｌＧａＮ層１５Ａとを順次形成する。

具体的には、まず、例えばＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置のチャンバ内にシリコン基板１１を導入し、この状態でターボポンプ等を用いて真空引きすることで、チャンバ内圧力を１×１０^−６ｈＰａ程度以下にする。続いて、アンモニアを導入してチャンバ内圧力を１００ｈＰａ程度とし、基板温度を１０００℃程度とした後、基板温度が安定したところで、シリコン基板１１を９００ｒｐｍ程度で回転させつつ、原料となるトリメチルアルミニウム（ＴＭＡ）とアンモニアとをシリコン基板１１上面に導入する。この際、ＴＭＡは例えば１０ｃｍ^３／分の流量で、また、アンモニアは例えば１２リットル／分の流量で、それぞれ導入される。また、成長時間は例えば４分とすることができる。これにより、シリコン基板１１上面に膜厚が例えば５０ｎｍ程度の窒化アルミニウム（ＡｌＮ）膜が成長する。続いて、同様のＭＯＣＶＤ装置を用いることで、膜厚が例えば２０ｎｍ程度のＧａＮ層を形成し、その上にさらに、膜厚が例えば５ｎｍ程度のＡｌＮ層を形成することで、ＧａＮ層とＡｌＮ層とよりなる積層膜（以下、ＡｌＮ／ＧａＮ積層膜という）を上記で形成したＡｌＮ層上に形成する。ＡｌＮ／ＧａＮ積層膜を６０層程度重ねることで、合計の膜厚が例えば１５５０ｎｍ程度のバッファ層１２を形成する。

次に、同一チャンバ内においてアンモニアを例えば１２リットル／分の流量で導入しつつ、基板温度を１０５０℃に上昇させた後、基板温度が安定したところで、原料となるトリメチルガリウム（ＴＭＧ）を例えば３００ｃｍ^３／分の流量で導入する。この際の成長時間は例えば２０００秒とすることができる。これにより、バッファ層１２上に膜厚が例えば３０００ｎｍ程度のアンドープのＧａＮ層１３が成長する（キャリア走行層形成工程）。

次に、同一チャンバ内において原料となるＴＭＡとＴＭＧとアンモニアとを導入する。この際、ＴＭＡは例えば５０ｃｍ^３／分の流量で、ＴＭＧは例えば１００ｃｍ^３／分の流量で、アンモニアは例えば１２リットル／分の流量で、それぞれ導入される。また、成長時間は例えば４０秒とすることができる。これにより、ＧａＮ層１３上に膜厚が例えば２０ｎｍ程度のアンドープのＡｌ_０．２５Ｇａ_０．７５Ｎ層１４が成長する（キャリア供給層形成工程）。なお、この工程におけるアンモニアの流量を増やすことで、ＡｌＧａＮ層１４における窒素原子（Ｎ）の欠落による格子空孔（Ｎ空孔）を低減させることも可能である。

次に、同一チャンバ内において上述したＴＭＡとＴＭＧとアンモニアとの他にビスシクロペンタジエニルマグネシウム（Ｂｉｓ（ｃｙｃｌｏｐｅｎｔａｄｉｅｎｙｌ）ｍａｇｎｅｓｉｕｍ：ＣＰ２Ｍｇ）を導入する。なお、ＴＭＡとＴＭＧとアンモニアとの流量および成長時間は、上記のＡｌＧａＮ層１４形成における流量および成長時間と同じである。また、ＣＰ２Ｍｇの流量は、例えばｐ−ＡｌＧａＮ層１５ＡにおけるＭｇ濃度が例えば２．０×１０^１９／ｃｍ^３程度となる流量に設定される。その後、活性化熱処理をすることで、ホールの濃度としては、ほぼ１．０×１０^１８／ｃｍ^３になる。これにより、ＡｌＧａＮ層１４上に、膜厚が例えば２０ｎｍ程度であり、ｐ型のドーパントとしてマグネシウム（Ｍｇ）を含むｐ−ＡｌＧａＮ層１５Ａが成長する（半導体層形成工程（１））。

以上のように、ＧａＮ層１３とＡｌＧａＮ層１４とｐ−ＡｌＧａＮ層１５Ａとよりなる積層膜を形成すると、次に、例えばフォトリソグラフィ技術およびエッチング技術を用いることで、シリコン基板１１上面に素子分離のためのトレンチを形成する。具体的には、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて膜厚が例えば１０００ｎｍ程度のシリコン酸化膜をｐ−ＡｌＧａＮ層１５Ａ上に形成し、これの上面にフォトリソグラフィ技術を用いて素子分離パターンが転写されたフォトレジストを形成する。続いて、当該フォトレジストをマスクとして用いつつシリコン酸化膜をエッチングすることで、シリコン酸化膜に素子分離パターンを転写する。続いて、フォトレジストを除去した後、素子分離パターンが転写されたシリコン酸化膜をマスクとして用いつつ、例えば塩素ガスなどを用いてシリコン基板１１をドライエッチングする。これにより、シリコン基板１１上層に素子分離のためのトレンチが形成される。なお、本発明では上記方法に限定されず、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法やＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）法など、種々の素子分離技術を用いることが可能である。

次に、上記の素子分離に用いたシリコン酸化膜を除去した後、例えばフォトリソグラフィ技術およびエッチング技術を用いることで、図７（ｂ）に示すように、ＡｌＧａＮ層１４上のｐ−ＡｌＧａＮ層１５をパターニングする（半導体層形成工程（２））。具体的には、上記と同様に、例えばＣＶＤ法を用いて膜厚が例えば３００ｎｍ程度のシリコン酸化膜をｐ−ＡｌＧａＮ層１５Ａ上に形成し、これに例えばフォトリソグラフィ技術を用いてｐ−ＡｌＧａＮ層１５の配置パターンを転写することで、シリコン酸化膜よりなるマスク酸化膜Ｍ１を形成する。続いて、マスク酸化膜Ｍ１をマスクとして用いつつ、例えば塩素系ガスを用いたドライエッチングによりｐ−ＡｌＧａＮ層１５Ａを整形することで、ＡｌＧａＮ層１４上の所定の領域にｐ−ＡｌＧａＮ層１５を形成する。この際、オーバエッチング気味に処理することで、不要な領域におけるｐ−ＡｌＧａＮ層１５Ａを完全に除去することが好ましい。

次に、マスク酸化膜Ｍ１を除去した後、例えばフォトリソグラフィ技術およびエッチング技術を用いることで、図７（ｃ）に示すように、カソード電極ＣＡ１を形成する領域に、シリコン基板１１まで到達するトレンチｔ１を形成する。具体的には、上記と同様に、例えばＣＶＤ法を用いて膜厚が例えば１０００ｎｍ程度のシリコン酸化膜をＡｌＧａＮ層１４上にｐ−ＡｌＧａＮ層１５を覆うように形成し、これに例えばフォトリソグラフィ技術を用いてカソード電極ＣＡ１の配置パターンを転写することで、シリコン酸化膜よりなるマスク酸化膜Ｍ２を形成する。続いて、マスク酸化膜Ｍ２をマスクとして用いつつ、例えば塩素系ガスなどを用いたドライエッチングによりＡｌＧａＮ層１４とＧａＮ層１３とバッファ層１２とを順次エッチングすることで、底部がシリコン基板１１まで到達するトレンチｔ１を形成する。なお、各層のエッチングでは、使用するガスや流量比などが適宜選択される。

次に、マスク酸化膜Ｍ２を除去した後、例えばリフトオフ法を用いることで、図８（ａ）に示すように、トレンチｔ１内部にシリコン基板１１まで埋め込まれたカソード電極ＣＡ１を形成する。具体的には、例えばフォトリソグラフィ技術を用いてトレンチｔ１以外を覆うフォトレジストＲ１を形成し、続いて、例えばスパッタリング法を用いることで、Ｔｉを形成し、その後ＡｌとＳｉとよりなる合金膜をフォトレジストＲ１上およびトレンチｔ１内部に形成し、続いて、例えばスパッタリング法を用いることで、合金膜上にＷ膜を形成する。これにより、トレンチｔ１内部にシリコン基板１１まで到達するカソード電極ＣＡ１が形成される。その後、例えばアセトンなどの剥離液を用いてフォトレジストＲ１を除去することで、フォトレジストＲ１上の合金膜およびＷ膜よりなる金属膜１００１を除去する。なお、トレンチｔ１内部に形成されたカソード電極ＣＡ１は熱処理されることでＧａＮ層１３とオーミック接触するように形成される。

次に、例えばフォトリソグラフィ技術およびエッチング技術を用いることで、図８（ｂ）に示すように、２つのｐ−ＡｌＧａＮ層１５で挟まれた領域、すなわち第１アノード電極ＡＮ１を形成する領域に、ＧａＮ層１３における２次元電子ガスの発生層まで到達するようなトレンチｔ２を形成する。具体的には、上記と同様に、例えばＣＶＤ法を用いて膜厚が例えば３００ｎｍ程度のシリコン酸化膜をＡｌＧａＮ層１４上にｐ−ＡｌＧａＮ層１５およびカソード電極ＣＡ１を覆うように形成し、これに例えばフォトリソグラフィ技術を用いて第１アノード電極ＡＮ１の配置パターンを転写することで、シリコン酸化膜よりなるマスク酸化膜Ｍ３を形成する。続いて、マスク酸化膜Ｍ３をマスクとして用いつつ、例えば塩素系ガスを用いたドライエッチングによりＡｌＧａＮ層１４とＧａＮ層１３の上層部分を順次エッチングすることで、底部がＧａＮ層１３における２次元電子ガスの発生層に到達するようなトレンチｔ２を形成する。

次に、マスク酸化膜Ｍ３を除去した後、例えばリフトオフ法を用いることで、図９（ａ）に示すように、トレンチｔ２内部にＧａＮ層１３の上層まで埋め込まれた第１アノード電極ＡＮ１を形成する。具体的には、例えばフォトリソグラフィ技術を用いてトレンチｔ２以外を覆うフォトレジストＲ２を形成し、続いて、例えばスパッタリング法を用いることで、例えばＴｉを含む比較的小さな電位障壁（オーミック接合を含む）を形成することが可能な金属膜をフォトレジストＲ２上およびトレンチｔ２内部に形成する。これにより、トレンチｔ２内部にＧａＮ層１３における２次元電子ガスの発生層ｇｌ１（図２参照）まで到達する第１アノード電極ＡＮ１が形成される。その後、例えばアセトンなどの剥離液を用いてフォトレジストＲ２を除去することで、フォトレジストＲ２上の金属膜１００２を除去する。

次に、例えばリフトオフ法を用いることで、図９（ｂ）に示すように、第１アノード電極ＡＮ１およびｐ−ＡｌＧａＮ層１５を覆う第２アノード電極ＡＮ２を形成する（電極形成工程）。具体的には、上記と同様に、例えばフォトリソグラフィ技術を用いて２つのｐ−ＡｌＧａＮ層１５およびこれに挟まれた領域に開口ａｐ１を有するフォトレジストＲ３を形成し、続いて、例えばスパッタリング法を用いることで、例えばＮｉを含む比較的大きなバリアハイトを形成することが可能な金属膜をフォトレジストＲ３上および開口ａｐ１内部に形成する。これにより、ｐ−ＡｌＧａＮ層１５および第１アノード電極ＡＮ１を覆う第２アノード電極ＡＮ２が形成される。その後、例えばアセトンなどの剥離液を用いてフォトレジストＲ３を除去することで、フォトレジストＲ３上の金属膜１００３を除去する。

その後、ｐ−ＡｌＧａＮ層１５とカソード電極ＣＡ１との間におけるＡｌＧａＮ層１４上に例えばＣＶＤ法を用いてシリコン酸化膜などの絶縁膜１６を形成する。これにより、図２に示す断面構造を有するＳＢＤ１０が製造される。

なお、上記した本実施の形態では、ＳＢＤ１０におけるキャリア供給層にＡｌＧａＮ層１４を用い、このキャリア供給層上に形成する半導体層にｐ−ＡｌＧａＮ層１５を用いたが、このＡｌＧａＮ層１４およびｐ−ＡｌＧａＮ層１５に代えて、例えばＢＡｌＧａＮ層およびｐ型の不純物がドーピングされたＢＡｌＧａＮ層（以下、ｐ−ＢＡｌＧａＮ層という）を用いる場合、それぞれの層の形成は、以下のようになる。

すなわち、ＡｌＧａＮ層１４に代えてＢＡｌＧａＮ層を形成する場合、下層のＧａＮ層１３を形成した後、同一チャンバ内において原料となるＴＥＢ（Ｔｒｉ−Ｅｔｈｙｌ−Ｂｏｒｏｎ）とＴＭＡとＴＭＧとアンモニアとを導入する。この際、ＴＭＡは例えば５０ｃｍ^３／分の流量で、ＴＭＧは例えば１００ｃｍ^３／分の流量で、ＴＥＢは例えば３０ｃｍ^３／分の流量で、アンモニアは例えば１２リットル／分の流量で、それぞれ導入される。また、成長時間は例えば４０秒とすることができる。これにより、ＧａＮ層１３上に膜厚が例えば２０ｎｍ程度のアンドープのＢ_０．１Ａｌ_０．１５Ｇａ_０．７５Ｎ層が成長する（キャリア供給層形成工程）。なお、この工程におけるアンモニアの流量を増やすことで、ＢＡｌＧａＮ層における窒素原子の欠落による格子空孔（Ｎ空孔）を低減させることも可能である。

また、上記のＢＡｌＧａＮ層上に、ｐ−ＡｌＧａＮ層１５Ａに替わるｐ−ＢＡｌＧａＮ層を形成する場合、同一チャンバ内において原料となるＴＭＡとＴＭＧとＴＥＢとアンモニアとの他にＣＰ２Ｍｇを導入する。なお、ＴＭＡとＴＭＧとＴＥＧとアンモニアとの流量および成長時間は、上記のＢＡｌＧａＮ層形成における流量および成長時間と同じである。また、ＣＰ２Ｍｇの流量は、例えばｐ−ＢＡｌＧａＮ層におけるＭｇ濃度が例えば２．０×１０^１９／ｃｍ^３程度となる流量に設定される。これにより、ＢＡｌＧａＮ層上に、膜厚が例えば２０ｎｍ程度であり、ｐ型のドーパントとしてマグネシウム（Ｍｇ）を含むｐ−ＢＡｌＧａＮ層が成長する（半導体層形成工程（１））。

（変形例１）
また、図１０に、本実施の形態によるＳＢＤ１０の変形例１であるＳＢＤ１０−１を示す。図１０に示すように、本変形例によるＳＢＤ１０−１は、ＳＢＤ１０における第１アノード電極ＡＮ１が第１アノード電極ＡＮ１−１に置き換えられ、同じくＳＢＤ１０におけるカソード電極ＣＡ１がカソード電極ＣＡ１−１に置き換えられた構成を有する。なお、その他の構成は、上記したＳＢＤ１０と同様であるため、同一の符号を付し、その詳細な説明を省略する。

本変形例において、第１アノード電極ＡＮ１−１は、２つのｐ−ＡｌＧａＮ層１５で挟まれた領域に位置するＡｌＧａＮ層１４上面を覆うように形成されている。このような構成であっても、オフ状態時には、ｐ−ＡｌＧａＮ層１５下に広がる空乏層によってＧａＮ層１３上層における２次元電子ガスの発生が抑制されるため、リーク電流を低減することが可能である。

一方、動作時には、ｐ−ＡｌＧａＮ層１５下の空乏層が収縮または消滅し、ＧａＮ層１３上層にカソード電極ＣＡ１−１から第１アノード電極ＡＮ１−１にかけてのチャネルパスが形成されるため、高速動作に優れ且つオン特性に優れたＳＢＤ１０−１を実現することが可能である。

なお、本変形例において、カソード電極ＣＡ１−１はキャリア供給層であるＡｌＧａＮ層１４上に形成されているが、本発明はこれに限定されず、例えばシリコン基板１１にまで到達するように各層を貫通する構成や、キャリア走行層であるＧａＮ層１３における少なくとも２次元電子ガスの発生層ｇｌ１にまで到達するようにＡｌＧａＮ層１４を貫通する構成など、種々変形することが可能である。

（変形例２）
また、図１１に、本実施の形態によるＳＢＤ１０の変形例２であるＳＢＤ１０−２を示す。図１１に示すように、本変形例によるＳＢＤ１０−２は、ＳＢＤ１０における第１アノード電極ＡＮ１が第１アノード電極ＡＮ１−２に置き換えられ、同じくＳＢＤ１０におけるカソード電極ＣＡ１がカソード電極ＣＡ１−２に置き換えられ、さらに、シリコン基板１１の裏面に裏面電極１９−２が形成された構成を有する。なお、その他の構成は、上記したＳＢＤ１０と同様であるため、同一の符号を付し、その詳細な説明を省略する。

本変形例において、第１アノード電極ＡＮ１−２は、ＡｌＧａＮ層１４、ＧａＮ層１３、バッファ層１２およびシリコン基板１１を貫通し、シリコン基板１１裏面に形成された裏面電極１９−２と電気的に接続されている。

このような構成であっても、上記した本発明の実施の形態１と同様に、オフ状態時におけるリーク電流の低減と、オン状態時における高速動作およびオン特性の向上とが可能である。

なお、本変形例において、カソード電極ＣＡ１−２はキャリア走行層であるＧａＮ層１３における２次元電子ガスの発生層ｇｌ１にまで到達するように形成されているが、本発明はこれに限定されず、例えばシリコン基板１１にまで到達するように各層を貫通する構成や、ＡｌＧａＮ層１４上に形成された構成など、種々変形することが可能である。

＜実施の形態２＞
次に、本発明の実施の形態２による半導体装置としてＳＢＤ２０を例に挙げて説明する。なお、以下の説明において、本発明の実施の形態１によるＳＢＤ１０と同様の構成については同一の符号を付し、その詳細な説明を省略する。

（構成）
図１２は、本実施の形態によるＳＢＤ２０の層構造を示す断面図である。なお、図１２では、図２と同様に、シリコン基板１１上面と垂直な面であって、チャネル長方向と平行な面でＳＢＤ２０を切断した際の層構造を示す。

図１２と図２とを比較すると明らかなように、ＳＢＤ２０は、本発明の実施の形態１によるＳＢＤ１０と同様の構成において、ｐ−ＡｌＧａＮ層１５がＡｌＧａＮ層１４を貫通してＧａＮ層１３と接するｐ−ＡｌＧａＮ層２５に置き換えられると共に、第１アノード電極ＡＮ１が省略された構成を有する。なお、他の構成は、ＳＢＤ１０と同様であるため、同一の符号を付し、その詳細な説明を省略する。

上記構成を有することで、本実施の形態によるＳＢＤ２０では、ｎ型の半導体層として振る舞うＧａＮ層１３とｐ型の半導体層であるｐ−ＡｌＧａＮ層２５がＰＮ接合を形成するため、ＧａＮ層１３上層部分におけるｐ−ＡｌＧａＮ層２５下に位置する領域には、キャリアとしての電子が不足した空乏層が形成される。この空乏層は、本発明の実施の形態１によるＳＢＤ１０と同様に、ヘテロ接合界面付近に位置するＧａＮ層１３の上層部分にも存在するため、カソード電極ＣＡ１からＧａＮ層１３上層および２つのｐ−ＡｌＧａＮ層２５に挟まれた領域に位置するＡｌＧａＮ層１４側面を経由して第２アノード電極ＡＮ２まで形成されるチャネルパスが遮断される。この構成により、オフ状態におけるＳＢＤ２０のリーク電流が低減され、耐圧特性の向上が達成される。また、カソード電極ＣＡ１および第２アノード電極ＡＮ２間に逆方向バイアスが印加された場合にも、ｐ−ＡｌＧａＮ層２５下の空乏層がＧａＮ層１３内部へさらに広がるため、良好な耐圧特性を実現することが可能である。

また、動作時においては、ＧａＮ層１３とｐ−ＡｌＧａＮ層２５とが形成するヘテロ接合界面付近に発生する２次元電子ガスをキャリアとして用いることが可能であるため、実質的なオン抵抗が低減され、オン特性が向上されたＳＢＤ２０を実現することが可能である。

なお、本実施の形態において、第２アノード電極ＡＮ２の下面は、２つのｐ−ＡｌＧａＮ層２５で挟まれた領域に位置するＡｌＧａＮ層１４の上面と接触しており、このＡｌＧａＮ層１４とがショットキー接合している。

（製造方法）
次に、本発明の実施の形態２によるＳＢＤ２０の製造方法を、図面を用いて詳細に説明する。図１３（ａ）および図１３（ｂ）は、本実施の形態によるＳＢＤ２０の製造方法を示すプロセス図である。なお、以下の説明において、本発明の実施の形態１と同様の工程については、それを引用することで説明の簡略化を図る。

本製造方法では、まず、本発明の実施の形態１において図７（ａ）を用いて説明した工程と同様の構成を用いることで、シリコン基板１１上に、バッファ層１２とＧａＮ層１３とＡｌＧａＮ層１４とを形成する。続いて、本発明の実施の形態１と同様な方法を用いることで、シリコン基板１１上層に素子分離のためのトレンチを形成する。

次に、例えばフォトリソグラフィ技術およびエッチング技術を用いることで、図１３（ａ）に示すように、ＡｌＧａＮ層１４にｐ−ＡｌＧａＮ層２５を形成するためのトレンチを形成する。具体的には、例えばＣＶＤ法を用いて膜厚が例えば３００ｎｍ程度のシリコン酸化膜をＡｌＧａＮ層１４上に形成し、これに例えばフォトリソグラフィ技術を用いてｐ−ＡｌＧａＮ層２５の配置パターンを転写することで、シリコン酸化膜よりなるマスク酸化膜Ｍ２１を形成する。続いて、マスク酸化膜Ｍ２１をマスクとして用いつつ、例えば塩素系ガスを用いたドライエッチングによりＡｌＧａＮ層１４を整形することで、ＡｌＧａＮ層１４におけるｐ−ＡｌＧａＮ層２５を形成する領域にトレンチｔ２１を形成する。この際、オーバエッチング気味に処理することで、トレンチｔ２１下部のＡｌＧａＮ層１４を完全に除去することが好ましい。

次に、例えばＭＯＣＶＤ法を用いることで、図１３（ｂ）に示すように、トレンチｔ２１内にＧａＮ層１３まで埋め込まれたｐ−ＡｌＧａＮ層２５を形成する。なお、ｐ−ＡｌＧａＮ層２５の成長方法は、本発明の実施の形態１による製造方法において図７（ａ）を用いて説明したｐ−ＡｌＧａＮ層１５Ａの形成方法と同様であるため、ここでは詳細な説明を省略する。

次に、例えばフッ酸系水溶液を用いたウェットエッチングによりマスク酸化膜Ｍ２１を除去することで、マスク酸化膜Ｍ２１上に形成されたｐ−ＡｌＧａＮ層２００１をリフトオフにより除去する。その後、本発明の実施の形態１における製造方法と同様の工程を用いることで、カソード電極ＣＡ１（図７（ｃ）および図８（ａ）参照）および第２アノード電極ＡＮ２（図９（ｂ）参照）を形成し、さらに、ｐ−ＡｌＧａＮ層２５とカソード電極ＣＡ１との間におけるＡｌＧａＮ層１４上に例えばＣＶＤ法を用いてシリコン酸化膜などの絶縁膜１６を形成する。これにより、図１２に示す断面構造を有するＳＢＤ２０が製造される。

本発明の実施の形態１によるＳＢＤの一部を上方から見た際のレイアウト例を示す上視図である。 本発明の実施の形態１によるＳＢＤの層構造を示す断面図である。 本発明の実施の形態１によるＳＢＤの断面構造を模式化した図であり、オフ状態時のＳＢＤの特性およびオン状態時のＳＢＤの特性の説明を補助するための図である。 本発明の実施の形態１によるＳＢＤのバンド構造を説明するための模式図であり、図３（ａ）に示す深さ方向のラインＤ_２におけるバンド構造、図３（ａ）に示す深さ方向のラインＤ_１におけるバンド構造、および図３（ｂ）における深さ方向のラインＤ_１におけるバンド構造を説明するための模式図である。 本発明の実施の形態１によるＳＢＤに対する比較例として例示するＳＢＤ１００の構成を示す断面図である。 本発明の実施の形態１によるＳＢＤの電流特性Ｌ_１と比較例によるＳＢＤの電流特性Ｌ_０とを示す図である。 本発明の実施の形態１によるＳＢＤの製造方法を示すプロセス図である（１）。 本発明の実施の形態１によるＳＢＤの製造方法を示すプロセス図である（２）。 本発明の実施の形態１によるＳＢＤの製造方法を示すプロセス図である（３）。 本発明の実施の形態１によるＳＢＤの変形例１を示す断面図である。 本発明の実施の形態１によるＳＢＤの変形例２を示す断面図である。 本発明の実施の形態２によるＳＢＤの層構造を示す断面図である。 本発明の実施の形態２によるＳＢＤの製造方法を示すプロセス図である。

符号の説明

１０、１０−１、１０−２、２０ ＳＢＤ
１０Ｕ 構成パターン
１１ シリコン基板
１２ バッファ層
１３ ＧａＮ層
１４ ＡｌＧａＮ層
１５、２５ ｐ−ＡｌＧａＮ層
１５Ａ ｐ−ＡｌＧａＮ層
１６ 絶縁膜
１９−２ 裏面電極
２ＤＥＧ ２次元電子ガス
ＡＮ１、ＡＮ１−１、ＡＮ１−２ 第１アノード電極
ＡＮ２ 第２アノード電極
ＣＡ１、ＣＡ１−１、ＣＡ１−２ カソード電極
Ｄ１、Ｄ２ 深さ方向のライン
ＤＥＰ１ 空乏層
ＤＬ チャネル長方向
ＤＷ チャネル幅方向
Ｍ１、Ｍ２、Ｍ３、Ｍ２１ マスク酸化膜
Ｒ１、Ｒ２、Ｒ３ フォトレジスト
ａｐ１ 開口
ａｒ１ 領域
ｇｌ１ 発生層
ｔ１、ｔ２、ｔ２１ トレンチ

Claims (10)

1. 所定基板上に形成されたＩＩＩ族窒化物半導体よりなるキャリア走行層と、
   前記キャリア走行層上に形成されたＩＩＩ族窒化物半導体よりなるキャリア供給層と、
   少なくとも前記キャリア供給層の上層の一部に形成され、前記キャリア走行層におけるキャリアと反対の導電性を有する半導体層と、
   少なくとも前記半導体層上に形成された第１電極と、
   を備えたことを特徴とする半導体装置。
2. 前記半導体層は、前記キャリア供給層を貫通して前記キャリア走行層と接するように形成されていることを特徴とする請求項１記載の半導体装置。
3. 少なくとも前記キャリア供給層の上層の一部に形成された第２電極を備え、
   前記第１電極は、少なくとも前記キャリア供給層の上層であって前記半導体層を挟んで前記第２電極が形成された側と反対側に位置する所定領域および前記半導体層上に形成されていることを特徴とする請求項１または２記載の半導体装置。
4. 前記第１電極は、少なくとも前記所定領域に形成された第１アノード電極と、前記第１アノード電極上および前記半導体層上に形成され、前記キャリア走行層と接合させた場合に該キャリア走行層との間で形成される電位障壁の大きさが前記第１アノード電極と前記キャリア走行層との間に形成される電位障壁の大きさよりも大きい第２アノード電極と、を含み、
   前記第２電極は、前記キャリア供給層および／または前記キャリア走行層とオーミック接触することを特徴とする請求項３記載の半導体装置。
5. 前記第１電極は、少なくとも前記キャリア供給層を貫通して前記キャリア走行層における２次元電子ガスの発生層にまで到達するように形成されていることを特徴とする請求項３または４記載の半導体装置。
6. 前記第１電極と前記キャリア走行層とは、オーミック接触していることを特徴とする請求項５記載の半導体装置。
7. 前記第２電極は、少なくとも前記キャリア供給層を貫通して前記キャリア走行層における２次元電子ガスの発生層にまで到達するように形成されており、
   前記第２電極と前記キャリア走行層とは、オーミック接触していることを特徴とする請求項３〜６のいずれか一つに記載の半導体装置。
8. 前記第１アノード電極は、Ｔｉ、Ａｌ、Ｓｉ、Ｐｂ、Ｃｒ、Ｉｎ、Ｔａのうち少なくとも一つを含む金属膜、Ｔｉ、Ａｌ、Ｓｉ、Ｐｂ、Ｃｒ、Ｉｎ、Ｔａのうち少なくとも一つを含む合金よりなる金属膜、および、Ｔｉ、Ａｌ、Ｓｉ、Ｔａのうち少なくとも一つを含むシリサイド合金よりなる金属膜のうち、少なくとも１つを含み、
   前記第２アノード電極は、Ｎｉ、Ｐｔ、Ｐｄ、Ｗ、Ａｕ、Ａｇ、Ｃｕのうち少なくとも一つを含む金属膜、および、Ｎｉ、Ｐｔ、Ｐｄ、Ｗ、Ａｕ、Ａｇ、Ｃｕのうち少なくとも一つを含む合金よりなる金属膜のうち、少なくとも１つを含むことを特徴とする請求項４記載の半導体装置。
9. 前記半導体層は、ｐ型の導電性を有するＡｌＧａＮ膜、ＢＡｌＧａＮ膜またはＩｎＢＡｌＮ膜を含んで形成され、
   前記キャリア供給層は、ＡｌＧａＮ膜、ＩｎＧａＮ膜またはＧａＮ膜を含んで形成されていることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
10. 所定基板上にＩＩＩ族窒化物半導体よりなるキャリア走行層を形成するキャリア走行層形成工程と、
    前記キャリア走行層上にＩＩＩ族窒化物半導体よりなるキャリア供給層を形成するキャリア供給層形成工程と、
    前記キャリア走行層におけるキャリアと反対の導電性を有する半導体層を少なくとも前記キャリア供給層の上層の一部に形成する半導体層形成工程と、
    少なくとも前記半導体層上に電極を形成する電極形成工程と、
    を含むことを特徴とする半導体装置の製造方法。

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