JP2009259164A - 二重化データ処理回路 - Google Patents
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Abstract
【解決手段】第1及び第2記憶回路31,32において複数のSRAM310,311,320,321に同じ内容のデータを書き込んで冗長にすることにより、故障などでSRAM310,311,320,321の一部に誤ったデータが記憶されていても、比較回路410,411での比較によって正常なデータが記憶されたSRAM310,311,320,321を判別でき、これによって第1及び第2選択回路421,422が正常なデータを第1及び第2演算処理回路11,12に出力させることができる。比較回路410,411と第1及び第2選択回路421,422は、複雑な演算処理を伴わない単純な処理を行なうので処理時間が極めて短く、第1及び第2演算処理回路11,12は、故障などの発生時も滞りなく動作を継続することができる。
【選択図】図1
Description
に関する。
111 第1CPU
12 第2演算処理回路
121 第2CPU
2 照合回路
31 第1記憶回路
310,311 SRAM
32 第2記憶回路
320,321 SRAM
4 比較選択回路
410,411 比較回路
421,422 選択回路
Claims (2)
- 第1及び第2演算処理回路と、照合回路と、第1及び第2記憶回路と、比較選択回路とを含む二重化データ処理回路であって、
前記第1及び第2演算処理回路は、前記第1及び第2記憶回路にそれぞれ記憶されたデータを読み出して演算処理を行い、
前記照合回路は、前記第1及び第2演算処理回路のそれぞれが読み出した前記データを互いに照合し、不一致であるときに前記第1及び第2演算処理回路の動作を停止させ、
前記第1及び第2記憶回路は、前記データが記憶される複数の記憶部をそれぞれ有し、
前記第1記憶回路の前記記憶部と前記第2記憶回路の前記記憶部は、互いに対応するように同数ずつ設けられ、
前記比較選択回路は、比較回路と、第1及び第2選択回路とを含み、
前記比較回路は、前記第1記憶回路の前記記憶部と前記第2記憶回路の前記記憶部に各々記録されている前記データを比較して、前記記憶部ごとの比較結果を前記第1及び第2選択回路に共通に出力し、
前記第1及び第2選択回路は、前記第1及び第2演算処理回路が前記データを読み出すとき、前記比較結果に基づき、内容が一致した前記第1及び第2記憶回路の前記記憶部の前記データを各々選択し、前記第1及び第2演算処理回路にそれぞれ出力させる、
二重化データ処理回路。 - 請求項1記載の二重化データ処理回路であって、
第1及び第2演算処理回路は、第1及び第2CPUをそれぞれ含み、
前記第1及び第2CPUは、第1及び第2バスとそれぞれ接続されており、
前記第1バスは、第1アドレスバスと、第1CPU側データバスと、第1制御バスとを含み、
前記第2バスは、第2アドレスバスと、第2CPU側データバスと、第2制御バスとを含み、
前記照合回路は、前記第1及び第2CPU側データバスに接続され、
前記記憶部は、少なくとも1個のメモリを含み、
前記第1記憶回路に含まれる前記メモリの各々は、前記第1アドレスバスと、前記第1制御バスと、前記記憶部ごとに設けられた第1メモリ側データバスとに接続されて、前記データが記憶され、
前記第2記憶回路に含まれる前記メモリの各々は、前記第2アドレスバスと、前記第2制御バスと、前記記憶部ごとに設けられた第2メモリ側データバスとに接続されて、前記データが記憶され、
前記比較回路は、前記第1メモリ側データバスの各々と、第2メモリ側データバスの各々とに接続され、
前記第1選択回路は、
前記第1CPU側データバスと、前記第1メモリ側データバスの各々とに接続され、
前記比較結果に基づき、前記データの内容が一致した前記記憶部の前記第1メモリ側データバスを選択して、前記第1CPU側データバスと接続し、
前記第2選択回路は、
前記第2CPU側データバスと、前記第2メモリ側データバスの各々とに接続され、
前記比較結果に基づき、前記データの内容が一致した前記記憶部の前記第2メモリ側データバスを選択して、前記第2CPU側データバスと接続する、
二重化データ処理回路。
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-
2008
- 2008-04-21 JP JP2008110347A patent/JP5302570B2/ja active Active
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