JP2008192108A - 二重化情報処理システム - Google Patents

Abstract

【課題】コストを抑制しつつシステムの信頼性を向上させることができる二重化情報処理システムを提供する。
【解決手段】データのライト時には、第１のサブシステム１０では、メモリインタフェースコントローラ１３からデータをデータ用メモリ装置４１に書き込む。またこのとき、第２のサブシステム２０では、同一データに基づいて、誤り検出訂正回路２４で生成したチェックコードをチェック用メモリ装置４２に書き込む。データのリード時には、両サブシステム１０，２０により、メモリインタフェースコントローラ１３，２３により、データ用メモリ装置４１から所定のデータを読み込むとともに、チェック用メモリ装置４２からそのデータに対応するチェックコードを読み込む。
【選択図】図１

Description

本発明は、メモリ装置との間でデータをやり取りしつつ同一処理を実行する第１のサブシステムおよび第２のサブシステムを備える二重化情報処理システムに関する。

情報処理の信頼性を向上させるため、同一処理を実行する複数のマイクロプロセッサユニットを備える二重化情報処理システムが知られている。図２は、二重化情報処理システムの構成例を示すブロック図である。図２に示すシステムは、同一情報処理を実行するマイクロプロセッサユニット６１およびマイクロプロセッサユニット７１と、マイクロプロセッサユニット６１およびマイクロプロセッサユニット７１で取り扱うデータを格納するデータ用メモリ装置４１と、上記データのチェックコードを格納するチェックコード用メモリ装置４２と、マイクロプロセッサユニット６１データ用メモリ装置４１との間、およびマイクロプロセッサユニット６１とチェックコード用メモリ装置４１との間のインタフェースを実行するインタフェース制御部８０と、を備える。

インタフェース制御部８０には、マイクロプロセッサユニット６１に接続されたＭＰＵインタフェースコントローラ６２と、誤り検出訂正回路６４を具備するメモリインタフェースコントローラ６３と、が設けられている。メモリインタフェースコントローラ６３は、マイクロプロセッサユニット６１により制御される。

また、インタフェース制御部８０には、マイクロプロセッサユニット７１に接続されたＭＰＵインタフェースコントローラ７２と、ＭＰＵインタフェースコントローラ６２を経由するデータおよびＭＰＵインタフェースコントローラ７２を経由するデータを照合する比較器８１と、が設けられている。比較器８１での照合により、エラーの発生が、マイクロプロセッサユニット６１およびマイクロプロセッサユニット７１の入出力データの不一致として検出される。

図２のシステムでは、マイクロプロセッサユニット６１は、データ用メモリ装置４１あるいはチェックコード用メモリ装置４２に対する書込み動作、読み込み動作を繰り返しながら、所定の情報処理を実行する。また、マイクロプロセッサユニット７１は、マイクロプロセッサユニット６１と並行して同一情報処理を実行する。

データのライト時には、マイクロプロセッサユニット６１は、メモリインタフェースコントローラ６３からデータをデータ用メモリ装置４１に書き込むとともに、同一データに基づいて、誤り検出訂正回路６４で生成したチェックコードをチェック用メモリ装置４２に書き込む。

一方、データのリード時には、マイクロプロセッサユニット６１は、メモリインタフェースコントローラ６３により、データ用メモリ装置４１から所定のデータを読み込むとともに、チェック用メモリ装置４２からそのデータに対応するチェックコードを読み込む。さらに、誤り検出訂正回路６４でデータチェックを行い、必要な場合にはデータを訂正する。データを訂正した場合には、メモリインタフェースコントローラ６３から訂正されたデータをデータ用メモリ装置４１に書き込むとともに、生成しなおしたチェックコードをチェック用メモリ装置４２に書き込む。また、誤り訂正が不能な場合には、処理を停止する。マイクロプロセッサユニット７１は、データの書き込み、読み込みに関与しない。
特開２００６−５８９８２号公報

図２に示すシステムでは、マイクロプロセッサユニットを二重化し、あるいはメモリインタフェース６３に誤り検出訂正回路６４を設けることで、システムの信頼性を向上させている。しかし、ＭＰＵインタフェースコントローラ６２およびメモリインタフェースコントローラ６３の間の転送回路部分やメモリインタフェースコントローラ６３については二重化されておらず、この部位の故障等についてデータ健全性を保障することは困難である。

すなわち、チェックコードの生成以前にエラーが発生しても、チェックコードが誤ったデータに基づいて生成されるため、データリード時におけるデータおよびチェックコードの照合でエラーが検出できない。

このような問題を解決するため、それぞれのマイクロプロセッサユニットに対応したデータ用メモリ装置およびチェック用メモリ装置をそれぞれ設けることもできるが、メモリ装置を２系統設けることはコストの増大を招く。

本発明の目的は、コストを抑制しつつシステムの信頼性を向上させることができる二重化情報処理システムを提供することにある。

本発明の二重化情報処理システムは、メモリ装置との間でデータをやり取りしつつ同一処理を実行する第１のサブシステムおよび第２のサブシステムを備える二重化情報処理システムにおいて、前記第１のサブシステムのデータを格納するデータ用メモリ装置と、前記第２のサブシステムのデータに基づきチェックコードを生成するチェックコード生成手段と、前記チェックコード生成手段で生成された前記チェックコードを格納するチェックコード用メモリ装置と、前記データ用メモリ装置に格納された前記データおよび前記チェックコード用メモリ装置に格納された前記チェックコードを照合する照合手段と、を備えることを特徴とする。
この二重化情報処理システムによれば、第１のサブシステムのデータを格納するデータ用メモリ装置と、チェックコード生成手段で生成されたチェックコードを格納するチェックコード用メモリ装置とを備え、データ用メモリ装置に格納されたデータおよびチェックコード用メモリ装置に格納されたチェックコードを照合するので、メモリ装置を増設することなく、システムの信頼性を向上させることができる。

前記チェックコード生成手段が、前記第２のサブシステムに設けられていてもよい。

前記照合手段が、前記第１のサブシステムおよび前記第２のサブシステムのそれぞれに設けられていてもよい。

前記照合手段による照合結果に応じて、前記データ用メモリ装置に格納された前記データまたは前記チェックコード用メモリ装置に格納された前記チェックコードを訂正する訂正手段を備えてもよい。

本発明の二重化情報処理システムによれば、第１のサブシステムのデータを格納するデータ用メモリ装置と、チェックコード生成手段で生成されたチェックコードを格納するチェックコード用メモリ装置とを備え、データ用メモリ装置に格納されたデータおよびチェックコード用メモリ装置に格納されたチェックコードを照合するので、メモリ装置を増設することなく、システムの信頼性を向上させることができる。

以下、図１を参照して、本発明による情報処理システムの一実施形態について説明する。

図１は、本実施形態の二重化情報処理システムの構成を示すブロック図である。

図１に示すように、本実施形態の情報処理システムは、同一情報処理を実行するマイクロプロセッサユニット１１およびマイクロプロセッサユニット２１と、マイクロプロセッサユニット１１およびマイクロプロセッサユニット２１で取り扱うデータを格納するデータ用メモリ装置４１と、上記データのチェックコードを格納するチェックコード用メモリ装置４２と、マイクロプロセッサユニット１１およびマイクロプロセッサユニット２１とデータ用メモリ装置４１との間、およびマイクロプロセッサユニット１１およびマイクロプロセッサユニット２１とチェックコード用メモリ装置４１との間のインタフェースを実行するインタフェース制御部３０と、を備える。

インタフェース制御部３０には、マイクロプロセッサユニット１１に接続されたＭＰＵインタフェースコントローラ１２と、照合手段および訂正手段として機能する誤り検出訂正回路１４を具備するメモリインタフェースコントローラ１３と、が設けられている。図１に示すように、マイクロプロセッサユニット１１、ＭＰＵインタフェースコントローラ１２およびメモリインタフェースコントローラ１３は、第１のサブシステム１０を構成し、ＭＰＵインタフェースコントローラ１２およびメモリインタフェースコントローラ１３はマイクロプロセッサユニット１１により制御される。

また、インタフェース制御部３０には、マイクロプロセッサユニット２１に接続されたＭＰＵインタフェースコントローラ２２と、チェックコード生成手段、照合手段および訂正手段として機能する誤り検出訂正回路２４を具備するメモリインタフェースコントローラ２３と、が設けられている。図１に示すように、マイクロプロセッサユニット２１、ＭＰＵインタフェースコントローラ２２およびメモリインタフェースコントローラ２３は、第２のサブシステム２０を構成し、ＭＰＵインタフェースコントローラ２２およびメモリインタフェースコントローラ２３はマイクロプロセッサユニット２１により制御される。

本実施形態の情報処理システムは、第１のサブシステム１０および第２のサブシステム２０によって二重化されており、第１のサブシステム１０および第２のサブシステムにおいてそれぞれ同一の情報処理が並行して実行される。

さらに、インタフェース制御部３０には、ＭＰＵインタフェースコントローラ１２を経由するデータと、ＭＰＵインタフェースコントローラ２２を経由するデータとを照合する比較器３１が設けられている。比較器３１での照合により、いずれかのサブシステム１０，２０でのエラーが、マイクロプロセッサユニット１１およびマイクロプロセッサユニット２１の入出力データの不一致として検出される。

次に、本実施形態の情報処理システムの動作について説明する。

第１のサブシステム１０および第２のサブシステムは、データ用メモリ装置４１あるいはチェックコード用メモリ装置４２に対する書込み動作、読み込み動作を繰り返しながら、所定の情報処理を実行する。

データのライト時には、第１のサブシステム１０では、メモリインタフェースコントローラ１３からデータをデータ用メモリ装置４１に書き込む。またこのとき、第２のサブシステム２０では、同一データに基づいて誤り検出訂正回路２４で生成したチェックコードをチェック用メモリ装置４２に書き込む。

一方、データのリード時には、第１のサブシステム１０では、メモリインタフェースコントローラ１３により、データ用メモリ装置４１から所定のデータを読み込むとともに、チェック用メモリ装置４２からそのデータに対応するチェックコードを読み込む。さらに、誤り検出訂正回路１４でデータチェックを行い、必要な場合にはデータを訂正する。データを訂正した場合には、メモリインタフェースコントローラ１３から訂正されたデータをデータ用メモリ装置４１に書き込むとともに、生成しなおしたチェックコードをチェック用メモリ装置４２に書き込む。また、誤り訂正が不能な場合には、処理を停止する。

同様に、第２のサブシステム２０では、メモリインタフェースコントローラ２３により、データ用メモリ装置４１から所定のデータを読み込むとともに、チェック用メモリ装置４２からそのデータに対応するチェックコードを読み込む。さらに、誤り検出訂正回路２４でデータチェックを行い、必要な場合にはデータを訂正する。データを訂正した場合には、メモリインタフェースコントローラ２３から訂正されたデータをデータ用メモリ装置４１に書き込むとともに、生成しなおしたチェックコードをチェック用メモリ装置４２に書き込む。また、誤り訂正が不能な場合には、処理を停止する。

このように、本実施形態の情報処理システムでは、第１のサブシステム１０からのライトデータをデータ用メモリ装置４１に、第２のサブシステム２０の同一データに基づいて生成したチェックコードをチェックコード用メモリ装置４２にそれぞれ書き込むことにより、両サブシステム１０，２０において、マイクロプロセッサユニット１１，１２から転送経路３２，３５を経てメモリ装置４１，４２に書き込まれるまでの段階でのエラーは、データリード時におけるデータとチェックコードの照合により検出できることになる。

また、データまたはチェックコードを格納するそれぞれの手段として、データ用メモリ装置４１およびチェックコード用メモリ装置４２は二重化されていないにもかかわらず、メモリ装置４１，４２から読み出される各データのエラーは、データリード時の上記照合により検出できる。さらに、データリード時に使用されるデータ用メモリ装置４１からの転送経路３３、およびチェックコード用メモリ装置４２からの転送経路３４は、両サブシステム１０，２０で共通であり二重化されていないが、この部位でのエラーもデータリード時の上記照合により検出できる。

また、データリード時におけるデータとチェックコードの照合は、両サブシステム１０，２０でそれぞれ実行されるため、照合に関わるサブシステムの単一故障に対しても、両サブシステム１０，２０に読み込まれたデータの健全性が保障される。

さらに、本実施形態の二重化情報処理システムでは、メモリ装置を増設する必要がないため、コストを抑制できる。例えば、インタフェース制御部３０をＡＳＩＣ等で設計する場合、内部回路の増加に対するコスト増はメモリ装置の増設コストに対して軽微であるため、コストを抑制しつつシステムの信頼性を向上させることができる。

上記実施形態では、マイクロプロセッサシステムを例示したが、本発明の二重化情報処理システムは、同一情報処理を並行して実行するマイクロプロセッサシステム以外のシステムに広く適用される。

また、上記実施形態では、データリード時におけるデータとチェックコードの照合によりエラーが検出された場合、誤り検出訂正回路１４および誤り検出訂正回路２４でデータ用メモリ装置４１のデータまたはチェックコード用メモリ装置４２のチェックコードを訂正しているが、データおよびチェックコードの訂正機能を備えなくてもよい。訂正機能がない場合には、エラー検出時には、誤り訂正不能な場合と同様、処理を停止すればよい。

以上説明したように、本発明の二重化情報処理システムによれば、第１のサブシステムのデータを格納するデータ用メモリ装置と、チェックコード生成手段で生成されたチェックコードを格納するチェックコード用メモリ装置とを備え、データ用メモリ装置に格納されたデータおよびチェックコード用メモリ装置に格納されたチェックコードを照合するので、メモリ装置を増設することなく、システムの信頼性を向上させることができる。

本発明の適用範囲は上記実施形態に限定されることはない。本発明は、メモリ装置との間でデータをやり取りしつつ同一処理を実行する複数のサブシステムを備える二重化情報処理システムに対し、広く適用することができる。

一実施形態の二重化情報処理システムの構成を示すブロック図。 従来の二重化情報処理システムの構成例を示すブロック図。

符号の説明

１０ 第１のサブシステム
２０ 第２のサブシステム
１４ 検出訂正回路（照合手段、訂正手段）
２４ 検出訂正回路（チェックコード生成手段、照合手段、訂正手段）
４１ データ用メモリ装置
４２ チェックコード用メモリ装置

Claims (4)

1. メモリ装置との間でデータをやり取りしつつ同一処理を実行する第１のサブシステムおよび第２のサブシステムを備える二重化情報処理システムにおいて、
   前記第１のサブシステムのデータを格納するデータ用メモリ装置と、
   前記第２のサブシステムのデータに基づきチェックコードを生成するチェックコード生成手段と、
   前記チェックコード生成手段で生成された前記チェックコードを格納するチェックコード用メモリ装置と、
   前記データ用メモリ装置に格納された前記データおよび前記チェックコード用メモリ装置に格納された前記チェックコードを照合する照合手段と、
   を備えることを特徴とする二重化情報処理システム。
2. 前記チェックコード生成手段が、前記第２のサブシステムに設けられていることを特徴とする請求項１に記載の二重化情報処理システム。
3. 前記照合手段が、前記第１のサブシステムおよび前記第２のサブシステムのそれぞれに設けられていることを特徴とする請求項１または２に記載の二重化情報処理システム。
4. 前記照合手段による照合結果に応じて、前記データ用メモリ装置に格納された前記データまたは前記チェックコード用メモリ装置に格納された前記チェックコードを訂正する訂正手段を備えることを特徴とする請求項１〜３のいずれか１項に記載の二重化情報処理システム。

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