JP2009257908A - 半導体集積回路のスクリーニング検査方法 - Google Patents
半導体集積回路のスクリーニング検査方法 Download PDFInfo
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Abstract
【課題】複数のFETが多段直列接続されている回路部を備えている半導体集積回路について、検査用端子を増加させずにスクリーニング検査を行うことを可能とする。
【解決手段】多段直列回路部5の一端側:PAD1と他端側:PAD2との間にスクリーニング電圧を印加する場合に、検査対象とするFET2をOFF状態にすると共に、それ以外のFET1,3,4を全てON状態とするようにゲート電圧を印加して、スクリーニング検査を行う。
【選択図】図1
【解決手段】多段直列回路部5の一端側:PAD1と他端側:PAD2との間にスクリーニング電圧を印加する場合に、検査対象とするFET2をOFF状態にすると共に、それ以外のFET1,3,4を全てON状態とするようにゲート電圧を印加して、スクリーニング検査を行う。
【選択図】図1
Description
本発明は、複数のMOSFETが多段直列接続されている回路部を備えてなる半導体集積回路について、前記FETのスクリーニング検査を行う方法に関する。
例えば半導体集積回路を構成しているLD(Laterally Diffused)MOSFETについてスクリーニング検査を行う場合は、FETのソース,ドレイン,ゲートに検査用のPAD(パッド)を接続しておき、FETをOFF状態にしてソース−ゲート間にスクリーニング電圧を印加するよう、各PADの電位を設定する。
この場合、図5(a)に示すゲートセルアレーのように、ソース,ドレイン,ゲートの何れかが他の素子と一括して接続されている場合は、検査用に必要なPADの数が増えることはない。例えば、特許文献1には、フラッシュEEPROMにおけるデコーダ及びビット線のショート検査を行う方法が開示されているが、この場合も、複数のFETのソース,ドレイン,ゲートがそれぞれ一括接続されているので、図5(a)に示すケースと同様である。
特開2002−50198号公報
これに対して、図5(b)に示すように、例えば入力信号を、高圧基準側にレベルシフトする回路のように、複数のFETが多段直列接続されている回路部を備えている場合を想定する。この場合、各FETを個別にスクリーニング検査するには、直列回路の最上段,最下段以外のFETについて、ソース−ドレインの共通接続点にも検査用のPAD11〜13を別途チップ上に形成しなければならない。そして、上記検査用PADの数は、FETの直列接続数に応じて増加するため、半導体集積回路のレイアウト面積−チップサイズが増加するという問題があった。
本発明は上記事情に鑑みてなされたものであり、その目的は、複数のFETが多段直列接続されている回路部を備えている半導体集積回路について、検査用端子を増加させずにスクリーニング検査を行う方法を提供することにある。
本発明のスクリーニング検査方法によれば、多段直列回路部の一端側と他端側との間にスクリーニング電圧を印加する場合、検査対象とするFETをOFF状態にすると共に、それ以外のFETを全てON状態とするようにゲート電圧を印加する。したがって、多段直列回路部の最上段,最下段に配置されているFET以外のFETについて、検査用端子を設けることなく、検査対象とするFETのソース−ドレイン間にスクリーニング電圧を印加して検査を行うことが可能となり、半導体集積回路のレイアウト面積,チップサイズが増加することを回避できる。
(第1実施例)
以下、本発明の第1実施例について、図1及び図2を参照して説明する。図1は、図5(b)相当図であり、本実施例のスクリーニング検査を行っている状態を示している。例えばLDMOSで構成されているNチャネルMOSFET1〜4は直列に接続されており、多段直列回路部5を構成している。この回路部5において、一端側に位置するFET1のドレインはPAD(検査用端子)2に接続されており、他端側に位置するFET4のソースはPAD1に接続されている。
以下、本発明の第1実施例について、図1及び図2を参照して説明する。図1は、図5(b)相当図であり、本実施例のスクリーニング検査を行っている状態を示している。例えばLDMOSで構成されているNチャネルMOSFET1〜4は直列に接続されており、多段直列回路部5を構成している。この回路部5において、一端側に位置するFET1のドレインはPAD(検査用端子)2に接続されており、他端側に位置するFET4のソースはPAD1に接続されている。
そして、FET1〜4の各ゲートは、PAD3〜6にそれぞれ接続されている。このような多段直列回路部5は、前述したように例えばレベルシフト回路(半導体集積回路)の一部を構成するために使用される。尚、検査用のPAD1〜6は、干渉を防止するため他の配線を跨がないように配置しておく。また、スクリーニング検査を行うために使用するプローブ(針)は、予め除電してから検査を行うようにする。
次に、本実施例の作用について図2も参照して説明する。図2は、多段直列回路部5を構成する各FET1〜4について、スクリーニング検査を行う手順を示すフローチャートである。先ず、PAD1を0Vに、PAD2を例えば100Vに設定することで、PAD1,PAD2間にスクリーニング電圧を印加する(ステップS1)。そして、検査対象とするFETだけをOFFに、その他のFETをONとするように各ゲート電圧を設定する(ステップS2)。尚、ステップS1,S2の実行順序は入れ替えても良い。
ここで、図1に示すように、FET2を検査対象として選択した場合を想定すると、FET2だけをOFFにして、その他のFET1,3,4はONとするように、各PAD3〜6に与えるゲート電圧を設定する。
そして、続くステップS3において、その状態で、例えばPAD1,2間のリーク電流をモニタすることで、検査対象FET(2)の良否判定を行う。すなわち、PAD1,2間のリーク電流が予め定めた閾値以下であればFET2は正常であり、前記閾値を超えていればFET2は異常と判定される。この場合、PAD1,2間の電圧をモニタすることで良否判定を行っても良い。以降、スクリーニング検査を継続する場合は(ステップS4:NO)ステップS2に戻り、次の検査対象FETをOFF,その他のFETをONとするように設定を変更して検査を継続する。すなわち、FET1,3,4を検査対象とする場合も同様の手順で検査する。
以上のように本実施例によれば、多段直列回路部5の一端側:PAD1と他端側:PAD2との間にスクリーニング電圧を印加する場合に、検査対象とするFETをOFF状態にすると共に、それ以外のFETを全てON状態とするようにゲート電圧を印加して、スクリーニング検査を行うようにした。
したがって、多段直列回路部5において、最上段のFET1,最下段のFET4の間に位置するFET2,3について、図5(b)に示す検査用のPAD11〜13を設けることなく、各FET2,3のソース−ドレイン間にスクリーニング電圧を印加して検査を行うことができ、半導体集積回路のレイアウト面積やチップサイズが増加することを回避できる。
したがって、多段直列回路部5において、最上段のFET1,最下段のFET4の間に位置するFET2,3について、図5(b)に示す検査用のPAD11〜13を設けることなく、各FET2,3のソース−ドレイン間にスクリーニング電圧を印加して検査を行うことができ、半導体集積回路のレイアウト面積やチップサイズが増加することを回避できる。
(第2実施例)
図3は本発明の第2実施例を示すものであり、第1実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第2実施例の多段直列回路部6は、各FET1〜4のゲート−ソース間に、過電圧保護用のツェナーダイオード7〜10を接続して構成されている。斯様に構成されている多段直列回路部6についても、第1実施例と同様の方法を適用して検査を行うことができる。
図3は本発明の第2実施例を示すものであり、第1実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第2実施例の多段直列回路部6は、各FET1〜4のゲート−ソース間に、過電圧保護用のツェナーダイオード7〜10を接続して構成されている。斯様に構成されている多段直列回路部6についても、第1実施例と同様の方法を適用して検査を行うことができる。
(第3実施例)
図4は本発明の第3実施例を示すものであり、第1実施例と異なる部分について説明する。第2実施例の多段直列回路部11は、各FET1〜4のゲートに、抵抗素子12〜15を挿入して構成されている。斯様に構成されている多段直列回路部11についても、第1実施例と同様の方法を適用して検査を行うことができる。
図4は本発明の第3実施例を示すものであり、第1実施例と異なる部分について説明する。第2実施例の多段直列回路部11は、各FET1〜4のゲートに、抵抗素子12〜15を挿入して構成されている。斯様に構成されている多段直列回路部11についても、第1実施例と同様の方法を適用して検査を行うことができる。
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
第2実施例のツェナーダイオード7〜10と、第3実施例の抵抗素子12〜15とを双方とも備えている多段直列回路部に本発明を適用しても良い。
PチャネルMOSFETで構成される多段直列回路部に適用しても良い。
MOSFETはLDMOSに限ることはない。
多段直列接続数は「4」に限ることなく、個別の設計に応じて適宜変更すれば良い。
スクリーニング電圧についても、適宜変更して実施すれば良い。
また、多段直列回路部を備えるものは、レベルシフト回路を構成するものに限る必要はない。
第2実施例のツェナーダイオード7〜10と、第3実施例の抵抗素子12〜15とを双方とも備えている多段直列回路部に本発明を適用しても良い。
PチャネルMOSFETで構成される多段直列回路部に適用しても良い。
MOSFETはLDMOSに限ることはない。
多段直列接続数は「4」に限ることなく、個別の設計に応じて適宜変更すれば良い。
スクリーニング電圧についても、適宜変更して実施すれば良い。
また、多段直列回路部を備えるものは、レベルシフト回路を構成するものに限る必要はない。
図面中、1〜4はNチャネルMOSFET、5,6,11は多段直列回路部、PAD1〜6は検査用端子を示す。
Claims (1)
- 複数のMOSFETが多段直列接続されている回路の一端側と他端側とが検査用端子に接続されており、それらFETの各ゲートには、少なくとも前記直列接続方向につき独立した検査用端子が接続されている回路部を備えてなる半導体集積回路について、前記FETのスクリーニング検査を行う方法であって、
前記多段直列回路部の一端側と他端側との間にスクリーニング電圧を印加する場合、検査対象とするFETをOFF状態にすると共に、それ以外のFETを全てON状態とするようにゲート電圧を印加することを特徴とする半導体集積回路のスクリーニング検査方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008106673A JP2009257908A (ja) | 2008-04-16 | 2008-04-16 | 半導体集積回路のスクリーニング検査方法 |
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JP2008106673A JP2009257908A (ja) | 2008-04-16 | 2008-04-16 | 半導体集積回路のスクリーニング検査方法 |
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JP2009257908A true JP2009257908A (ja) | 2009-11-05 |
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JP2008106673A Pending JP2009257908A (ja) | 2008-04-16 | 2008-04-16 | 半導体集積回路のスクリーニング検査方法 |
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JP (1) | JP2009257908A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103592591A (zh) * | 2013-11-20 | 2014-02-19 | 西安永电电气有限责任公司 | 一种针对无反并联二极管的igbt模块测试电路及方法 |
US10725087B2 (en) | 2017-06-23 | 2020-07-28 | Fuji Electric Co., Ltd. | Semiconductor integrated device and gate screening test method of the same |
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2008
- 2008-04-16 JP JP2008106673A patent/JP2009257908A/ja active Pending
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