JP2009253699A - Driver circuit for semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体素子の駆動回路に関する。 The present invention relates to a drive circuit for a semiconductor element.
従来から、半導体素子としてドレイン、ゲート、ソースを備えたMOS電界効果型トランジスタと、ソースとソース端子間に接続されている浮遊インダクタンスと、ソース端子とゲート間に接続され、ゲート側にカソードが接続された単方向ダイオードとを有し、浮遊インダクタンスに高電圧高速サージが印加されたとき、単方向ダイオードを介して、MOS電界効果トランジスタをオン状態にすることができるように調整し、高電圧高速サージに対してもラッチアップを抑制することができるようにした絶縁ゲート型半導体装置が知られている(例えば、特許文献1参照)。
しかしながら、上述の特許文献1に記載の構成では、高電圧高速サージが印加されたときに、素子のオン状態が長く継続してしまい、スイッチング素子のオン・オフ状態を変化させる駆動回路系を不安定にしてしまう場合があるという問題があった。また、逆に、浮遊インダクタンスの値が小さい場合には、素子がオン状態になりにくく、その調整が困難であるという問題があった。
However, in the configuration described in
そこで、本発明は、高速ターンオフが可能なスイッチング素子の高速な電流遮断に伴い発生するスイッチングノイズを確実に低減するとともに、スイッチング素子の駆動回路系を安定に動作させることができる半導体素子の駆動回路を提供することを目的とする。 SUMMARY OF THE INVENTION Therefore, the present invention provides a semiconductor element drive circuit capable of reliably reducing switching noise generated due to high-speed current interruption of a switching element capable of high-speed turn-off and stably operating a drive circuit system of the switching element. The purpose is to provide.
上記目的を達成するため、第1の発明に係る半導体素子の駆動回路は、
前記半導体素子のゲートにダイオードのカソードを接続し、前記半導体素子のソースに前記ダイオードのアノードを接続するとともに、
前記ゲートと前記カソードとの間又は前記ソースと前記アノードとの間に抵抗が挿入接続されたフィードバック回路を有することを特徴とする。
In order to achieve the above object, a drive circuit for a semiconductor device according to a first aspect of the present invention includes:
A cathode of a diode is connected to the gate of the semiconductor element, and an anode of the diode is connected to a source of the semiconductor element;
And a feedback circuit in which a resistor is inserted and connected between the gate and the cathode or between the source and the anode.
これにより、半導体素子のターンオフ時に発生するスイッチングノイズに同期させてゲートにオン信号を与え、半導体素子を減衰抵抗として用いることでスイッチングノイズを低減することができるとともに、抵抗により半導体素子がオンとなる期間が一瞬となるように調整することができ、半導体素子の駆動回路系を安定に動作させることができる。 Accordingly, an on signal is given to the gate in synchronization with switching noise generated when the semiconductor element is turned off, and the switching noise can be reduced by using the semiconductor element as an attenuation resistor, and the semiconductor element is turned on by the resistance. The period can be adjusted to be instantaneous, and the drive circuit system of the semiconductor element can be stably operated.
第2の発明は、第1の発明に係る半導体素子の駆動回路において、
前記半導体素子は、ユニポーラ構造の半導体素子であることを特徴とする。
A second invention is a drive circuit for a semiconductor device according to the first invention.
The semiconductor element is a semiconductor element having a unipolar structure.
これにより、高速動作が可能なユニポーラ構造の半導体素子についても素子のターンオフ時のスイッチングノイズを抑制することができ、アクティブゲート制御回路を高速の半導体素子にも適用することができる。 As a result, even in a unipolar semiconductor element capable of high-speed operation, switching noise when the element is turned off can be suppressed, and the active gate control circuit can be applied to a high-speed semiconductor element.
第3の発明は、第1又は第2の発明に係る半導体素子の駆動回路において、
前記半導体素子は、MOSFETであることを特徴とする。
A third invention is a drive circuit for a semiconductor device according to the first or second invention.
The semiconductor element is a MOSFET.
これにより、高速動作が可能なMOSFETを用いて、スイッチング損失が少なく安定な動作の駆動回路を実現させることができる。 As a result, a driving circuit having a stable operation with little switching loss can be realized by using a MOSFET capable of high-speed operation.
第4の発明は、第1〜3のいずれかの発明に係る半導体素子の駆動回路において、
前記ダイオードは、ショットキーバリアダイオード又はショットキーバリアダイオード以上の動作速度を有する高速ダイオードであることを特徴とする。
A fourth invention is a drive circuit for a semiconductor device according to any one of the first to third inventions,
The diode is a Schottky barrier diode or a high-speed diode having an operation speed higher than that of a Schottky barrier diode.
これにより、半導体素子のターンオフ時に発生するスイッチングノイズに確実に同期させてゲートにオン信号を与えることができ、アクティブゲート制御を確実に実行することができる。 As a result, an ON signal can be given to the gate in synchronization with switching noise generated when the semiconductor element is turned off, and active gate control can be reliably performed.
第5の発明は、第1〜4のいずれかの発明に係る半導体素子の駆動回路において、
前記抵抗は、前記半導体素子のスイッチングオフ時に、前記フィードバック回路により前記ゲートに供給される電流が、発振を起こさない大きさに設定されたことを特徴とする。
A fifth invention is a drive circuit for a semiconductor device according to any one of the first to fourth inventions,
The resistor is set such that the current supplied to the gate by the feedback circuit is not oscillated when the semiconductor element is switched off.
これにより、半導体素子が一瞬だけオンとなり、半導体素子の駆動回路系のスイッチング動作を確実に安定化させることができる。 As a result, the semiconductor element is turned on for a moment, and the switching operation of the drive circuit system of the semiconductor element can be reliably stabilized.
第6の発明は、第1〜5のいずれかの発明に係る半導体素子の駆動回路において、
前記半導体素子のドレインと前記ソースとの間には、スナバコンデンサが接続されていることを特徴とする。
A sixth invention is a drive circuit for a semiconductor element according to any one of the first to fifth inventions,
A snubber capacitor is connected between the drain of the semiconductor element and the source.
これにより、高周波のスイッチングノイズを抑制しつつ、サージ電圧の発生も抑制することができる。 Thereby, generation | occurrence | production of a surge voltage can also be suppressed, suppressing high frequency switching noise.
第7の発明は、第6の発明に係る半導体素子の駆動回路において、
前記半導体素子及び前記ダイオードは、モジュールに収容され、
前記抵抗及び前記スナバコンデンサは、前記モジュールの外部に設けられたことを特徴とする。
A seventh invention is a drive circuit for a semiconductor element according to the sixth invention,
The semiconductor element and the diode are accommodated in a module,
The resistor and the snubber capacitor are provided outside the module.
これにより、後付けでモジュール内の駆動回路が適切に動作するように設定を行うことができる。 Thereby, it is possible to perform setting so that the drive circuit in the module operates properly later.
第8の発明に係る半導体素子の駆動回路は、モジュール内に収容された半導体装置の駆動回路であって、
前記半導体素子のゲートにダイオードのカソードを接続し、前記半導体素子のソースに前記ダイオードのアノードを接続したフィードバック回路を有し、
前記ダイオードのオン抵抗は、前記半導体素子のスイッチングオフ時に、前記フィードバック回路により前記ゲートに供給される電流が、発振を起こさない大きさに設定されたことを特徴とする。
A drive circuit for a semiconductor element according to an eighth invention is a drive circuit for a semiconductor device housed in a module,
A feedback circuit in which a cathode of a diode is connected to a gate of the semiconductor element, and an anode of the diode is connected to a source of the semiconductor element;
The on-resistance of the diode is set such that the current supplied to the gate by the feedback circuit does not oscillate when the semiconductor element is switched off.
これにより、回路構成を簡素にし、部品点数を減らすことができる。 Thereby, the circuit configuration can be simplified and the number of parts can be reduced.
本発明によれば、半導体素子のターンオフ時に発生するスイッチングノイズを低減することができるとともに、半導体素子の駆動回路系を安定動作させることができる。 According to the present invention, it is possible to reduce the switching noise generated when the semiconductor element is turned off and to stably operate the drive circuit system of the semiconductor element.
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。 The best mode for carrying out the present invention will be described below with reference to the drawings.
図1は、本発明を適用した実施例1に係る半導体素子の駆動回路50の全体構成図である。図1において、実施例1に係る半導体素子の駆動回路50は、半導体素子Qと、フィードバック回路10とを備える。半導体素子Qには、必要に応じて、スナバコンデンサCsが接続されてよい。実施例1においては、スナバコンデンサCsが接続された例について説明する。フィードバック回路10は、ダイオードDrと、抵抗Rrとを含む。
FIG. 1 is an overall configuration diagram of a semiconductor
また、本実施例に係る半導体素子Qの駆動回路50は、関連構成要素として、ゲートドライブ回路20を備えてよい。更に、本実施例に係る半導体素子Qの駆動回路50においては、半導体素子Q内に寄生的に存在する入力容量Cissと、出力容量Cossが等価回路的に示されている。同様に、配線に寄生的に存在するインダクタンスとして、ドレイン側配線インダクタンスLsd、ソース側配線インダクタンスLssが等価回路として示されている。また、ドレイン側配線インダクタンスLsdの上方には配線インダクタンスLs1、ソース側配線インダクタンスLssの下方には配線インダクタンスLs2が同様に示されている。また、半導体素子Qの端子として、ドレイン端子drainと、ゲート端子gateと、信号用ソース端子source(sig)と、主回路ソース端子source(power)が示されている。
Further, the
半導体素子Qは、ゲートに電圧が印加されることにより、オン・オフ動作を行うスイッチング素子である。半導体素子Qは、IGBTよりも高速に動作するスイッチング素子が適用されてよく、例えば、電流遮断が高速なユニポーラ構造の半導体素子が適用されてもよい。本実施例に係る半導体素子Qの駆動回路においては、半導体素子Qは、電流を急峻に遮断でき、IGBTよりも高速動作が可能なユニポーラ構造のn型パワーMOSFETが適用されており、IGBTよりも高速にスイッチング動作を行うことができる。また、半導体素子Qは、実施例1においてはn型MOSFETが適用されているので、ゲートに所定電圧以上の正電圧が印加されることにより、半導体素子Qはオンとなり導通するように構成されている。 The semiconductor element Q is a switching element that performs an on / off operation when a voltage is applied to a gate. As the semiconductor element Q, a switching element that operates at a higher speed than the IGBT may be applied. For example, a semiconductor element having a unipolar structure in which current interruption is fast may be applied. In the drive circuit of the semiconductor element Q according to the present embodiment, the semiconductor element Q is applied with an n-type power MOSFET having a unipolar structure capable of cutting off current sharply and capable of operating at a higher speed than the IGBT. Switching operation can be performed at high speed. Further, since the n-type MOSFET is applied to the semiconductor element Q in the first embodiment, the semiconductor element Q is turned on and becomes conductive when a positive voltage higher than a predetermined voltage is applied to the gate. Yes.
半導体素子Qは、寄生的な入力容量Cissと出力容量Cossを有する。これは、半導体素子Qの特性により、定められる容量である。 The semiconductor element Q has a parasitic input capacitance Ciss and an output capacitance Coss. This is a capacitance determined by the characteristics of the semiconductor element Q.
スナバコンデンサは、サージ電圧抑制用のコンデンサである。高速のサージ電圧が半導体素子Qに印加されたときに、発生する電流を吸収してこれを抑制する。 The snubber capacitor is a capacitor for suppressing a surge voltage. When a high-speed surge voltage is applied to the semiconductor element Q, the generated current is absorbed and suppressed.
ドレイン側配線インダクタンスLsd及びソース側配線インダクタンスLssは、配線に寄生的に存在するインダクタンスであるが、本実施例に係る半導体素子Qの駆動回路50においては、配線インダクタンスLssに発生する誘導起電力を有効に活用してスイッチングノイズの低減を行う。この点の詳細については、後述する。なお、配線インダクタンスLs1、Ls2も、配線に寄生的に存在するインダクタンスである。
The drain side wiring inductance Lsd and the source side wiring inductance Lss are inductances that exist parasitically in the wiring. However, in the
フィードバック回路10は、半導体素子Qのターンオフ時に発生する高周波振動(スイッチングノイズ)を半導体素子Qのゲートにフィードバックして、半導体素子Qにオン信号を付与するための回路である。この点、詳細については、後述する。
The
ゲート駆動回路20は、半導体素子Qをスイッチング駆動するための回路であり、図1においては、等価回路として、スイッチS1、S2が示されている。上述のように、半導体素子Qのゲートに所定のゲート電圧を印加することにより、半導体素子Qのスイッチング制御を行うが、図1においては、スイッチS1をオンかつスイッチ2をオフにして半導体素子Qをオンとし、スイッチS1をオフかつスイッチS2をオンにして半導体素子Qをオフに制御する。
The
次に、図3乃至図5を用いて、本実施例に係る半導体素子Qの駆動回路50の適用が有効である例について説明する。
Next, an example in which the application of the
図3は、図1の本実施例に係る半導体素子Qの駆動回路50から、フィードバック回路10を取り除いた比較例に係る半導体素子Qの駆動回路150を示した図である。個々の構成要素は、図1について説明済みであるので、その説明は省略する。
FIG. 3 is a diagram showing a
図4は、図3に係る半導体素子Qの駆動回路150の動作波形を示した図である。図4(a)は、スナバコンンデンサCsがない場合の動作波形図であり、図4(b)は、スナバコンデンサCsがある場合の動作波形図である。また、図4において、横軸は総て時間t〔s〕であり、縦軸は、Vgがゲート電圧、ichが半導体素子Qを流れるチャネル電流、idがドレイン電流、Vdsがドレイン−ソース間電圧、issがソース電流を示している。
FIG. 4 is a diagram showing operation waveforms of the
図3及び図4(a)において、半導体素子Qがオン状態(t<t1)のとき、周囲の配線インダクタンスLs1、Ls2、ドレイン側配線インダクタンスLsd及びソース側配線インダクタンスLssに電流が流れている。図4(a)のスナバコンデンサCsが無い場合には、半導体素子Qがターンオフすると(t=t1)、半導体素子Qを流れるチャネル電流ichが遮断されて、半導体素子Qの出力容量Cossと、配線インダクタンスLs1、Ls2、ドレイン側配線インダクタンスLsd及びソース側配線インダクタンスLssによる共振が発生する。このとき、出力容量Cossに発生する共振電圧(サージ電圧)が大きくなると、半導体素子Qが破壊するおそれがある。 3 and 4A, when the semiconductor element Q is in the ON state (t <t1), current flows through the surrounding wiring inductances Ls1, Ls2, the drain side wiring inductance Lsd, and the source side wiring inductance Lss. In the case where the snubber capacitor Cs in FIG. 4A is not provided, when the semiconductor element Q is turned off (t = t1), the channel current ich flowing through the semiconductor element Q is cut off, and the output capacitance Coss of the semiconductor element Q and the wiring Resonance is generated by the inductances Ls1, Ls2, the drain side wiring inductance Lsd, and the source side wiring inductance Lss. At this time, if the resonance voltage (surge voltage) generated in the output capacitance Coss increases, the semiconductor element Q may be destroyed.
そこで、図4(b)のように、出力容量Cossより大きな静電容量を有するスナバコンデンサCsを接続すると、id及びVdsを見ると分かるように、サージ電圧を抑制することができる。しかしながら、ターンオフ時(t=t1)にichが遮断されたとき、出力容量Coss、ドレイン側配線インダクタンスLsd、ソース側配線インダクタンスLss、スナバコンデンサCsを介した新たな共振回路が形成されているので、issに示されるように、図4(a)と異なる共振が発生する。 Therefore, as shown in FIG. 4B, when a snubber capacitor Cs having a capacitance larger than the output capacitance Coss is connected, the surge voltage can be suppressed as can be seen from id and Vds. However, when ich is cut off at the time of turn-off (t = t1), a new resonance circuit is formed via the output capacitance Coss, drain side wiring inductance Lsd, source side wiring inductance Lss, and snubber capacitor Cs. As shown by iss, resonance different from that in FIG.
ここで、半導体素子Qには、パワーMOSFETが適用されており、IGBTと比較して小型であり、ソース側配線インダクタンスLss、ドレイン側配線インダクタンスLsd及び出力容量Cossを小さく設計するので、IGBTのスイッチングで発生するスイッチングノイズよりも高い周波数を有するスイッチングノイズを発生し易いという性質を有する。 Here, a power MOSFET is applied to the semiconductor element Q, which is smaller than the IGBT and designed to have a small source-side wiring inductance Lss, drain-side wiring inductance Lsd, and output capacitance Coss. It is easy to generate switching noise having a higher frequency than the switching noise generated in the above.
図5は、図4(b)で発生する高周波共振(スイッチングノイズ)ihfを説明するための、図3に係る半導体素子Qの駆動回路150の高周波等価回路図である。図5において、Ronは、半導体素子Q(パワーMOSFET)のオン抵抗を模擬しており、ゲート電圧Vgによって変化する。また、スイッチングノイズihfは、半導体素子Qが完全にターンオフすると、オン抵抗Ron=∞となり、スイッチングノイズihfは、スナバコンデンサCs−ドレイン側配線インダクタンスLsd−出力容量Coss−ソース側配線インダクタンスLssを還流する。ここで、スナバコンデンサCs≫出力容量Cossのとき、スイッチングノイズihfは、ドレイン側配線インダクタンスLsd、ソース側配線インダクタンスLss−出力抵抗Coss−オン抵抗Ronの並列共振とみなせる。よって、半導体素子Qを再度ターンオンしてオン抵抗Ronを小さくすることができれば、スイッチングノイズを減衰させることができる。
FIG. 5 is a high-frequency equivalent circuit diagram of the
図5で説明した点を踏まえて、図1に戻るとともに図2を用いて、本実施例に係る半導体素子Qの駆動回路50について説明する。図2は、図1の本実施例に係る半導体素子Qの駆動回路50の動作波形を示した図である。図5において説明したように、スイッチングノイズihfが発生したときに、半導体素子Qを再度ターンオンすることができれば、発生した並列共振を小さくし、スイッチングノイズihfを減衰させることができる。半導体素子Qに、このような動作を行わせるべく、図1の本実施例に係る半導体素子Qの駆動回路50においては、フィードバック回路10が設けられている。
Based on the points described in FIG. 5, the driving
図1において、フィードバック回路10を形成するダイオードDrと、抵抗Rrが半導体素子Qのゲートとソースとの間に接続されている。ソースは、信号用ソース端子source(sig)と主回路ソース端子source(power)の2種類があるが、ダイオードDrは、主回路ソース端子source(power)側に接続されている。また、ダイオードDrは、カソードが半導体素子Qのゲートに接続され、アノードがソースに接続されている。ダイオードDrと抵抗Rrは、直列接続されており、図1においては、ダイオードDrのカソードと半導体素子Qのゲートとの間に挿入接続されているが、これは、アノードと半導体素子Qのソースとの間に挿入接続されていてもよい。
In FIG. 1, a diode Dr forming a
次に、図1及び図2を用いて、本実施例に係る半導体素子Qの駆動回路50の動作について説明する。図2は、実施例1に係る半導体素子Qの駆動回路50の動作波形を示した図である。図2において、Vgはゲート電圧、ichはチャネル電流、idはドレインに流れ込む電流、Vdsはドレイン−ソース間電圧、ihfはスイッチングノイズ(電流)、irは共振電流を示す。
Next, the operation of the
図2(a)は、比較対象となる従来の動作波形を示した図である。図1及び図2(a)において、ゲート電圧Vgがターンオフされると、チャネル電流ichが流れなくなり、ドレインにも電流idが流れ込まなくなる。しかしながら、図1において示されるように、電磁誘導作用により、出力容量Cossを電流が流れてドレイン−ソース間電圧Vdsが発生し、これはスナバコンデンサCsにより抑制されるが、このときドレイン側配線インダクタンスLsd、ソース側配線インダクタンスLss、出力容量Coss及びスナバコンデンサCs間で別の共振が発生し、スイッチングノイズihfが発生してしまう。 FIG. 2A is a diagram showing a conventional operation waveform to be compared. 1 and 2A, when the gate voltage Vg is turned off, the channel current ich does not flow, and the current id does not flow into the drain. However, as shown in FIG. 1, due to electromagnetic induction action, current flows through the output capacitance Coss to generate the drain-source voltage Vds, which is suppressed by the snubber capacitor Cs. At this time, the drain side wiring inductance Another resonance occurs among Lsd, source-side wiring inductance Lss, output capacitance Coss, and snubber capacitor Cs, and switching noise ihf is generated.
ここで、フィードバック回路10が存在しなければ、スイッチングノイズihfが図2(a)のように残ってしまうが、本実施例に係る半導体素子Qの駆動回路においては、スイッチングノイズihfが発生したときに、電磁誘導作用により、配線インダクタンスLssの両端に下側が高電位となる誘導起電力が発生し、この誘導起電力により発生した電圧による電流が、ダイオードDr及び抵抗Rrを介して半導体素子Qのゲートに流れ込むフィードバック回路10を形成している。ソース側配線インダクタンスLssから半導体素子Qのゲートに向かって電流が流れると、半導体素子Qの入力容量Cissに電荷が蓄積され、ゲート電圧Vgが上昇する。そして、ゲート電圧Vgの上昇により、半導体素子Qがオンすると、スイッチングノイズihfは、半導体素子Qのオン抵抗Ronにより電力消費され、スイッチングノイズihfを抑制することができる。
Here, if the
図2(b)は、実施例1に係る半導体素子Qの駆動回路50の動作波形を示した図である。つまり、本実施例に係る半導体素子Qの駆動回路50のフィードバック回路10により、スイッチングノイズにより発生した誘導起電力が、半導体素子Qのゲートにフィードバックされた場合の動作波形を示した図である。図2(b)において、ゲート電圧Vgが下降中に、半導体素子Qがオンした間だけ高くなり、同じタイミングでチャネル電流ichが流れていることが示されている。また、同じタイミングで共振電流irが流れ、それにより、スイッチングノイズihfが抑制されていることが示されている。このように、本実施例に係る半導体素子Qの駆動回路50によれば、スイッチングノイズihfが発生したときに、これを配線インダクタンスLssにより発生する誘導起電力により検出し、この検出信号に同期させてゲート電圧にオン信号を与えることにより半導体素子Qをオンさせ、半導体素子Qのオン抵抗Ronによりスイッチングノイズihfを減衰させることができる。つまり、半導体素子Qが高速にターンオフし、高周波のスイッチングノイズihfが発生しても、これに同期させてスイッチングノイズihfを減衰させるフィードバック制御を自動的に行うことができるので、高速かつ低損失なターンオフ動作を行うことが可能となる。なお、ソース側配線インダクタンスLssで発生した誘導起電力による電流を迅速に半導体素子Qのゲートにフィードバックする観点から、ダイオードDrは、周波数特性の良好な高速なダイオードDrが適用されることが好ましく、例えば、ショットキーバリアダイオード等が適用されてもよい。その他、通常のPINダイオードよりも高速であり、ショットキーバリアダイオードに近いレベル又はそれ以上の高速のダイオードDrであれば、種々のダイオードDrを適用することができる。
FIG. 2B is a diagram illustrating operation waveforms of the
図6は、実施例1に係る半導体素子Qの駆動回路50のフィードバック時の動作を説明するための等価回路図である。図6において、図1で示された半導体素子Qは、可変抵抗Ronで置き換えられている。また、Zgは、図1におけるゲート駆動回路20のスイッチS2の出力インピーダンスであり、ターンオフ時の入力容量Cissに対する放電抵抗となる。他の構成要素は、図1に示した半導体素子Qの駆動回路50と同様である。
FIG. 6 is an equivalent circuit diagram for explaining an operation at the time of feedback of the
図6において、半導体素子Qの入力容量Cissは、寄生のソース側配線インダクタンスLss、ダイオードDr、抵抗Rr、インピーダンスZgを介して回路を形成している。半導体素子Qがターンオフしたときには、可変抵抗Ronは∞の状態である。半導体素子Qのターンオフによりスイッチングノイズihfが発生し、スイッチングノイズihf発生に伴うソース側配線インダクタンスLssの誘導起電圧によって共振電流irが入力容量Cissに流れる。共振電流irによって入力容量Cissが充電されると、半導体素子Qがオンして可変抵抗Ronが小さくなるので、図2に示したように、スイッチングノイズihfの値が急激に減少する。このように、スイッチングノイズihfが発生してから、可変抵抗Ronを小さくしてこれにスイッチングノイズihfを流すことにより、スイッチングノイズihfを急激に減少させることができる。 In FIG. 6, the input capacitance Ciss of the semiconductor element Q forms a circuit via a parasitic source side wiring inductance Lss, a diode Dr, a resistor Rr, and an impedance Zg. When the semiconductor element Q is turned off, the variable resistor Ron is in the ∞ state. Switching noise ihf is generated due to the turn-off of the semiconductor element Q, and the resonance current ir flows to the input capacitance Ciss by the induced electromotive voltage of the source side wiring inductance Lss accompanying the generation of the switching noise ihf. When the input capacitance Ciss is charged by the resonance current ir, the semiconductor element Q is turned on and the variable resistance Ron is reduced, so that the value of the switching noise ihf is rapidly reduced as shown in FIG. As described above, after the switching noise ihf is generated, the switching noise ihf can be drastically reduced by reducing the variable resistance Ron and causing the switching noise ihf to flow therethrough.
次に、図7及び図8を用いて、抵抗Rrの設定の仕方について説明する。図7は、本実施例に係る半導体素子Qの駆動回路のフィードバック時の動作を更に詳細に説明するための等価回路図である。 Next, how to set the resistance Rr will be described with reference to FIGS. FIG. 7 is an equivalent circuit diagram for explaining in more detail the operation at the time of feedback of the drive circuit of the semiconductor element Q according to the present embodiment.
図7において、ターンオフ時にスイッチングノイズihfが発生すると、入力容量Ciss、ダイオードDr、抵抗Rr、インピーダンスZgにソース側配線インダクタンスLssの誘導起電圧VLが印加される。誘導起電圧VLは、ドレイン側配線インダクタンスLsd、ソース側配線インダクタンスLss、半導体素子Qの出力容量Coss及び遮断電流の初期値で決定する。誘導起電圧VLによってフィードバック回路10に流れる共振電流irは、インピーダンスZgと抵抗Rrによって減衰する。インピーダンスZgに誘導起電圧VLから電流が流れ続けると、再オフするための放電電流が入力容量CissからインピーダンスZgに流れ難くなり、オン時間が無駄に長くなる。
In FIG. 7, when the switching noise ihf is generated at the time of turn-off, the induced electromotive voltage VL of the source side wiring inductance Lss is applied to the input capacitance Ciss, the diode Dr, the resistor Rr, and the impedance Zg. The induced electromotive voltage VL is determined by the drain side wiring inductance Lsd, the source side wiring inductance Lss, the output capacitance Coss of the semiconductor element Q, and the initial value of the cutoff current. The resonance current ir flowing in the
図8は、図7に係る等価回路の動作を説明するための波形図である。図8(a)は、図7のフィードバックが安定動作しているときの波形図を示しており、図8(b)は、図7のフィードバックが不安定動作しているときの波形図を示している。 FIG. 8 is a waveform diagram for explaining the operation of the equivalent circuit according to FIG. FIG. 8A shows a waveform diagram when the feedback of FIG. 7 is operating stably, and FIG. 8B shows a waveform diagram when the feedback of FIG. 7 is operating unstable. ing.
図8(b)において、オン抵抗Ronが長時間オンになって低抵抗の状態が継続した状態が示されており、このとき、共振電流irが振動していることが分かる。一方、図8(a)においては、オン抵抗Ronは、短時間だけオンとなって低抵抗の状態となり、このとき、共振電流irは、振動せず、一瞬だけ流れて収束して0となっている。 FIG. 8B shows a state in which the on-resistance Ron is on for a long time and the low-resistance state continues, and at this time, it can be seen that the resonance current ir vibrates. On the other hand, in FIG. 8A, the on-resistance Ron is turned on for a short time and is in a low resistance state. At this time, the resonance current ir does not oscillate and flows for a moment and converges to zero. ing.
このように、オン抵抗Ronが長時間オンとなっている状態になると、共振電流irはすぐには収束せず、しばらく振動してしまう。これは、図6において、フィードバック回路10内で別の共振が発生したと考えてもよい。図8から分かるように、半導体素子Qがオンとなる時間は、あまり長時間継続せず、短時間に一瞬だけオンとなることが好ましい。
As described above, when the on-resistance Ron is on for a long time, the resonance current ir does not converge immediately but vibrates for a while. This may be considered that another resonance has occurred in the
ここで、図6に戻ると、インピーダンスZgは、入力容量Cissの放電抵抗であるので、半導体素子Qを高速にターンオフする前提から、通常、極めて小さな値に設定される。また、ソース側配線インダクタンスLssの値は、不明確であったり、ばらついたりする。よって、本実施例に係る半導体素子Qの駆動回路50においては、共振電流irの減衰を確実に行うように、抵抗Rrの適切に設定し、共振電流irの振動により、半導体素子Qのオン時間が無駄に長くなり、スイッチング損失が増大することを抑制することが好ましい。つまり、共振電流irが、半導体素子Qを一瞬だけオンさせ、その後は共振電流irが流れ続けて振動しないように、抵抗Rrで適切に共振電流irを減衰させるような設定とする。
Here, returning to FIG. 6, since the impedance Zg is a discharge resistance of the input capacitance Ciss, it is normally set to an extremely small value on the assumption that the semiconductor element Q is turned off at high speed. Further, the value of the source side wiring inductance Lss is unclear or varies. Therefore, in the driving
図7に戻り、誘導起電圧VLが高周波成分を含む場合、ダイオードDrの周波数特性が悪いと、フィードバック回路内で発振が起こるので、ダイオードDrには、周波数特性の良い高速ダイオードを使用することが好ましい。例えば、ダイオードDrには、ショットキーバリアダイオードを適用するようにしてもよい。 Returning to FIG. 7, when the induced electromotive voltage VL includes a high frequency component, if the frequency characteristics of the diode Dr are poor, oscillation occurs in the feedback circuit. Therefore, a high speed diode having good frequency characteristics may be used as the diode Dr. preferable. For example, a Schottky barrier diode may be applied to the diode Dr.
また、他に、抵抗Rrの代わりに、ダイオードDrの順方向電圧降下(V−I特性)を利用して、抵抗Rrを代用するようにしてもよい。逆に、配線インダクタンスLssの値が小さく、誘導起電圧VLの値が入力容量Cissを充電するのに十分なエネルギーを蓄えていない場合には、抵抗Rrの端子を、配線インダクタンスLssが大きくなるように接続してよい。 In addition, instead of the resistor Rr, the resistor Rr may be substituted by using the forward voltage drop (VI characteristic) of the diode Dr. Conversely, when the value of the wiring inductance Lss is small and the value of the induced electromotive voltage VL does not store enough energy to charge the input capacitance Ciss, the terminal of the resistor Rr is set so that the wiring inductance Lss becomes large. You may connect to.
次に、図9乃至図11を用いて、本実施例に係る半導体素子Qの駆動回路50aを実際に適用した実験結果について説明する。
Next, experimental results in which the
図9は、実験の対象となった実施例1に係る半導体素子Qの駆動回路50aの適用図である。図1に示した半導体素子Qの駆動回路50とほぼ同様であるが、フィードバック回路10aにつき、ダイオードDrのアノードと半導体素子Qのソースの間に抵抗Rrが挿入接続されている点で、図1に係る半導体素子Qの駆動回路50と異なっている。また、ゲート駆動回路20は、図9に係る半導体素子Qの駆動回路50aにおいては省略されている。他の構成要素については、図1に係る半導体素子Qの駆動回路50と同様である。
FIG. 9 is an application diagram of the
図9において、本実験においては、スナバコンデンサCs、出力容量Cossを介して発生する高周波スイッチングノイズによって発生する誘導起電圧Vs、ドレイン−ソース間電圧Vds、及びゲート電圧Vgsを測定対象として評価した。なお、誘導起電圧Vsは、低減のターゲットであるスイッチングノイズによって誘起されるので、誘導起電圧Vsの測定で、スイッチングノイズの周波数成分と振幅の変化を測定することができる。 9, in this experiment, the induced electromotive voltage Vs, drain-source voltage Vds, and gate voltage Vgs generated by the high frequency switching noise generated via the snubber capacitor Cs and the output capacitance Coss were evaluated as measurement objects. In addition, since the induced electromotive voltage Vs is induced by switching noise that is a target for reduction, changes in the frequency component and amplitude of the switching noise can be measured by measuring the induced electromotive voltage Vs.
図10は、図9に示した実施例1に係る半導体素子Qの駆動回路50aの誘導起電圧Vs、ドレイン−ソース間電圧Vds、及びゲート電圧Vgsについて、波形グラフを示した図である。
FIG. 10 is a diagram illustrating a waveform graph of the induced electromotive voltage Vs, the drain-source voltage Vds, and the gate voltage Vgs of the
図10(a)は、実施例1に係る半導体素子Qの駆動回路50aを適用しない場合の比較用の波形グラフであり、図9のフィードバック回路10を設けない場合の波形グラフである。図10(a)に示すように、誘導起電圧Vsの振動の主成分は75〔MHz〕であり、ドレイン−ソース間電圧Vdsの振動の主成分27〔MHz〕よりも高周波になる。これは、共振周波数が経路のインダクタンスLとキャパシタンスCの積で決まるのに対して、ドレイン−ソース間電圧Vdsの共振周波数は主にスナバコンデンサCs及び配線インダクタンスLs1、Ls2で定まり、誘導起電圧Vsの共振周波数は主に出力容量Coss、ソース側配線インダクタンスLss及びドレイン側配線インダクタンスLsdで定まり、かつCs>Cossとして回路設計を行っているためである。このように、ドレイン−ソース間電圧Vdsの振動とは別にスナバコンデンサCsを接続すると、出力容量Cossと配線インダクタンスLss、Lsdを介して高周波スイッチングノイズが発生するのが分かる。
FIG. 10A is a waveform graph for comparison when the
一方、図10(b)は、実施例1に係る半導体素子Qの駆動回路50aを適用した場合の各波形である。図10(b)において、誘導起電圧Vs及びゲート電圧Vgsの波形から、高周波成分が除去されていることが分かる。
On the other hand, FIG. 10B shows respective waveforms when the
図11は、図10の誘導起電圧Vsを周波数解析したグラフである。図11において、本実施例に係る半導体素子Qの駆動回路50aを適用することにより、スイッチングで発生する75〔MHz〕の高周波スイッチングノイズが低減していることが分かる。また、図11において、27〔MHz〕成分に関しても、スイッチングノイズの低減を確認できる。スナバコンデンサCsと出力容量Cossは並列に接続されているので、ドレイン−ソース間電圧Vdsで確認したスナバコンデンサCs、配線インダクタンスLs1、Ls2を流れる共振電流は実際には微小に出力容量Coss側に流入しており、その電流に対する低減効果も示している。
FIG. 11 is a graph obtained by frequency analysis of the induced electromotive voltage Vs of FIG. In FIG. 11, it can be seen that the high frequency switching noise of 75 [MHz] generated by switching is reduced by applying the driving
このように、実施例1に係る半導体素子Qの駆動回路によれば、半導体素子QにパワーMOSFETのような高速スイッチング素子を用いた場合でも、簡素な構成で高速でスイッチング動作させることができるとともに、スイッチングノイズを低減し、スイッチング損失を減少させることができる。 As described above, according to the drive circuit for the semiconductor element Q according to the first embodiment, even when a high-speed switching element such as a power MOSFET is used as the semiconductor element Q, the switching operation can be performed at a high speed with a simple configuration. , Switching noise can be reduced and switching loss can be reduced.
図12は、本発明を適用した実施例2に係る半導体素子Qの駆動回路50bの全体構成を示した図である。図12において、実施例2に係る半導体素子Qの駆動回路50bは、半導体素子Qのモジュール30の内部にダイオードDrを格納することで、ゲート駆動回路の誤配線や部品点数の増加を防止している。本発明に係る半導体装置の駆動回路は、構成が簡素であるため、パワーMOSFET等のモジュール内部にダイオードDrを格納することができる。
FIG. 12 is a diagram showing an overall configuration of a
図12において、本実施例に係る半導体素子Qの駆動回路50bにおいて、半導体素子Qモジュール30は、ドレイン端子drainと、ゲート端子gateと、信号用ソース端子source(sig)と、主回路ソース端子source(power)に加えて、アノード端子anodeを備えている。そして、ダイオードDrのカソードは、半導体素子Qのゲートに接続され、アノードはアノード端子anodeに接続されている。ダイオードDrは、実施例1と同様に、ショットキーバリアダイオード等の高速ダイオードが適用されてよい。
12, in the
一方、半導体素子Qモジュール30の外部には、ドレイン端子drainと主回路ソース端子source(power)間にスナバコンデンサCsが接続されるとともに、アノード端子anodeと主回路ソース端子source(power)間に抵抗Rrが接続されている。パワーMOSFET等の半導体素子Qの遮断電流やスイッチング速度は、使用する電力変換機によって異なるので、各回路に応じたスナバコンデンサCsを選定する場合が多い。よって、本実施例に係る半導体素子Qの駆動回路50bにおいては、スナバコンデンサCsはモジュール30の外付けとして、種々の選択を可能としている。また、抵抗RrもスナバコンデンサCsに応じて適切に設計を行うので、これも外付けとし、スナバコンデンサCsの選定に応じて適切な抵抗Rrを設定して、フィードバック回路10bを構成できるようにしている。
On the other hand, a snubber capacitor Cs is connected between the drain terminal drain and the main circuit source terminal source (power) outside the semiconductor
このように、実施例2に係る半導体素子Qの駆動回路50bによれば、ダイオードDrを半導体素子Qのモジュール30内に格納してゲート回路の誤配線や部品点数の増加を防止するとともに、スナバコンデンサCs及び抵抗Rrは選定の自由度を残し、適切なサージ電圧と高周波スイッチングノイズの抑制を行うことができる。
As described above, according to the
図13は、本発明を適用した実施例3に係る半導体素子Qの駆動回路50cの全体構成を示した図である。図13において、実施例3に係る半導体素子Qの駆動回路50cは、ダイオードDrをモジュール30aに格納しており、ダイオードDrのカソードが半導体素子Qのゲートに接続されている点で、実施例2に係る半導体素子Qの駆動回路50bと共通するが、モジュール30aにアノード端子anodeは設けられておらず、ダイオードDrのアノードがモジュール30a内で主回路ソース端子source(power)に接続されている点で、異なっている。また、実施例3に係る半導体素子Qの駆動回路50cは、スナバコンデンサCsが、モジュール30aの内部に格納されている点でも、実施例2に係る半導体素子Qの駆動回路50bと異なっている。更に、実施例3に係る半導体素子Qの駆動回路50cは、フィードバック回路10cにおいて、ダイオードDrに接続されている抵抗Rrが存在しない点でも、実施例1及び実施例2に係る半導体素子Qの駆動回路50、50a、50bと異なっている。
FIG. 13 is a diagram showing an overall configuration of a
このように、スナバコンデンサCsを半導体素子Qのモジュール30a内に格納するように構成してもよい。この場合には、ソース側配線インダクタンスLssが小さくなるように、モジュール30aを設計すればよい。これにより、フィードバック回路10cに大きな抵抗Rrを設ける必要が無くなり、ダイオードDrのオン特性(オン抵抗)を利用することで、モジュール30a内でフィードバック回路10cを完結させることが可能となる。また、ゲート駆動回路に用いる部品点数を、フィードバック回路10cを設けないゲート駆動回路と同様にすることができ、モジュール30a外部の部品点数を全く増加させることなく、サージ電圧と高周波スイッチングノイズの抑制を行うことができる。
Thus, the snubber capacitor Cs may be configured to be stored in the
なお、実施例3に係る半導体素子Qの駆動回路50cにおいても、半導体素子Qは、MOSFET等の高速スイッチング可能な半導体素子Qが適用されてよく、ダイオードDrには、ショットキーバリアダイオード等の高速ダイオードが適用されることが好ましい。
In the
このように、実施例3に係る半導体素子Qの駆動回路50cによれば、スナバコンデンサCsをモジュール30a内に一体化して格納するともに、ソース側配線インダクタンスLssを小さく設定することにより、フィードバック回路10cに必要とされる抵抗RrをダイオードDrのオン抵抗で代用させ、ゲート駆動回路の部品点数を、アクティブゲートを用いないゲート駆動回路と同様にすることができる。
Thus, according to the
図14は、本発明を適用した実施例4に係る半導体素子Qの駆動回路50dの全体構成を示した図である。図14において、実施例4に係る半導体素子Qの駆動回路50dは、実施例1の図9に係る半導体素子Qの駆動回路50aから、スナバコンデンサCsを取り除いた回路構成となっている。このように、本発明は、スナバコンデンサCsを接続しない半導体素子Qの駆動回路50dにも適用することがでる。この場合にも、高速スイッチングにより、MOSFET等の半導体素子Qを高速ターンオフしたときには、電磁誘導作用によりソース側配線インダクタンスLssの両端に誘導起電圧Vsが発生する点は同様である。そして、共振電流irがフィードバック回路10aを流れて抵抗RrとダイオードDrを介して半導体素子Qのゲートに流れ込み、入力容量Cissに電荷が蓄積されたら、ゲート電圧Vgの上昇により半導体素子Qがオンすれば、スイッチングノイズを減衰させることができる。なお、個々の構成要素については、実施例1の図9に係る半導体素子Qの駆動回路50aと同様であるので、同一の参照符号を付してその説明を省略する。
FIG. 14 is a diagram illustrating an overall configuration of a
図15は、実施例4に係る半導体素子Qの駆動回路50dのソース側配線インダクタンスLssに発生する誘導起電圧Vs及びゲート電圧Vgsの波形グラフを示した図である。図15(a)は、実施例4に係る半導体素子Qの駆動回路50dが適用されていない場合の対比用の波形図であり、図15(b)は、実施例4に係る半導体素子Qの駆動回路50dが適用された場合の波形図である。
FIG. 15 is a diagram illustrating a waveform graph of the induced electromotive voltage Vs and the gate voltage Vgs generated in the source-side wiring inductance Lss of the
図15(a)と図15(b)とを比較すると、本実施例に係る半導体素子Qの駆動回路50dを適用した図15(b)の波形図が、本実施例に係る半導体素子Qの駆動回路50dを適用しない図15(a)の波形図よりもVs、Vgsの双方において振動が抑制されており、スイッチングノイズの減衰効果が得られていることが分かる。
15A is compared with FIG. 15B, the waveform diagram of FIG. 15B to which the
図16は、図15の誘導起電圧Vsを周波数解析した周波数グラフを示した図である。図16においても、本実施例に係る半導体素子Qの駆動回路50dを適用した周波数特性の方が、本実施例に係る半導体素子Qの駆動回路50dを適用しない周波数特性よりも振動が抑制されており、スイッチングノイズが抑制されていることが分かる。
FIG. 16 is a diagram showing a frequency graph obtained by frequency analysis of the induced electromotive voltage Vs shown in FIG. Also in FIG. 16, the frequency characteristic to which the
このように、実施例4に係る半導体素子Qの駆動回路50dによれば、スナバコンデンサCsを有しない半導体素子Qの駆動回路50dについても、ターンオフ時のスイッチングノイズを抑制することができ、高速かつ低損失のターンオフを行うことができる。
Thus, according to the
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。 The preferred embodiments of the present invention have been described in detail above. However, the present invention is not limited to the above-described embodiments, and various modifications and substitutions can be made to the above-described embodiments without departing from the scope of the present invention. Can be added.
10、10a、10b、10c フィードバック回路
20 ゲート駆動回路
30、30a モジュール
50、50a、50b、50c、50d 半導体素子の駆動回路
Q 半導体素子
Dr ダイオード
Rr 抵抗
Ron オン抵抗(可変抵抗)
Cs スナバコンデンサ
Lsd ドレイン側配線インダクタンス
Lss ソース側配線インダクタンス
Ls1、Ls2 配線インダクタンス
Ciss 入力容量
Coss 出力容量
S1、S2 スイッチ
drain ドレイン端子
gate ゲート端子
source(sig) 信号用ソース端子
source(power) 主回路ソース端子
anode アノード端子
10, 10a, 10b,
Cs Snubber capacitor Lsd Drain side wiring inductance Lss Source side wiring inductance Ls1, Ls2 Wiring inductance Ciss Input capacity Coss Output capacity S1, S2 Switch drain Drain terminal gate Gate terminal source (sig) Signal source terminal source (power) Main circuit source terminal anode anode terminal
Claims (8)
前記半導体素子のゲートにダイオードのカソードを接続し、前記半導体素子のソースに前記ダイオードのアノードを接続するとともに、
前記ゲートと前記カソードとの間又は前記ソースと前記アノードとの間に抵抗が挿入接続されたフィードバック回路を有することを特徴とする半導体素子の駆動回路。 A drive circuit for a semiconductor element,
A cathode of a diode is connected to the gate of the semiconductor element, and an anode of the diode is connected to a source of the semiconductor element;
A drive circuit for a semiconductor element, comprising a feedback circuit in which a resistor is inserted and connected between the gate and the cathode or between the source and the anode.
前記抵抗及び前記スナバコンデンサは、前記モジュールの外部に設けられたことを特徴とする請求項6に記載の半導体素子の駆動回路。 The semiconductor element and the diode are accommodated in a module,
7. The semiconductor element driving circuit according to claim 6, wherein the resistor and the snubber capacitor are provided outside the module.
前記半導体素子のゲートにダイオードのカソードを接続し、前記半導体素子のソースに前記ダイオードのアノードを接続したフィードバック回路を有し、
前記ダイオードのオン抵抗は、前記半導体素子のスイッチングオフ時に、前記フィードバック回路により前記ゲートに供給される電流が、発振を起こさない大きさに設定されたことを特徴とする半導体素子の駆動回路。 A drive circuit for a semiconductor device housed in a module,
A feedback circuit in which a cathode of a diode is connected to a gate of the semiconductor element, and an anode of the diode is connected to a source of the semiconductor element;
The on-resistance of the diode is set to a magnitude that does not cause oscillation of the current supplied to the gate by the feedback circuit when the semiconductor element is switched off.
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