JP2009246315A - Substrate incorporating component and mounting structure - Google Patents
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Abstract
Description
本発明は、各種オーディオビジュアル機器や家電機器、通信機器、コンピュータ機器又はその周辺機器などの電子機器に使用される部品内蔵基板と、かかる部品内蔵基板に部品を実装した実装構造体に関するものである。 The present invention relates to a component-embedded substrate used in electronic devices such as various audiovisual devices, home appliances, communication devices, computer devices, and peripheral devices thereof, and a mounting structure in which components are mounted on the component-embedded substrate. .
従来より、ＩＣ（Integrated Circuit）若しくはＬＳＩ（Large Scale Integration）等の半導体素子、又はコンデンサ等の電子部品を実装することが可能な配線基板が知られている。 2. Description of the Related Art Conventionally, a wiring substrate on which a semiconductor element such as an IC (Integrated Circuit) or LSI (Large Scale Integration) or an electronic component such as a capacitor can be mounted is known.
近年では、電子機器の小型化を目的として、電子部品を配線基板内部に内蔵した部品内蔵基板が開発されている。（下記特許文献１参照）。 In recent years, for the purpose of downsizing electronic equipment, a component-embedded board in which an electronic component is built in a wiring board has been developed. (See Patent Document 1 below).
なお、特許文献１に記載の技術では、積層セラミックコンデンサチップをキャビティ内に仮設置し、積層セラミックコンデンサチップの周りの隙間に樹脂を充填している。
しかしながら、上述した特許文献１に記載の技術では、積層セラミックコンデンサチップの周りの隙間に樹脂を充填して熱硬化させる際に、積層セラミックコンデンサチップの位置がずれてしまい、積層セラミックコンデンサチップの電極と配線基板のビアホール導体との電気接続に不良が生じ、積層セラミックコンデンサチップが正常に作動しないことがあった。 However, in the technique described in Patent Document 1 described above, when the resin is filled in the gap around the multilayer ceramic capacitor chip and thermally cured, the position of the multilayer ceramic capacitor chip is shifted, and the electrode of the multilayer ceramic capacitor chip is displaced. In some cases, the electrical connection between the wiring board and the via-hole conductor of the wiring board is defective, and the multilayer ceramic capacitor chip does not operate normally.
本発明は、上述した課題に鑑みなされたものであって、キャビティ内にて電子部品の位置ずれが抑制された部品内蔵基板および実装構造体を提供することを目的とする。 The present invention has been made in view of the above-described problems, and an object of the present invention is to provide a component-embedded substrate and a mounting structure in which displacement of electronic components in the cavity is suppressed.
上記の課題を解決するため、本発明の部品内蔵基板は、キャビティが形成され、該キャビティの内壁面から突出する複数の凸部を厚み方向に配列してなる基体と、前記キャビティに設けられ、且つ前記複数の凸部の少なくとも２つ以上と当接する電子部品と、を備えたことを特徴とする。 In order to solve the above-described problem, the component-embedded substrate of the present invention is provided with a base in which a cavity is formed and a plurality of protrusions protruding from the inner wall surface of the cavity are arranged in the thickness direction, and the cavity. And an electronic component that contacts at least two or more of the plurality of convex portions.
また、本発明の部品内蔵基板は、前記複数の凸部の間の隙間に樹脂が充填されており、該樹脂が前記電子部品と接着していることを特徴とする。 The component-embedded substrate of the present invention is characterized in that a resin is filled in a gap between the plurality of convex portions, and the resin is bonded to the electronic component.
また、本発明の部品内蔵基板は、前記凸部の頂部の表面が湾曲しているとともに、その湾曲面の一部が前記電子部品と当接していることを特徴とする。 The component-embedded substrate of the present invention is characterized in that the top surface of the convex portion is curved and a part of the curved surface is in contact with the electronic component.
また、本発明の部品内蔵基板は、前記樹脂の一部が、前記凸部の前記湾曲面における前記当接部の周辺部と前記電子部品の側面との間の隙間に充填されていることを特徴とする。 In the component-embedded substrate of the present invention, a part of the resin is filled in a gap between a peripheral portion of the contact portion and a side surface of the electronic component on the curved surface of the convex portion. Features.
また、本発明の部品内蔵基板は、前記基体が、熱分解温度の異なる２種以上の樹脂層を交互に複数層積層したものであって、前記凸部が、熱分解温度の高い前記樹脂層の一端であることを特徴とする。 In the component-embedded substrate of the present invention, the base body is obtained by alternately laminating two or more types of resin layers having different thermal decomposition temperatures, and the convex portion has the resin layer having a high thermal decomposition temperature. It is one end of this.
また、本発明の部品内蔵基板は、熱分解温度の低い前記樹脂層にはフィラーが含有されており、前記フィラーの一部が前記キャビティの内壁面から露出しており、該露出したフィラーの一部を前記樹脂が被覆していることを特徴とする。 In the component-embedded substrate of the present invention, the resin layer having a low thermal decomposition temperature contains a filler, and a part of the filler is exposed from the inner wall surface of the cavity. The portion is covered with the resin.
また、本発明の部品内蔵基板は、前記電子部品が直方体形状であって、前記キャビティの内壁面および該内壁面と対向する対向面の両面から突出した前記凸部が、前記電子部品の側面と当接していることを特徴とする。 In the component-embedded substrate of the present invention, the electronic component has a rectangular parallelepiped shape, and the convex portion protruding from both the inner wall surface of the cavity and the opposing surface facing the inner wall surface is formed on the side surface of the electronic component. It is characterized by abutting.
また、本発明の部品内蔵基板は、前記凸部が前記電子部品の４つの側面と当接していることを特徴とする。 In the component-embedded substrate of the present invention, the convex portion is in contact with four side surfaces of the electronic component.
また、本発明の部品内蔵基板は、前記凸部が前記電子部品と該電子部品の外周に沿って連続的に当接していることを特徴とする。 In the component-embedded substrate of the present invention, the convex portion is in continuous contact with the electronic component along the outer periphery of the electronic component.
また、本発明の実装構造体は、前記部品内蔵基板と、前記部品内蔵基板の主面に搭載され、前記電子部品と電気的に接続される実装部品と、を備えたことを特徴とする。 According to another aspect of the present invention, there is provided a mounting structure including the component-embedded substrate and a mounting component mounted on a main surface of the component-embedded substrate and electrically connected to the electronic component.
本発明は、キャビティ内にて電子部品の位置ずれが抑制された部品内蔵基板および実装構造体を提供することができる。 The present invention can provide a component-embedded substrate and a mounting structure in which displacement of electronic components in the cavity is suppressed.
以下に、本発明の実施形態に係る部品内蔵基板を含む実装構造体を図面に基づいて詳細に説明する。図１は、実装構造体の平面図であって、図２は、実装構造体の断面図である。また、図３は、図２のＲ１部分を拡大した断面図である。 Hereinafter, a mounting structure including a component built-in substrate according to an embodiment of the present invention will be described in detail with reference to the drawings. FIG. 1 is a plan view of the mounting structure, and FIG. 2 is a cross-sectional view of the mounting structure. FIG. 3 is an enlarged cross-sectional view of a portion R1 in FIG.
実装構造体１は、基板としての部品内蔵基板２と、部品内蔵基板２に半田等のバンプ３を介してフリップチップ実装された、ＩＣ若しくはＬＳＩ等の半導体体素子等の実装部品４と、を含んで構成されている。 The mounting structure 1 includes a component-embedded substrate 2 as a substrate, and a mounted component 4 such as a semiconductor element such as an IC or LSI that is flip-chip mounted on the component-embedded substrate 2 via bumps 3 such as solder. It is configured to include.
また、部品内蔵基板２は、キャビティＣが形成されている基体５と、基体５のキャビティＣに設けられている電子部品としての半導体素子６と、を含んで構成されている。 The component-embedded substrate 2 includes a base body 5 in which a cavity C is formed and a semiconductor element 6 as an electronic component provided in the cavity C of the base body 5.
基体５は、フィルム層９と接着層１０とを交互に複数積層して構成されている。なお、フィルム層９と接着層１０とは、熱分解温度が異なる樹脂層である。 The substrate 5 is configured by alternately laminating a plurality of film layers 9 and adhesive layers 10. The film layer 9 and the adhesive layer 10 are resin layers having different thermal decomposition temperatures.
基体５に含まれる各フィルム層９は、同一の材料からなることが好ましい。これにより基体５に歪みや反りが生じることを抑制できる。また、フィルム層９は、耐熱性と硬さに優れた特性の材料であることが好ましい。フィルム層９は、精密に厚みが制御されており、厚みのばらつきが少なく平坦性が高いため、部品内臓基板２の平坦性を高めることができる。フィルム層９の厚みは、例えば２μｍ以上３０μｍ以下となるように設定されている。なお、フィルム層９の厚みは、接着層１０の厚みよりも大きくなるように設定されている。 Each film layer 9 included in the substrate 5 is preferably made of the same material. As a result, it is possible to suppress the substrate 5 from being distorted or warped. Moreover, it is preferable that the film layer 9 is a material excellent in heat resistance and hardness. The thickness of the film layer 9 is precisely controlled, and the flatness of the component-embedded substrate 2 can be improved because the thickness variation is small and the flatness is high. The thickness of the film layer 9 is set to be 2 μm or more and 30 μm or less, for example. The thickness of the film layer 9 is set to be larger than the thickness of the adhesive layer 10.
フィルム層９としては、例えば、ポリパラフェニレンベンズビスオキサゾール樹脂、全芳香族ポリアミド樹脂、全芳香族ポリエステル樹脂又は液晶ポリマー樹脂等、あるいはこれらの樹脂の混合物を用いることができる。なお、液晶ポリマーとは、溶融時に液晶状態あるいは光学的に複屈折する性質を有するポリマーを指し、一般に溶液状態で液晶性を示すリオトロピック液晶ポリマーや溶融時に液晶性を示すサーモトロピック液晶ポリマー、あるいは熱変形温度で分類される１型・２型・３型すべての液晶ポリマーを含むものである。 As the film layer 9, for example, polyparaphenylene benzbisoxazole resin, wholly aromatic polyamide resin, wholly aromatic polyester resin or liquid crystal polymer resin, or a mixture of these resins can be used. The liquid crystal polymer refers to a polymer having a property of being in a liquid crystal state or optically birefringent at the time of melting, generally a lyotropic liquid crystal polymer exhibiting liquid crystallinity in a solution state, a thermotropic liquid crystal polymer exhibiting liquid crystallinity at the time of melting, or heat. This includes all liquid crystal polymers of type 1, type 2 and type 3 classified by deformation temperature.
また、フィルム層９としては、平面方向の熱膨張率が−１０ｐｐｍ／℃以上１０ｐｐｍ／℃以下である低熱膨張樹脂フィルムを用いることが好ましい。低熱膨張樹脂フィルムとしては、例えば、ポリパラフェニレンベンズビスオキサゾール樹脂を含有する樹脂フィルムを使用することが好ましい。ポリパラフェニレンベンズビスオキサゾール樹脂を含有する樹脂フィルムは、平面方向の熱膨張率が−５ｐｐｍ／℃以上３ｐｐｍ／℃以下である。このような、ポリパラフェニレンベンズビスオキサゾール樹脂を含有する樹脂フィルムは吸水率が低いため、積層した場合でも内部の層に水分が蓄積されにくく、大気中に長期間保存された状態であっても、水分を除去する処理を行う必要がなく、製造工程を単純化することができる。 Moreover, as the film layer 9, it is preferable to use the low thermal expansion resin film whose thermal expansion coefficient of a plane direction is -10 ppm / degrees C or more and 10 ppm / degrees C or less. As the low thermal expansion resin film, for example, a resin film containing a polyparaphenylene benzbisoxazole resin is preferably used. The resin film containing the polyparaphenylenebenzbisoxazole resin has a thermal expansion coefficient in the plane direction of −5 ppm / ° C. or more and 3 ppm / ° C. or less. Such a resin film containing a polyparaphenylene benzbisoxazole resin has a low water absorption rate, so even when laminated, moisture is not easily accumulated in the inner layer, and even if it is stored in the atmosphere for a long time. Therefore, it is not necessary to perform a process for removing moisture, and the manufacturing process can be simplified.
接着層１０としては、熱硬化性樹脂又は熱可塑性樹脂等が使用される。かかる熱硬化性樹脂としては、例えば、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、ウレタン樹脂、シアネート樹脂、シリコン樹脂又はビスマレイミドトリアジン樹脂のうち少なくともいずれか一つを使用することができる。熱可塑性樹脂としては、半田リフロー時の加熱に耐える耐熱性を有する必要があることから、構成する材料の軟化温度が２００℃以上であることが望ましく、例えば、液晶ポリマー等を使用することができる。なお、接着層１０の熱膨張率は、例えば１０ｐｐｍ／℃以上８０ｐｐｍ／℃以下である。また、接着層１０は、乾燥後の厚みが例えば３μｍ以上３０μｍ以下となるように設定されている。 As the adhesive layer 10, a thermosetting resin or a thermoplastic resin is used. As such a thermosetting resin, for example, at least one of polyimide resin, acrylic resin, epoxy resin, urethane resin, cyanate resin, silicon resin, and bismaleimide triazine resin can be used. As the thermoplastic resin, since it is necessary to have heat resistance that can withstand heating during solder reflow, it is desirable that the softening temperature of the constituent material is 200 ° C. or higher, and for example, a liquid crystal polymer or the like can be used. . The thermal expansion coefficient of the adhesive layer 10 is, for example, 10 ppm / ° C. or more and 80 ppm / ° C. or less. The adhesive layer 10 is set so that the thickness after drying is, for example, 3 μm or more and 30 μm or less.
また、接着層１０には、図３に示すように、多数のフィラー１３が含有されていることが好ましい。接着層１０にフィラー１３が含有されていることによって、接着層１０の硬化前の粘度を調整することができ、接着層１０の厚み寸法を所望の値に近づけて接着層１０を形成することができる。フィラー１３は球状であって、フィラー１３の径は例えば０．０５μｍ以上６μｍ以下に設定されており、フィラー１３の熱膨張率は例えば−５ｐｐｍ／℃以上５ｐｐｍ／℃以下である。なお、フィラー１３は、例えば酸化珪素（シリカ）、炭化珪素、酸化アルミニウム、窒化アルミニウム又は水酸化アルミニウム等から成る。 The adhesive layer 10 preferably contains a large number of fillers 13 as shown in FIG. By including the filler 13 in the adhesive layer 10, the viscosity before curing of the adhesive layer 10 can be adjusted, and the adhesive layer 10 can be formed by bringing the thickness dimension of the adhesive layer 10 close to a desired value. it can. The filler 13 is spherical, and the diameter of the filler 13 is set to, for example, 0.05 μm or more and 6 μm or less, and the thermal expansion coefficient of the filler 13 is, for example, −5 ppm / ° C. or more and 5 ppm / ° C. or less. The filler 13 is made of, for example, silicon oxide (silica), silicon carbide, aluminum oxide, aluminum nitride, or aluminum hydroxide.
基体５には、導電層７ａ、ビア導体７ｂ、およびスルーホール導体７ｃが形成されている。なお、導電層７ａ、ビア導体７ｂ、およびスルーホール導体７ｃは、例えば銅、銀、金、アルミニウム、ニッケル又はクロム等の金属材料から成る。 The base 5 is provided with a conductive layer 7a, a via conductor 7b, and a through-hole conductor 7c. The conductive layer 7a, the via conductor 7b, and the through-hole conductor 7c are made of a metal material such as copper, silver, gold, aluminum, nickel, or chromium, for example.
かかる導電層７ａは、基体５の一主面および他主面に位置する信号線路７ａｘと、基体５の内部にて信号線路７ａｘと対向する箇所に位置するグランド層７ａｙと、を含んでいる。かかる信号線路７ａｘは、所定の電気信号を伝達する機能を備えており、ライン状に形成されている。かかるグランド層７ａｙは、実装部品４および半導体素子６を共通の電位、例えばアース電位にする機能を備えており、平板状に形成されている。かかるビア導体７ｂは、信号線路７ａｘ、グランド層７ａｙ、および半導体素子６と電気的に接続されている。かかるビア導体７ｂは、近接する基体５の一主面若しくは他主面から基体５の内部に向けて幅狭なテーパー状に形成されている。かかるスルーホール導体７ｃは、基体５内部に形成されたスルーホールSの内壁面に沿って設けられており、基体５の一主面に近接するビア導体７ｂと他主面に近接するビア導体７ｂとを電気的に接続している。スルーホール導体７ｃによって囲まれる領域には、絶縁体８が充填されている。絶縁体８は、スルーホールＳによって囲まれる残存空間を埋めることにより、絶縁体８の直上直下にビア導体７ｂを形成することができ、スルーホール導体７ｃから信号線路７ａｘまで引き回す配線の距離を短くすることができ、部品内蔵基板２の小型化を実現することができる。また、配線の距離を短くすることによって、配線抵抗を小さくすることができ、消費電力を低減することができる。なお、絶縁体８は、例えばポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シアネート樹脂、フッ素樹脂、シリコン樹脂、ポリフェニレンエーテル樹脂又はビスマレイミドトリアジン樹脂等から成る。 The conductive layer 7 a includes a signal line 7 ax located on one main surface and the other main surface of the base body 5, and a ground layer 7 ay located at a location facing the signal line 7 ax inside the base body 5. The signal line 7ax has a function of transmitting a predetermined electric signal, and is formed in a line shape. The ground layer 7ay has a function of setting the mounting component 4 and the semiconductor element 6 to a common potential, for example, a ground potential, and is formed in a flat plate shape. The via conductor 7b is electrically connected to the signal line 7ax, the ground layer 7ay, and the semiconductor element 6. The via conductor 7 b is formed in a tapered shape having a narrow width from one main surface or the other main surface of the adjacent base body 5 toward the inside of the base body 5. The through-hole conductor 7c is provided along the inner wall surface of the through-hole S formed in the base body 5, and the via conductor 7b close to one main surface of the base body 5 and the via conductor 7b close to the other main surface. And are electrically connected. A region surrounded by the through-hole conductor 7c is filled with an insulator 8. By filling the remaining space surrounded by the through hole S, the insulator 8 can form the via conductor 7b immediately below the insulator 8, and the distance of the wiring routed from the through hole conductor 7c to the signal line 7ax can be shortened. Therefore, the component-embedded substrate 2 can be downsized. In addition, by shortening the distance of the wiring, the wiring resistance can be reduced and the power consumption can be reduced. The insulator 8 is made of, for example, polyimide resin, acrylic resin, epoxy resin, cyanate resin, fluorine resin, silicon resin, polyphenylene ether resin, or bismaleimide triazine resin.
基体５の内部には、キャビティＣが形成されている。キャビティＣは、後述する半導体素子６の形状に対応した形状である。 A cavity C is formed inside the substrate 5. The cavity C has a shape corresponding to the shape of the semiconductor element 6 described later.
電子部品としての半導体素子６は、キャビティＣに設けられており、直方体形状である。半導体素子６には、基体５の熱膨張率と近似する材料が使用され、例えばシリコン、ゲルマニウム、ガリウム砒素、ガリウム砒素リン、窒化ガリウム又は炭化珪素等を用いることができる。なお、半導体素子６の厚み寸法は、例えば５０μｍから５００μｍのものを使用することができる。 The semiconductor element 6 as an electronic component is provided in the cavity C and has a rectangular parallelepiped shape. For the semiconductor element 6, a material that approximates the thermal expansion coefficient of the substrate 5 is used, and for example, silicon, germanium, gallium arsenide, gallium arsenide phosphorus, gallium nitride, or silicon carbide can be used. In addition, the thickness dimension of the semiconductor element 6 can use the thing of 50 micrometers-500 micrometers, for example.
半導体素子６の上面には、端子部６ａが形成されている。端子部６ａは、半導体素子６の電気信号の出入り口としての機能を有している。端子部６ａは、その直上に位置するビア導体７ｂの下端と電気的に接続されている。なお、端子部６ａは、例えば銅、銀、金、アルミニウム、ニッケル又はクロム等の金属材料から成る。 A terminal portion 6 a is formed on the upper surface of the semiconductor element 6. The terminal portion 6 a has a function as an electrical signal entrance / exit of the semiconductor element 6. The terminal portion 6a is electrically connected to the lower end of the via conductor 7b located immediately above the terminal portion 6a. In addition, the terminal part 6a consists of metal materials, such as copper, silver, gold | metal | money, aluminum, nickel, or chromium, for example.
図３に示すように、本実施形態においては、基体５は、キャビティＣの内壁面５ａから突出する複数の凸部１１を厚み方向であるＺ方向に配列してなり、少なくとも２つ以上の凸部１１は、半導体素子６の側面と当接する。Ｚ方向に配列した少なくとも２つ以上の凸部１１を半導体素子６と当接させることにより、半導体素子６の位置をキャビティＣ内にて決めることができ、半導体素子６の平面方向における傾きを抑制できる。その結果、半導体素子６の位置ずれを抑制することができ、半導体素子６の端子部６ａとその直上に位置するビア導体７ｂの下端とを適切に電気接続することができ、半導体素子６を正常に作動させることができる。なお、凸部１１はフィルム層９の一部である。 As shown in FIG. 3, in the present embodiment, the base 5 is formed by arranging a plurality of protrusions 11 protruding from the inner wall surface 5 a of the cavity C in the Z direction, which is the thickness direction, and has at least two protrusions. The part 11 contacts the side surface of the semiconductor element 6. By bringing at least two or more convex portions 11 arranged in the Z direction into contact with the semiconductor element 6, the position of the semiconductor element 6 can be determined in the cavity C, and the inclination of the semiconductor element 6 in the planar direction is suppressed. it can. As a result, the displacement of the semiconductor element 6 can be suppressed, the terminal portion 6a of the semiconductor element 6 and the lower end of the via conductor 7b positioned immediately above can be appropriately electrically connected, and the semiconductor element 6 can be normally operated. Can be operated. The convex portion 11 is a part of the film layer 9.
隣接する凸部１１の間には、隙間Ｇ１が形成されており、隙間Ｇ１には、樹脂である充填用樹脂１２が充填されている。充填用樹脂１２は、基体５および半導体素子６と接着するため、基体５および半導体素子６を接着させることができる。また、基体５および充填用樹脂１２はアンカー効果を奏するため、基体５と半導体素子６との接着強度を高めることができ、半導体素子６がキャビティＣの内壁面から剥離することを抑制できる。また、充填用樹脂１２が隙間Ｇ１に充填されることにより、隙間Ｇ１が真空になってしまうこと、若しくは隙間Ｇ１に空気が入ってしまうことを抑制し、基体５に歪みが生じる可能性を低減できる。なお、充填用樹脂１２としては、１００℃以上１５０℃以下で熱硬化する液状の樹脂が用いられ、エポキシ樹脂、シアネート樹脂等を用いることが好ましい。 A gap G1 is formed between the adjacent convex portions 11, and the gap G1 is filled with a filling resin 12 which is a resin. Since the filling resin 12 is bonded to the base 5 and the semiconductor element 6, the base 5 and the semiconductor element 6 can be bonded. Moreover, since the base body 5 and the filling resin 12 have an anchor effect, the adhesive strength between the base body 5 and the semiconductor element 6 can be increased, and the semiconductor element 6 can be prevented from peeling from the inner wall surface of the cavity C. In addition, filling the gap G1 with the filling resin 12 prevents the gap G1 from being evacuated or air from entering the gap G1, and reduces the possibility of distortion in the base 5. it can. In addition, as the filling resin 12, a liquid resin that is thermoset at 100 ° C. or higher and 150 ° C. or lower is used, and an epoxy resin, a cyanate resin, or the like is preferably used.
また、凸部１１は、頂部１１ａの表面が湾曲しているとともに、その湾曲面１１ｂの一部が、半導体素子６と当接している。湾曲面１１ｂは、半導体素子６に当接する当接部１１ｂｘと当接部１１ｂｘの周辺で湾曲する湾曲部１１ｂｙとから構成される。これにより、充填用樹脂１２が、湾曲部１１ｂｙと半導体素子６の側面との間の間隙Ｇ２に充填されるため、フィルム層９および半導体素子６と充填用樹脂１２との接着面積を増やすとともに、アンカー効果を奏するため、基体５と半導体素子６との接着強度をより高めることができる。 Further, the convex portion 11 has a curved surface at the top portion 11 a and a part of the curved surface 11 b is in contact with the semiconductor element 6. The curved surface 11b includes a contact portion 11bx that contacts the semiconductor element 6 and a curved portion 11by that curves around the contact portion 11bx. Thereby, since the filling resin 12 is filled in the gap G2 between the curved portion 11by and the side surface of the semiconductor element 6, the adhesion area between the film layer 9 and the semiconductor element 6 and the filling resin 12 is increased, Since the anchor effect is exhibited, the adhesive strength between the substrate 5 and the semiconductor element 6 can be further increased.
隣接する２つの凸部１１それぞれを構成する２つのフィルム層９の間には接着層１０が位置し、接着層１０は、隣接する凸部１１同士の間の内壁面５ａｚに露出する露出部１０ａを有する。接着層１０の露出部１０ａには、フィラー１３がキャビティＣへ突出しており、露出部１０ａから突出したフィラー１３の一部が充填用樹脂１２に埋入している。すなわち、接着層１０と充填用樹脂１２との接する面が凹凸状に形成されているため、接着層１０と充填用樹脂１２との接触面積を大きくするとともにアンカー効果を奏し、両者の接着力を強くすることができ、接着層１０と充填用樹脂１２との剥離を抑制することができる。 The adhesive layer 10 is located between the two film layers 9 constituting each of the two adjacent convex portions 11, and the adhesive layer 10 is exposed to the inner wall surface 5az between the adjacent convex portions 11. Have In the exposed portion 10 a of the adhesive layer 10, the filler 13 protrudes into the cavity C, and a part of the filler 13 protruding from the exposed portion 10 a is embedded in the filling resin 12. That is, since the contact surface between the adhesive layer 10 and the filling resin 12 is formed in a concavo-convex shape, the contact area between the adhesive layer 10 and the filling resin 12 is increased and the anchor effect is exerted. It can be strengthened, and peeling between the adhesive layer 10 and the filling resin 12 can be suppressed.
また、キャビティＣの内壁面５ａｘおよびその内壁面５ａｘと対向する対向面５ａｙの両面から突出した凸部１１が、半導体素子６の側面と当接している。これにより、半導体素子６を平面方向の一方向であるＸ方向にて固定できるので、半導体素子６をキャビティＣ内にてより精度良く位置合わせすることができる。また、内壁面５ａｘおよび対向面５ａｙの両面から突出した凸部１１が半導体素子６の側面と圧着するため、半導体素子６がキャビティＣの内壁面から剥離することを抑制できる。 Further, the convex portion 11 protruding from both the inner wall surface 5ax of the cavity C and the opposing surface 5ay facing the inner wall surface 5ax is in contact with the side surface of the semiconductor element 6. Thereby, since the semiconductor element 6 can be fixed in the X direction which is one direction of the plane direction, the semiconductor element 6 can be aligned in the cavity C with higher accuracy. Moreover, since the convex part 11 which protruded from both surfaces of inner wall surface 5ax and opposing surface 5ay is crimped | bonded with the side surface of the semiconductor element 6, it can suppress that the semiconductor element 6 peels from the inner wall surface of the cavity C. FIG.
ここで、凸部１１の内壁面５ａから突出する長さは、 ２０μｍ以上５００μｍ以下に設定されていることが好ましい。なお、凸部１１のＺ方向の厚みは、２μｍ以上３０μｍ以下に設定されている。凸部１１の内壁面５ａから突出する長さを２０μｍ以上とすることで、凸部１１が弾性変形しやすくなるため、半導体素子６をキャビティＣに容易に収容し、凸部１１を半導体素子６により圧着させることができる。また、隙間Ｇ１に充填用樹脂１２を充填することができ、基体５と半導体素子６とを強固に接着させることができる。凸部１１の内壁面５ａから突出する長さを５００μｍ以下とすることで、凸部１１の当接部１１ｂｘが下方に向かって変形して、折れ曲がることを抑制することができる。そのため、当接部１１ｂｘの状態を平面方向に沿って維持することによって、凸部１１の半導体素子６への応圧力を高めることができ、半導体素子６がキャビティＣの内壁面から剥離することを抑制することができる。 Here, it is preferable that the length of the protrusion 11 protruding from the inner wall surface 5a is set to 20 μm or more and 500 μm or less. In addition, the thickness of the convex part 11 in the Z direction is set to 2 μm or more and 30 μm or less. By setting the length of the protrusion 11 protruding from the inner wall surface 5a to 20 μm or more, the protrusion 11 is easily elastically deformed. Therefore, the semiconductor element 6 can be easily accommodated in the cavity C, and the protrusion 11 can be accommodated in the semiconductor element 6. Can be crimped. Moreover, the filling resin 12 can be filled in the gap G1, and the base 5 and the semiconductor element 6 can be firmly bonded. By setting the length of the protrusion 11 protruding from the inner wall surface 5a to 500 μm or less, the contact portion 11bx of the protrusion 11 can be prevented from being deformed and bent. Therefore, by maintaining the state of the abutting portion 11bx along the planar direction, the pressure applied to the semiconductor element 6 of the convex portion 11 can be increased, and the semiconductor element 6 can be separated from the inner wall surface of the cavity C. Can be suppressed.
Ｚ方向に隣接する凸部１１同士の間の距離は、３μｍ以上３０μｍ以下に設定されていることが好ましい。Ｚ方向に隣接する凸部１１同士の間の距離を３μｍ以上とすることで、充填用樹脂１２の中に気泡が生じることを抑制することができる。また、隙間Ｇ１に充填用樹脂１２を充填することができ、基体５と半導体素子６とを強固に接着させることができる。隣接する凸部１１の間の距離を３０μｍ以下とすることで、Ｚ方向に配列した少なくとも２つ以上の凸部１１を半導体素子６と当接させることができる。 The distance between the protrusions 11 adjacent in the Z direction is preferably set to 3 μm or more and 30 μm or less. By setting the distance between the convex portions 11 adjacent to each other in the Z direction to be 3 μm or more, it is possible to suppress the generation of bubbles in the filling resin 12. Moreover, the filling resin 12 can be filled in the gap G1, and the base 5 and the semiconductor element 6 can be firmly bonded. By setting the distance between adjacent convex portions 11 to 30 μm or less, at least two or more convex portions 11 arranged in the Z direction can be brought into contact with the semiconductor element 6.
凸部１１は、キャビティＣの内壁面５ａｘおよび対向面５aｙから突出した凸部１１間の距離を、収容される半導体素子６のＸ方向の長さより短くすることが好ましい。仮に従来のように、キャビティＣの内壁面５ａｘおよび対向面５aｙから突出した凸部１１間の距離を、収容される半導体素子６のＸ方向の長さより長くすると、キャビティＣの内壁面５ａｘおよび対向面５ａｙの両面から突出した凸部１１を、半導体素子６の側面と当接させることはできない。本実施の形態によると、フィルム層９が弾性変形することにより、半導体素子６はキャビティＣに収容されるため、キャビティＣの内壁面５ａｘおよび対向面５ａｙの両面から突出した凸部１１を、半導体素子６の側面と容易に当接させることができ、凸部１１を半導体素子６の側面に圧着させ、半導体素子６がキャビティＣの内壁面から剥離することを抑制できる。 The convex portion 11 preferably has a distance between the convex portion 11 protruding from the inner wall surface 5ax and the facing surface 5ay of the cavity C shorter than the length in the X direction of the semiconductor element 6 to be accommodated. If the distance between the convex portion 11 protruding from the inner wall surface 5ax and the facing surface 5ay of the cavity C is longer than the length in the X direction of the semiconductor element 6 to be accommodated as in the conventional case, the inner wall surface 5ax and the facing surface of the cavity C are opposed to each other. The protrusions 11 protruding from both surfaces of the surface 5ay cannot be brought into contact with the side surface of the semiconductor element 6. According to the present embodiment, since the semiconductor element 6 is accommodated in the cavity C due to the elastic deformation of the film layer 9, the protrusions 11 protruding from both the inner wall surface 5ax and the opposing surface 5ay of the cavity C are formed on the semiconductor. It can be easily brought into contact with the side surface of the element 6, and the convex portion 11 can be pressure-bonded to the side surface of the semiconductor element 6 to prevent the semiconductor element 6 from peeling from the inner wall surface of the cavity C.
また、凸部１１が弾性変形するフィルム層９からなるため、半導体素子６をキャビティＣに収容する際に、半導体素子６との接触により凸部１１の頂部１１ａが破壊されることを抑制し、凸部１１を半導体素子６に容易に当接させることができる。また、凸部１１が弾性変形するフィルム層９からなるため、半導体素子６をキャビティＣに収容する際に、凸部１１との接触による半導体素子６の損傷を低減でき、半導体素子６の信頼性を向上させることができる。 Moreover, since the convex part 11 consists of the film layer 9 which elastically deforms, when the semiconductor element 6 is accommodated in the cavity C, the top part 11a of the convex part 11 is suppressed from being destroyed by contact with the semiconductor element 6, The convex portion 11 can be easily brought into contact with the semiconductor element 6. Moreover, since the convex portion 11 is made of the film layer 9 that is elastically deformed, when the semiconductor element 6 is accommodated in the cavity C, damage to the semiconductor element 6 due to contact with the convex portion 11 can be reduced, and the reliability of the semiconductor element 6 can be reduced. Can be improved.
また、フィルム層９として低熱膨張樹脂フィルムを用いることにより、基体５および半導体素子６は平面方向の長さが厚み方向の長さより大きいため、基体５および半導体素子６の熱膨張の影響が大きい平面方向において、基体５と半導体素子６との熱膨張を近づけることができ、熱応力により基体５にクラックが入ることを抑制できる。したがって、平面方向に大きい半導体素子６を部品内臓基板２に内蔵させることができるため、部品内蔵基板２を小型化することができる。また、基体５と実装部品４との熱膨張率を近づけることができ、実装部品４が破壊されるのを効果的に防止することができる。 Further, by using a low thermal expansion resin film as the film layer 9, since the base 5 and the semiconductor element 6 have a larger length in the plane direction than the length in the thickness direction, the plane 5 is greatly affected by the thermal expansion of the base 5 and the semiconductor element 6. In the direction, the thermal expansion of the base body 5 and the semiconductor element 6 can be made closer, and cracking of the base body 5 due to thermal stress can be suppressed. Therefore, since the semiconductor element 6 that is large in the planar direction can be built in the component-embedded substrate 2, the component-embedded substrate 2 can be reduced in size. Further, the thermal expansion coefficients of the base body 5 and the mounting component 4 can be made close to each other, and the mounting component 4 can be effectively prevented from being destroyed.
図４は、図２の点線Ａ‐Ａにおける平面方向の断面図である。図４に示すように、キャビティＣは、平面視して、半導体素子６の形状に対応するように矩形状に形成されており、凸部１１が、半導体素子６の４つの側面と当接している。これにより、半導体素子６を平面方向にて固定し、半導体素子６をキャビティＣ内にて位置ずれを抑制することができるとともに、凸部１１が半導体素子６の４つの側面と圧着するため、半導体素子６がキャビティＣの内壁面から剥離することをより抑制できる。 FIG. 4 is a cross-sectional view taken along the dotted line AA in FIG. As shown in FIG. 4, the cavity C is formed in a rectangular shape so as to correspond to the shape of the semiconductor element 6 in plan view, and the convex portion 11 is in contact with the four side surfaces of the semiconductor element 6. Yes. As a result, the semiconductor element 6 can be fixed in the planar direction, the semiconductor element 6 can be prevented from being displaced in the cavity C, and the convex portion 11 is pressed against the four side surfaces of the semiconductor element 6. It is possible to further suppress the element 6 from peeling from the inner wall surface of the cavity C.
また、平面視して矩形状であるキャビティＣの角には、キャビティＣから基体へ切り込んでなる切り欠き部Ｃ１が形成されている。切り欠き部Ｃ１は、凸部１１に形成され、且つキャビティＣの上面から下面まで貫通して形成されているため、充填用樹脂１２を隙間Ｇ１に充填する際に、切り欠き部Ｃ１を介して容易に充填することができ、基体５と半導体素子６との接着強度を向上させることができる。また、切り欠き部Ｃ１を凸部１１に形成することにより、切り欠き部Ｃ１が凸部１１に無い場合と比較して、凸部１１が厚み方向に弾性変形しやすくなるため、半導体素子６をキャビティＣに容易に収容することができる。なお、切り欠き部Ｃ１は、平面視にて直径が１０μｍ以上２５０μｍ以下の円形状である。 Further, a notch C1 formed by cutting from the cavity C into the base is formed at the corner of the cavity C that is rectangular in plan view. Since the notch C1 is formed in the convex portion 11 and is formed so as to penetrate from the upper surface to the lower surface of the cavity C, when the filling resin 12 is filled into the gap G1, the notch C1 is interposed via the notch C1. It can be filled easily, and the adhesive strength between the substrate 5 and the semiconductor element 6 can be improved. Further, by forming the notch portion C1 in the convex portion 11, the convex portion 11 is easily elastically deformed in the thickness direction compared to the case where the notch portion C1 is not present in the convex portion 11, so that the semiconductor element 6 is formed. It can be easily accommodated in the cavity C. The notch C1 has a circular shape with a diameter of 10 μm to 250 μm in plan view.
上述したように、本実施の形態によれば、部品内蔵基板２は、キャビティＣが形成され、キャビティＣの内壁面５ａから突出する複数の凸部１１を厚み方向に配列してなる基体５と、キャビティＣに設けられ、且つ複数の凸部１１の少なくとも２つ以上と当接する半導体素子６と、を含んでいるため、キャビティＣ内にて半導体素子６の位置ずれを抑制することができる。 As described above, according to the present embodiment, the component-embedded substrate 2 includes the base body 5 in which the cavity C is formed and the plurality of convex portions 11 protruding from the inner wall surface 5a of the cavity C are arranged in the thickness direction. The semiconductor element 6 provided in the cavity C and in contact with at least two or more of the plurality of convex portions 11 is included, so that the displacement of the semiconductor element 6 in the cavity C can be suppressed.
また、上述した実施の形態において、半導体素子６の形状は直方体形状であるとしたが、直方体でなくても構わない。キャビティＣの形状は、半導体素子６の形状に合わせて形成される。また、上述した実施形態においては、電子部品として半導体素子６を用いたが、半導体素子６に代えて積層セラミックコンデンサ、抵抗素子又は共振器等であっても構わない。また、部品内蔵基板２に実装する実装部品４は、半導体素子６と同様に、例えばシリコン、ゲルマニウム、ガリウム砒素、ガリウム砒素リン、窒化ガリウム若しくは炭化珪素等を用いた半導体素子であっても構わないし、積層セラミックコンデンサ、抵抗素子又は共振器等であっても構わない。 In the above-described embodiment, the shape of the semiconductor element 6 is a rectangular parallelepiped shape, but may not be a rectangular parallelepiped shape. The shape of the cavity C is formed in accordance with the shape of the semiconductor element 6. In the above-described embodiment, the semiconductor element 6 is used as the electronic component. However, instead of the semiconductor element 6, a multilayer ceramic capacitor, a resistance element, a resonator, or the like may be used. Further, the mounting component 4 to be mounted on the component-embedded substrate 2 may be a semiconductor element using, for example, silicon, germanium, gallium arsenide, gallium arsenide phosphorus, gallium nitride, or silicon carbide, as with the semiconductor element 6. A multilayer ceramic capacitor, a resistance element, a resonator, or the like may be used.
また、平面視して、切り欠き部Ｃ１は、切り込みの長さが１０μｍ以上７５０μｍ以下であればよい。また、上述した実施形態においては、凸部１１は、電子部品の４つの側面と当接するとしたが、少なくとも１つの側面と当接していればよい。
また、図５は、図４に示した部品内蔵基板２の他の実施形態である。図５に示すように、凸部１１は、半導体素子６と半導体素子６の外周に沿って連続的に当接していても構わない。すなわち、切り欠き部Ｃ１が基体５に形成されていなくてもよい。この場合、半導体素子６をキャビティＣ内にて位置ずれを抑制することができるとともに、内壁面５ａｘおよび対向面５ａｙの両面から突出した凸部１１を半導体素子６の側面とより圧着させることができる。なお、図５は、図２の点線Ａ‐Ａにおける平面方向における断面図である。また、図４および図５においては、スルーホールは２つ設けられているが、多数設けられていても構わない。
Further, the cutout portion C1 may have a cut length of 10 μm or more and 750 μm or less in plan view. In the above-described embodiment, the convex portion 11 is in contact with the four side surfaces of the electronic component, but may be in contact with at least one side surface.
FIG. 5 shows another embodiment of the component-embedded substrate 2 shown in FIG. As shown in FIG. 5, the convex portion 11 may continuously contact the semiconductor element 6 along the outer periphery of the semiconductor element 6. That is, the notch C1 may not be formed in the base body 5. In this case, the position shift of the semiconductor element 6 in the cavity C can be suppressed, and the convex portion 11 protruding from both the inner wall surface 5ax and the opposing surface 5ay can be further pressure-bonded to the side surface of the semiconductor element 6. . 5 is a cross-sectional view in the plane direction along the dotted line AA in FIG. 4 and 5, two through holes are provided, but a large number may be provided.
次に、上述した部品内蔵基板２の製造方法について、図６から図１６を用いて説明する。 Next, a method for manufacturing the component-embedded substrate 2 will be described with reference to FIGS.
まず、フィルム層９と接着層１０とを交互に複数積層した積層体であって、貫通孔Ｐが形成されているコア基板１４を準備する。図６（Ａ）に示すように、フィルム層９となる樹脂フィルム９ａを複数枚準備する。樹脂フィルム９ａの一面には、熱硬化後に接着層１０となる例えばエポキシ樹脂から成る接着剤１０ｂを被着しておく。なお、樹脂材１０ａには、例えばシリカから成るフィラー１３が含有されており、フィラー１３の含有量を調整することによって、熱硬化後の樹脂層１０の厚み寸法を調整することができる。 First, a core substrate 14 which is a laminate in which a plurality of film layers 9 and adhesive layers 10 are alternately laminated and in which through holes P are formed is prepared. As shown in FIG. 6A, a plurality of resin films 9a to be the film layer 9 are prepared. On one surface of the resin film 9a, an adhesive 10b made of, for example, an epoxy resin that becomes the adhesive layer 10 after thermosetting is applied. The resin material 10a contains, for example, a filler 13 made of silica. By adjusting the content of the filler 13, the thickness dimension of the resin layer 10 after thermosetting can be adjusted.
そして、図６（Ｂ）に示すように、樹脂フィルム９ａの端部を一致させつつ、接着剤１０ｂを介して、複数枚の樹脂フィルム９ａを重ね合わせる。重ね合わせた樹脂フィルム９ａを、例えば加熱プレス機を用いて、加熱加圧することによって、樹脂フィルム９ａ及び接着剤１０ｂに含まれる樹脂を熱硬化させ、樹脂フィルム９ａ同士を接着させることで、フィルム層９と接着層１０とを交互に複数積層したコア基板１４を作製することができる。なお、コア基板１４の厚みは、例えば１００μｍから８００μｍに設定されている。 Then, as shown in FIG. 6B, a plurality of resin films 9a are overlapped with each other through the adhesive 10b while matching the ends of the resin films 9a. By heat-pressing the overlapped resin film 9a using, for example, a heating press, the resin contained in the resin film 9a and the adhesive 10b is thermoset, and the resin films 9a are bonded to each other, thereby forming a film layer. A core substrate 14 in which a plurality of layers 9 and adhesive layers 10 are alternately stacked can be manufactured. The thickness of the core substrate 14 is set to 100 μm to 800 μm, for example.
次に、図６（Ｃ）に示すように、コア基板１４に対して、ドリル加工若しくはレーザー加工等の方法を用いて、上下方向に貫通するスルーホールＳを形成する。スルーホールＳは、複数形成され、直径が例えば２０ｍｍから２５０ｍｍに設定されている。そして、図７（Ａ）に示すように、無電界めっき等により、コア基板５の表面にメッキ７ｗを被着させ、スルーホールＳの内周面にスルーホール導体７ｃを形成する。なお、メッキ７ｗは、後述するように、パターニングすることによって、グランド層７ａｙとなる。 Next, as shown in FIG. 6C, a through hole S penetrating in the vertical direction is formed in the core substrate 14 by using a method such as drilling or laser processing. A plurality of through holes S are formed, and the diameter is set to 20 mm to 250 mm, for example. Then, as shown in FIG. 7A, plating 7w is deposited on the surface of the core substrate 5 by electroless plating or the like, and the through-hole conductor 7c is formed on the inner peripheral surface of the through-hole S. The plating 7w becomes a ground layer 7ay by patterning as will be described later.
そして、図７（Ｂ）に示すように、スルーホール導体７ｃによって囲まれる領域に、例えば印刷法を用いて、エポキシ（樹脂）等の樹脂を充填し絶縁体８を形成する。さらに、図７（Ｃ）に示すように、絶縁体８の直上及び直下を被覆するように、従来周知の蒸着法、ＣＶＤ法又はスパッタリング法等によって、導電層７ａを構成する材料を被着させる。そして、図８（Ａ）に示すように、その表面にレジストを塗布し、露光現像を行った後、メッキ７ｗをエッチング処理してコア基板１４の上面及び下面にグランド層７ａｙを形成する。なお、後述するように、貫通孔Ｐが形成される箇所の直上に位置するメッキ７ｗの一部は、貫通孔Ｐを形成しやすいようにエッチングしておく。 Then, as shown in FIG. 7B, the insulator 8 is formed by filling a region surrounded by the through-hole conductor 7c with a resin such as epoxy (resin) using, for example, a printing method. Further, as shown in FIG. 7C, the material constituting the conductive layer 7a is deposited by a conventionally known vapor deposition method, CVD method, sputtering method, or the like so as to cover directly above and below the insulator 8. . Then, as shown in FIG. 8A, a resist is applied to the surface, exposure and development are performed, and then the plating 7w is etched to form ground layers 7ay on the upper and lower surfaces of the core substrate 14. As will be described later, a part of the plating 7w located immediately above the portion where the through hole P is formed is etched so that the through hole P can be easily formed.
そして、図８（Ｂ）に示すように、例えば炭酸ガスレーザー装置や、ＹＡＧレーザー装置を用いて、レーザー光を照射し、基体５の一部を刳り貫くことによって、直方体形状である半導体素子６の形状に対応するように平面視にて矩形状である貫通孔Ｐを形成する。この際、後述するように、貫通孔ＰのＸ方向およびＹ方向の長さは、半導体素子６のＸ方向およびＹ方向の長さより小さく形成する。なお、Ｙ方向とは、平面方向の一方向であり、Ｘ方向と直交する。また、平面視にて矩形状である貫通孔Ｐの角に、コア基板１４へ切り込んでなる切り欠き部Ｐ１を形成する。そして、レーザー光が照射されることによって、貫通孔Ｐの内壁面５ａから接着層１０に含有されているフィラー１３の一部が露出する。接着層１０には、レーザー光が照射されることによって、貫通孔Ｐからフィラー１３が露出するように、フィラー１３の含有量が調整されている。なお、貫通孔Ｐを形成するための、レーザー光の強度は、ＹＡＧレーザー装置では、例えば１μＪ／パルスから１５μＪ／パルス、ＣＯ２レーザー装置では、例えば０．５ｍＪ／パルスから５ｍＪ／パルス、エキシマレーザー装置では、例えば０．０２Ｊ／パルスから０．１Ｊ／パルスが用いられる。また、、レーザー光を照射する時間は、ＹＡＧレーザー装置では例えば１パルスあたり１０ｎ秒以上２００ｎ秒以下、ＣＯ２レーザー装置では、５０μ秒以上２００μ秒以下である。 Then, as shown in FIG. 8B, for example, a carbon dioxide laser device or a YAG laser device is used to irradiate a laser beam and pierce a part of the substrate 5, thereby forming a semiconductor element 6 having a rectangular parallelepiped shape. A through-hole P having a rectangular shape in plan view is formed so as to correspond to the shape. At this time, as will be described later, the lengths of the through holes P in the X direction and the Y direction are formed to be smaller than the lengths of the semiconductor element 6 in the X direction and the Y direction. The Y direction is one direction in the plane direction and is orthogonal to the X direction. In addition, a notch P1 formed by cutting into the core substrate 14 is formed at the corner of the through hole P that is rectangular in plan view. Then, by irradiating the laser beam, a part of the filler 13 contained in the adhesive layer 10 is exposed from the inner wall surface 5a of the through hole P. When the adhesive layer 10 is irradiated with laser light, the content of the filler 13 is adjusted so that the filler 13 is exposed from the through hole P. The intensity of the laser beam for forming the through hole P is, for example, 1 μJ / pulse to 15 μJ / pulse in a YAG laser device, and 0.5 mJ / pulse to 5 mJ / pulse in a CO 2 laser device, for example, an excimer laser. In the apparatus, for example, 0.02 J / pulse to 0.1 J / pulse is used. In addition, the laser beam irradiation time is, for example, 10 nsec or more and 200 nsec or less per pulse in the YAG laser device, and 50 μsec or more and 200 μsec or less in the CO 2 laser device.
これにより、フィルム層９と接着層１０とを交互に複数積層した積層体であって、貫通孔Ｐが形成されているコア基板１４を作製できる。 Thereby, it is a laminated body which laminated | stacked the film layer 9 and the adhesive layer 10 alternately, Comprising: The core board | substrate 14 with which the through-hole P was formed is producible.
次に、貫通孔Ｐの内壁面５ａに露出する接着層１０の一部をエッチングして、フィルム層９の一端である複数の凸部１１を貫通孔Ｐの内壁面５ａに形成する。貫通孔Ｐの内壁面５ａには、レーザー光が照射されることによって、フィルム層９又は接着層１０に含まれる樹脂の一部等の焼き残り(スミアと呼ばれる)が被着しているため、図８（Ｃ）に示すように、貫通孔Ｐの焼き残りを除去する(デスミアと呼ばれる)。この、デスミアの工程は、例えばマイクロ波を用いたアルゴンガスプラズマ、あるいは酸素ガスプラズマを用いて１０分程度のプラズマ処理を行えば良い。また、焼き残りを除去するための第１エッチング液を流入する。なお、第１エッチング液は、例えば蒸留水１リットルに対して、過マンガン酸５０〜１００ｇ、水酸化ナトリウム３５〜４５を加えた過マンガン酸水溶液である。かかる第１エッチング液を３０〜４０℃に温めて、貫通孔Ｐに２〜４分流入する。プラズマ処理およびこの条件のエッチング液ではドリルまたはレーザーの熱影響を受けた焼き残り(スミアと呼ばれる)をエッチング除去できるが接着層１０はほとんどエッチングすることができない。 Next, a part of the adhesive layer 10 exposed on the inner wall surface 5a of the through hole P is etched to form a plurality of convex portions 11 as one end of the film layer 9 on the inner wall surface 5a of the through hole P. Since the inner wall surface 5a of the through hole P is irradiated with a laser beam, a burned residue (referred to as smear) such as a part of the resin contained in the film layer 9 or the adhesive layer 10 is deposited. As shown in FIG. 8C, unburned residue of the through hole P is removed (referred to as desmear). In this desmear process, for example, an argon gas plasma using a microwave or an oxygen gas plasma may be used for a plasma treatment for about 10 minutes. Further, a first etching solution for removing the unbaked residue is introduced. In addition, the 1st etching liquid is the permanganic acid aqueous solution which added 50-100 g of permanganic acid and 35-45 sodium hydroxide with respect to 1 liter of distilled water, for example. The first etching solution is heated to 30 to 40 ° C. and flows into the through hole P for 2 to 4 minutes. The plasma treatment and the etching solution under these conditions can remove the burn-in residue (called smear) that has been affected by the heat of the drill or laser, but can hardly etch the adhesive layer 10.
そして、図９（Ａ）に示すように、貫通孔Ｐに、第２エッチング液を流入して、接着層１０の一部をＸ方向に２０μｍ以上、５００μｍ以下エッチングする。なお、第２エッチング液は、例えば蒸留水１リットルに対して、過マンガン酸５０〜１００ｇ、水酸化ナトリウム３５〜４５ｇを加えた過マンガン酸水溶液である。かかる第２エッチング液を５０〜７０℃に温めて、貫通孔Ｐに５〜２０分流入する。第２エッチング液は、第１エッチング液に比べて、濃度および処理温度が高いため、接着層１０をエッチングすることができる。そして、接着層１０をエッチングすることにより、貫通孔Ｐの内壁面５ａから接着層１０に含有されているフィラー１３の一部が露出する。接着層１０には、エッチングされることによって、貫通孔Ｐからフィラー１３が露出するように、フィラー１３の含有量が調整されている。フィルム層９は耐薬品性や耐熱性、化学的、機械的特性に優れた樹脂より形成されているので、第２エッチング液によってもほとんどエッチングされることがない。なお、第２エッチング液により、凸部１１の頂部１１ａの角をエッチングし、凸部１１の頂部１１ａの表面を湾曲させることができる。 Then, as shown in FIG. 9A, the second etching solution is introduced into the through hole P, and a part of the adhesive layer 10 is etched in the X direction by 20 μm or more and 500 μm or less. In addition, the 2nd etching liquid is the permanganic acid aqueous solution which added 50-100g of permanganic acid and 35-45g of sodium hydroxide with respect to 1 liter of distilled water, for example. The second etching solution is heated to 50 to 70 ° C. and flows into the through hole P for 5 to 20 minutes. Since the second etching solution has a higher concentration and processing temperature than the first etching solution, the adhesive layer 10 can be etched. Then, by etching the adhesive layer 10, a part of the filler 13 contained in the adhesive layer 10 is exposed from the inner wall surface 5 a of the through hole P. In the adhesive layer 10, the content of the filler 13 is adjusted so that the filler 13 is exposed from the through hole P by being etched. Since the film layer 9 is formed of a resin excellent in chemical resistance, heat resistance, chemical and mechanical properties, it is hardly etched even by the second etching solution. In addition, the 2nd etching liquid can etch the corner | angular part of the top part 11a of the convex part 11, and can curve the surface of the top part 11a of the convex part 11. FIG.
このようにして、貫通孔Ｐの内壁面に、フィルム層９の一端である複数の凸部１１を形成することができる。なお、後述するように、貫通孔Ｐに絶縁層１５からなる上面および下面を形成することにより、キャビティＣを形成することができる。 In this way, a plurality of convex portions 11 which are one end of the film layer 9 can be formed on the inner wall surface of the through hole P. As will be described later, the cavity C can be formed by forming the upper surface and the lower surface made of the insulating layer 15 in the through hole P.
次に、直方体形状の半導体素子６を貫通孔Ｐに収容するとともに、半導体素子６の側面を貫通孔Ｐの内壁面から突出する凸部１１に当接させる。図９（Ｂ）から図１１（Ａ）に示すように、端子部１２を有する半導体素子６を準備し、貫通孔Ｐに収容する。この際、図９（Ｃ）に示すように、貫通孔ＰのＸ方向の幅は、半導体素子６のＸ方向の幅より小さく形成されているため、図１０（Ａ）および図１０（Ｂ）に示すように、弾性変形しやすいフィルム層９の一端である凸部１１をＺ方向に弾性変形させることにより、半導体素子６を貫通孔Ｐに容易に収容することができる。なお、図１０（Ｂ）は、図１０（Ａ）のＲ２部分の拡大図である。また、Ｙ方向に関してもＸ方向と同様に、貫通孔Ｐの幅は、半導体素子６の幅より小さく形成されている。ここで、凸部１１は、平面視にて矩形状である貫通孔Ｐの角に、コア基板１４へ切り込んでなる切り欠き部Ｐ１が形成されているため、凸部１１はＺ方向に容易に弾性変形し、半導体素子６を貫通孔Ｐに容易に収容することができる。また、Ｘ方向にて、半導体素子６の幅と貫通孔Ｐの幅との差は、内壁面５ａおよびその対向面から突出する凸部１１の長さの和の５０％以下であることが好ましく、半導体素子６を貫通孔Ｐに容易に収容することができる。なお、図示しないが、半導体素子６を貫通孔Pに収容する際には、コア基板１４を支持台に載置して、半導体素子６を貫通孔Pに収容する。 Next, the rectangular parallelepiped semiconductor element 6 is accommodated in the through hole P, and the side surface of the semiconductor element 6 is brought into contact with the convex portion 11 protruding from the inner wall surface of the through hole P. As shown in FIG. 9B to FIG. 11A, the semiconductor element 6 having the terminal portion 12 is prepared and accommodated in the through hole P. At this time, as shown in FIG. 9C, since the width of the through hole P in the X direction is smaller than the width of the semiconductor element 6 in the X direction, FIG. 10A and FIG. As shown in FIG. 5, the semiconductor element 6 can be easily accommodated in the through hole P by elastically deforming the convex portion 11 which is one end of the film layer 9 which is easily elastically deformed in the Z direction. Note that FIG. 10B is an enlarged view of a portion R2 in FIG. In the Y direction as well, the width of the through hole P is smaller than the width of the semiconductor element 6 as in the X direction. Here, since the convex part 11 is formed with a cutout part P1 formed by cutting into the core substrate 14 at the corner of the through hole P that is rectangular in plan view, the convex part 11 can be easily formed in the Z direction. The semiconductor element 6 can be easily accommodated in the through hole P due to elastic deformation. In the X direction, the difference between the width of the semiconductor element 6 and the width of the through hole P is preferably 50% or less of the sum of the lengths of the convex portions 11 protruding from the inner wall surface 5a and the opposing surface. The semiconductor element 6 can be easily accommodated in the through hole P. Although not shown, when the semiconductor element 6 is accommodated in the through hole P, the core substrate 14 is placed on the support base, and the semiconductor element 6 is accommodated in the through hole P.
このように、半導体素子６を貫通孔Ｐに収容することにより、貫通孔Ｐの内壁面５ａから突出した凸部１１を半導体素子６の４つの側面と当接させることができる。これにより、半導体素子６が貫通孔Ｐ内にて平面方向に位置ずれてしまうことを抑制できる。また、凸部１１を弾性変形させて、半導体素子６を貫通孔Ｐに収容することにより、貫通孔Ｐの内壁面５ａから突出した凸部１１が半導体素子６の４つの側面と圧着し、半導体素子６を貫通孔Ｐ内に固定することができるため、半導体素子６が貫通孔Ｐ内にてＺ方向に位置ずれすること、および半導体素子６が貫通孔Ｐの内壁面５ａから剥離して、貫通孔Ｐから外部へ出てしまうことを抑制できる。 Thus, by accommodating the semiconductor element 6 in the through hole P, the convex portion 11 protruding from the inner wall surface 5 a of the through hole P can be brought into contact with the four side surfaces of the semiconductor element 6. Thereby, it is possible to suppress the semiconductor element 6 from being displaced in the plane direction in the through hole P. Further, the convex portion 11 is elastically deformed and the semiconductor element 6 is accommodated in the through hole P, whereby the convex portion 11 protruding from the inner wall surface 5a of the through hole P is pressure-bonded to the four side surfaces of the semiconductor element 6, and the semiconductor Since the element 6 can be fixed in the through hole P, the semiconductor element 6 is displaced in the Z direction in the through hole P, and the semiconductor element 6 is separated from the inner wall surface 5a of the through hole P. It is possible to suppress exiting from the through hole P to the outside.
次に、図１１（Ｂ）に示すように、充填用樹脂１２を半導体素子６およびコア基板１４の間の隙間Ｇ１に充填する。ここで、半導体素子６は貫通孔P内にて固定されているため、充填用樹脂１２を充填する際に、半導体素子６の位置ずれを抑制することができる。また、充填用樹脂１２は、コア基板１４および半導体素子６と接着するため、コア基板１４と半導体素子６との接着強度を高めることができる。また、貫通孔Ｐの内壁面５ａから凸部１１ａが突出しているため、コア基板１４および半導体素子６の間の隙間Ｇ１を小さくし、充填用樹脂１２の充填量を減らすことができるため、部品内蔵基板２ごとの充填用樹脂１２の充填量のばらつきを小さくし、部品内蔵基板２の不良の発生を抑制できる。ここで、平面視にて矩形状である貫通孔Ｐの角には、コア基板１４へ切り込んでなる切り欠き部Ｐ１が形成されているため、切り欠き部Ｐ１を介して、充填用樹脂１２を隙間Ｇ１へ容易に充填することができる。 Next, as shown in FIG. 11B, the filling resin 12 is filled in the gap G <b> 1 between the semiconductor element 6 and the core substrate 14. Here, since the semiconductor element 6 is fixed in the through hole P, it is possible to suppress the displacement of the semiconductor element 6 when the filling resin 12 is filled. In addition, since the filling resin 12 is bonded to the core substrate 14 and the semiconductor element 6, the bonding strength between the core substrate 14 and the semiconductor element 6 can be increased. Moreover, since the convex part 11a protrudes from the inner wall surface 5a of the through hole P, the gap G1 between the core substrate 14 and the semiconductor element 6 can be reduced and the filling amount of the filling resin 12 can be reduced. Variations in the filling amount of the filling resin 12 for each built-in substrate 2 can be reduced, and the occurrence of defects in the component built-in substrate 2 can be suppressed. Here, since the notch P1 formed by cutting into the core substrate 14 is formed at the corner of the through hole P that is rectangular in plan view, the filling resin 12 is passed through the notch P1. The gap G1 can be easily filled.
次に、樹脂フィルム９ａを同時にコア基板１４の上面および下面に接着させる。図１２（Ａ）に示すように、コア基板１４の上面および下面に形成される絶縁層１５となる２つの樹脂フィルム９ａを準備し、それぞれの樹脂フィルム９ａの一面には、熱硬化後に接着層１０となる例えばエポキシ樹脂から成る接着剤１０ｂを被着しておく。そして、図１２（Ｂ）に示すように、コア基板１４および樹脂フィルム９ａの端部を一致させつつ、接着剤１０ｂを介して、樹脂フィルム９ａをコア基板１４の上面および下面に重ね合わせる。ここで、半導体素子６は貫通孔Ｐに固定されているため、半導体素子６が貫通孔Ｐから外部へ出ることを抑制するとともに、半導体素子６の位置ずれを抑制しつつ重ね合わせることができる。 Next, the resin film 9 a is simultaneously bonded to the upper surface and the lower surface of the core substrate 14. As shown in FIG. 12 (A), two resin films 9a to be the insulating layers 15 formed on the upper surface and the lower surface of the core substrate 14 are prepared, and an adhesive layer after thermosetting is formed on one surface of each resin film 9a. An adhesive 10b made of, for example, an epoxy resin to be 10 is attached. Then, as shown in FIG. 12B, the resin film 9a is overlaid on the upper and lower surfaces of the core substrate 14 via the adhesive 10b while matching the ends of the core substrate 14 and the resin film 9a. Here, since the semiconductor element 6 is fixed to the through hole P, the semiconductor element 6 can be overlapped while suppressing the semiconductor element 6 from coming out of the through hole P and suppressing the positional deviation of the semiconductor element 6.
次に、重ね合わせたコア基板１４および樹脂フィルム９ａを、例えば加熱プレス機を用いて、加熱加圧することによって、樹脂フィルム９ａおよび接着剤１０ｂに含まれる樹脂を熱硬化させ、樹脂フィルム９ａを同時にコア基板１４の上面および下面に接着させる。絶縁層１５を構成するフィルム層９と接着層１０とを同時にコア基板１４の上面および下面に形成することにより、貫通孔Pに絶縁層１５からなる上面および下面を形成し、基体５の中空部であるキャビティＣを形成することができる。このようにして半導体素子６が設けられたキャビティＣを形成することにより、加熱加圧の際に、キャビティＣ内にて半導体素子６の位置ずれを抑制することができる。また、コア基板１４の上面および下面に樹脂フィルム９ａを同時に接着させるため、工程を減らすことができる。 Next, the superposed core substrate 14 and the resin film 9a are heated and pressurized by using, for example, a heating press machine to thermally cure the resin contained in the resin film 9a and the adhesive 10b, and the resin film 9a is simultaneously formed. The core substrate 14 is bonded to the upper and lower surfaces. By forming the film layer 9 and the adhesive layer 10 constituting the insulating layer 15 simultaneously on the upper surface and the lower surface of the core substrate 14, the upper surface and the lower surface made of the insulating layer 15 are formed in the through hole P, and the hollow portion of the substrate 5 is formed. Cavity C can be formed. By forming the cavity C in which the semiconductor element 6 is provided in this manner, the positional deviation of the semiconductor element 6 in the cavity C can be suppressed during heating and pressurization. Further, since the resin film 9a is simultaneously bonded to the upper surface and the lower surface of the core substrate 14, the number of steps can be reduced.
そして、図１３（Ａ）に示すように、絶縁層１５に、例えばＹＡＧレーザー装置又は炭酸ガスレーザー装置を用いて、ビア孔Ｖを形成する。ビア孔Ｖは、絶縁層１５の一主面に対して垂直方向から、絶縁層７の一主面に向けてレーザー光が照射されることによって形成される。レーザー光が照射されることによって、ビア孔Ｖの内壁面から接着層１０ｂに含有されているフィラー１３の一部が露出する。接着層１０ｂには、レーザー光が照射されることによって、ビア孔Ｖからフィラー１３が露出するように、フィラー１３の含有量が調整されている。なお、ビア孔Ｖは、レーザーの出力を調整することによって、上部よりも下部が幅狭な逆テーパー状に形成することができる。 Then, as shown in FIG. 13A, via holes V are formed in the insulating layer 15 using, for example, a YAG laser device or a carbon dioxide gas laser device. The via hole V is formed by irradiating the main surface of the insulating layer 7 with laser light from a direction perpendicular to the main surface of the insulating layer 15. By irradiating the laser beam, a part of the filler 13 contained in the adhesive layer 10b is exposed from the inner wall surface of the via hole V. The content of the filler 13 is adjusted such that the filler 13 is exposed from the via hole V when the adhesive layer 10b is irradiated with laser light. In addition, the via hole V can be formed in a reverse taper shape in which the lower part is narrower than the upper part by adjusting the output of the laser.
ここで、半導体素子６の端子部６ａを露出させるのに、半導体素子６を破壊しないような低い出力のレーザー光を用いて、端子部６ａの直上に位置する絶縁層１５の一部を除去することができる。そのため、半導体素子６を破壊することなく端子部６ａを露出させることができるため、端子部６ａの直上に形成する導電部材としてのビア導体７ｂと端子部６ａとの接触性を良好にし、両者の接続不良が発生するのを低減することができ、製造歩留まりを向上させることができる。 Here, in order to expose the terminal portion 6 a of the semiconductor element 6, a part of the insulating layer 15 located immediately above the terminal portion 6 a is removed using a low-power laser beam that does not destroy the semiconductor element 6. be able to. Therefore, since the terminal part 6a can be exposed without destroying the semiconductor element 6, the contact property between the via conductor 7b as a conductive member formed immediately above the terminal part 6a and the terminal part 6a is improved. The occurrence of poor connection can be reduced, and the manufacturing yield can be improved.
さらに、図１３（Ｂ）に示すように、ビア孔Ｖに、従来周知のめっき処理を施し、導電材料を充填することによってビア導体７ｂを形成する。そして、ビア孔Ｖから露出したフィラー１３の一部をビア導体７ｂに埋入することができる。また、ビア導体７ｂを形成するとともに、絶縁層１５上にメッキ７ｗを形成することができる。そして、その表面にレジストを塗布し、露光現像を行った後、メッキ７ｗをエッチング処理してグランド層７ａｙを形成する。グランド層７ａｙは、絶縁層１５を介して信号線路７ａｘと対向する箇所に形成される。 Further, as shown in FIG. 13B, the via hole V is subjected to a known plating process and filled with a conductive material to form a via conductor 7b. A part of the filler 13 exposed from the via hole V can be embedded in the via conductor 7b. In addition, the via conductor 7 b can be formed and the plating 7 w can be formed on the insulating layer 15. Then, a resist is applied to the surface, and after exposure and development, the plating layer 7w is etched to form a ground layer 7ay. The ground layer 7ay is formed at a location facing the signal line 7ax through the insulating layer 15.
次に、図１４（Ａ）に示すように、コア基板１４の上面および下面に、ポリイミド樹脂等の接着剤１０ｂを介して、樹脂フィルム９ａを同時に貼り合わせる。そして、例えば加熱プレス機を用いて、加熱・加圧することで、樹脂フィルム９ａを絶縁層１５に固着する。そして、図１４（Ｂ）に示すように、絶縁層１５に、例えばＹＡＧレーザー装置又は炭酸ガスレーザー装置を用いて、ビア孔Ｖを形成する。ビア孔Ｖは、絶縁層１５の一主面に対して垂直方向から、絶縁層１５の一主面に向けてレーザー光が照射されることによって形成される。 Next, as shown in FIG. 14A, a resin film 9a is simultaneously bonded to the upper and lower surfaces of the core substrate 14 via an adhesive 10b such as polyimide resin. And the resin film 9a is fixed to the insulating layer 15 by heating and pressurizing using, for example, a heating press. Then, as shown in FIG. 14B, via holes V are formed in the insulating layer 15 using, for example, a YAG laser device or a carbon dioxide gas laser device. The via hole V is formed by irradiating the main surface of the insulating layer 15 with laser light from a direction perpendicular to the main surface of the insulating layer 15.
さらに、図１５（Ａ）に示すように、ビア孔Ｖに、従来周知のめっき処理を施し、導電材料を充填することによってビア導体７ｂを形成する。また、ビア導体７ｂを形成するとともに、絶縁層１５上にメッキ７ｗを形成することができる。そして、メッキ７ｗの表面にレジストを塗布し、露光現像を行った後、メッキ７ｗをエッチング処理してグランド層７ａｙを形成する。 Further, as shown in FIG. 15A, the via hole V is subjected to a known plating process and filled with a conductive material to form a via conductor 7b. In addition, the via conductor 7 b can be formed and the plating 7 w can be formed on the insulating layer 15. And after apply | coating a resist to the surface of plating 7w and performing exposure development, the plating 7w is etched and the ground layer 7ay is formed.
次に、図１５（Ｂ）に示すように、コア基板１４の上面側および下面側のグランド層７ａｙ上に、ポリイミド樹脂等の接着剤１０ｂを介して樹脂フィルム９ａを貼り合わせる。そして、例えば加熱プレス機を用いて、加熱・加圧することで、樹脂フィルム９ａを絶縁層１５に固着する。そして、図１６（Ａ）に示すように、絶縁層１５に、例えばＹＡＧレーザー装置又は炭酸ガスレーザー装置を用いて、ビア孔Ｖを形成する。ビア孔Ｖは、絶縁層１５の一主面に対して垂直方向から、絶縁層１５の一主面に向けてレーザー光が照射されることによって形成される。 Next, as shown in FIG. 15B, a resin film 9a is bonded onto the ground layer 7ay on the upper surface side and the lower surface side of the core substrate 14 via an adhesive 10b such as polyimide resin. And the resin film 9a is fixed to the insulating layer 15 by heating and pressurizing using, for example, a heating press. Then, as shown in FIG. 16A, via holes V are formed in the insulating layer 15 using, for example, a YAG laser device or a carbon dioxide gas laser device. The via hole V is formed by irradiating the main surface of the insulating layer 15 with laser light from a direction perpendicular to the main surface of the insulating layer 15.
さらに、図１６（Ａ）に示すように、ビア孔Ｖに、従来周知のめっき処理を施し、導電材料を充填することによってビア導体７ｂを形成する。また、ビア導体７ｂを形成するとともに、絶縁層１５上にメッキ７ｗを形成することができる。そして、メッキ７ｗの表面にレジストを塗布し、露光現像を行った後、メッキ７ｗをエッチング処理して信号線路７ｃを形成する。このようにして、部品内蔵基板２を作製することができる。そして、部品内蔵基板２に対してバンプ３を介して実装部品４をフリップチップ実装することによって、実装構造体１を作製することができる。 Further, as shown in FIG. 16A, the via hole V is subjected to a known plating process and filled with a conductive material to form a via conductor 7b. In addition, the via conductor 7 b can be formed and the plating 7 w can be formed on the insulating layer 15. And after apply | coating a resist to the surface of plating 7w and performing exposure development, the plating 7w is etched and the signal track | line 7c is formed. In this way, the component built-in substrate 2 can be manufactured. The mounting structure 1 can be manufactured by flip-chip mounting the mounting component 4 on the component-embedded substrate 2 via the bump 3.
上述した実施形態においては、フィルム層９と接着層１０とを交互に複数積層した積層体であって、貫通孔Ｐが形成されているコア基板１４を準備する工程と、貫通孔Ｐの内壁面５ａに露出する接着層１０の一部をエッチングして、フィルム層９の一端である複数の凸部１１を貫通孔Ｐの内壁面５ａに形成する工程と、直方体形状の半導体素子６を貫通孔Ｐに収容するとともに、半導体素子６の側面を貫通孔Ｐの内壁面５ａから突出する凸部１１に当接させる工程とを含んでいるため、キャビティＣ内にて半導体素子６の位置ずれが抑制された部品内蔵基板２を作製することができる製造方法を提供することができる。 In the above-described embodiment, a step of preparing a core substrate 14 in which a plurality of film layers 9 and adhesive layers 10 are alternately laminated and having through holes P formed therein, and an inner wall surface of the through holes P Etching a part of the adhesive layer 10 exposed at 5a to form a plurality of convex portions 11 as one end of the film layer 9 on the inner wall surface 5a of the through hole P, and forming the rectangular parallelepiped semiconductor element 6 into the through hole And the step of bringing the side surface of the semiconductor element 6 into contact with the convex portion 11 protruding from the inner wall surface 5a of the through-hole P, so that the displacement of the semiconductor element 6 in the cavity C is suppressed. A manufacturing method capable of producing the component-embedded substrate 2 can be provided.
なお、本発明は上述の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良等が可能である。例えば、充填用樹脂１２は、コア基板１４と接着する樹脂フィルム９ａの一面に接着剤１０ｂとして被着させておいてもよい。また、基体５は、コア基板１４の上面および下面に接着層１０を積層して構成されていても構わない。また、コア基板１４に貫通孔Ｐを形成し、コア基板１４の下面に絶縁層を形成し、キャビティＣを設け、そして半導体素子６をキャビティＣに収容してもよい。 In addition, this invention is not limited to the above-mentioned form, A various change, improvement, etc. are possible in the range which does not deviate from the summary of this invention. For example, the filling resin 12 may be attached as an adhesive 10 b to one surface of the resin film 9 a that adheres to the core substrate 14. The base 5 may be configured by laminating the adhesive layer 10 on the upper surface and the lower surface of the core substrate 14. Alternatively, the through hole P may be formed in the core substrate 14, an insulating layer may be formed on the lower surface of the core substrate 14, the cavity C may be provided, and the semiconductor element 6 may be accommodated in the cavity C.
また、接着層１０のエッチングには、１ＭＰａ以上１０ＭＰａ以下の高圧の水洗、若しくはサンドブラスト等の方法を用いてもよい。なお、高圧の水洗に用いる水としては、セラミック粉末等の硬質粒子を含む水を用いても構わない。 Further, the etching of the adhesive layer 10 may be performed using a method such as high-pressure water washing of 1 MPa or more and 10 MPa or less, or sand blasting. In addition, as water used for high pressure water washing, you may use the water containing hard particles, such as a ceramic powder.
１ 実装構造体
２ 部品内蔵基板
３ バンプ
４ 実装部品
５ 基体
５ａ 内壁面
６ 半導体素子
６ａ 端子部
７ａ 導電層
７ａｘ 信号線路
７ａｙ グランド層
７ｂ ビア導体
７ｃ スルーホール導体
８ 絶縁体
９ フィルム層
１０ 接着層
１１ 凸部
１２ 充填用樹脂
１３ フィラー
１４ コア基板
１５ 絶縁層
Ｓ スルーホール
Ｃ キャビティ
Ｃ１ 切り欠き部
Ｇ１ 隙間
Ｇ２ 間隙
Ｐ 貫通孔
Ｖ ビア孔
DESCRIPTION OF SYMBOLS 1 Mounting structure 2 Component built-in board 3 Bump 4 Mounted component 5 Base body 5a Inner wall surface 6 Semiconductor element 6a Terminal part 7a Conductive layer 7ax Signal line 7ay Ground layer
7b Via conductor 7c Through-hole conductor 8 Insulator 9 Film layer 10 Adhesive layer 11 Protruding part 12 Filling resin 13 Filler 14 Core substrate 15 Insulating layer S Through-hole C Cavity C1 Notch
G1 Gap G2 Gap P Through hole V Via hole
Claims (10)
前記キャビティに設けられ、且つ前記複数の凸部の少なくとも２つ以上と当接する電子部品と、
を備えたことを特徴とする部品内蔵基板。 A substrate in which a cavity is formed and a plurality of protrusions protruding from the inner wall surface of the cavity are arranged in the thickness direction;
An electronic component provided in the cavity and in contact with at least two of the plurality of convex portions;
A component-embedded board comprising:
前記複数の凸部の間の隙間に樹脂が充填されており、該樹脂が前記電子部品と接着していることを特徴とする部品内蔵基板。 The component built-in substrate according to claim 1,
A component-embedded substrate, wherein a gap between the plurality of convex portions is filled with resin, and the resin is bonded to the electronic component.
前記凸部は頂部の表面が湾曲しているとともに、その湾曲面の一部が前記電子部品と当接していることを特徴とする部品内蔵基板。 In the component built-in substrate according to claim 2,
The component-embedded substrate, wherein the convex portion has a curved top surface and a part of the curved surface is in contact with the electronic component.
前記樹脂の一部は、前記凸部の前記湾曲面における前記当接部の周辺部と前記電子部品の側面との間の隙間に充填されていることを特徴とする部品内蔵基板。 In the component built-in substrate according to claim 3,
Part of the resin is filled in a gap between a peripheral portion of the contact portion and a side surface of the electronic component on the curved surface of the convex portion.
前記基体は、熱分解温度の異なる２種以上の樹脂層を交互に複数層積層したものであって、
前記凸部は、熱分解温度の高い前記樹脂層の一端であることを特徴とする部品内蔵基板。 In the component built-in substrate according to claim 4,
The base is obtained by alternately laminating two or more types of resin layers having different thermal decomposition temperatures,
The component-embedded substrate, wherein the convex portion is one end of the resin layer having a high thermal decomposition temperature.
熱分解温度の低い前記樹脂層にはフィラーが含有されており、前記フィラーの一部が前記キャビティの内壁面から露出しており、該露出したフィラーの一部を前記樹脂が被覆していることを特徴とする部品内蔵基板。 In the component built-in substrate according to claim 5,
The resin layer having a low thermal decomposition temperature contains a filler, a part of the filler is exposed from the inner wall surface of the cavity, and the resin covers a part of the exposed filler. Component built-in board characterized by
前記電子部品は直方体形状であって、
前記キャビティの内壁面および該内壁面と対向する対向面の両面から突出した前記凸部が、前記電子部品の側面と当接していることを特徴とする部品内蔵基板。 The component built-in substrate according to claim 1,
The electronic component has a rectangular parallelepiped shape,
The component-embedded substrate, wherein the convex portion projecting from both the inner wall surface of the cavity and the opposing surface facing the inner wall surface is in contact with the side surface of the electronic component.
前記凸部が前記電子部品の４つの側面と当接していることを特徴とする部品内蔵基板。 In the component built-in substrate according to claim 7,
The component-embedded substrate, wherein the convex portion is in contact with four side surfaces of the electronic component.
前記凸部が前記電子部品と該電子部品の外周に沿って連続的に当接していることを特徴とする部品内蔵基板。 The component built-in substrate according to claim 8,
The component-embedded substrate, wherein the convex portion is in continuous contact with the electronic component along the outer periphery of the electronic component.
前記部品内蔵基板の主面に搭載され、前記電子部品と電気的に接続される実装部品と、
を備えたことを特徴とする実装構造体。 The component built-in substrate according to any one of claims 1 to 9,
A mounting component mounted on the main surface of the component-embedded substrate and electrically connected to the electronic component;
A mounting structure characterized by comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008094465A JP5153417B2 (en) | 2008-04-01 | 2008-04-01 | Component built-in board and mounting structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2008094465A JP5153417B2 (en) | 2008-04-01 | 2008-04-01 | Component built-in board and mounting structure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009246315A true JP2009246315A (en) | 2009-10-22 |
| JP5153417B2 JP5153417B2 (en) | 2013-02-27 |
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ID=41307860
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| Application Number | Title | Priority Date | Filing Date |
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| JP2008094465A Expired - Fee Related JP5153417B2 (en) | 2008-04-01 | 2008-04-01 | Component built-in board and mounting structure |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5153417B2 (en) |
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Also Published As
| Publication number | Publication date |
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| JP5153417B2 (en) | 2013-02-27 |
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