JP2009237204A

JP2009237204A - マスクパターン作成方法

Info

Publication number: JP2009237204A
Application number: JP2008082472A
Authority: JP
Inventors: Akira Tsujimura; 亮辻村
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2008-03-27
Filing date: 2008-03-27
Publication date: 2009-10-15
Anticipated expiration: 2028-03-27
Also published as: JP4998347B2

Abstract

【課題】製造ばらつきを設計段階で予測し設計マスクパターンを補正可能とする。
【解決手段】製造する半導体デバイスのマスクレイアウトデータから半導体基板上に繰り返し配置するデバイスパターンを形成するための設計マスクパターンを抽出し（ステップＳ２）、抽出された設計マスクパターンを、光の干渉で中心の設計マスクパターンの形状に影響を与える範囲まで複数仮配置し（ステップＳ３）、その設計マスクパターンで露光シミュレーションを行い（ステップＳ４）、設計マスクパターンと中心の設計マスクパターンの露光シミュレーション結果との差分（基準差分）を求め（ステップＳ５）、チップレイアウト後に設計マスクパターンを用いて露光シミュレーションを行い（ステップＳ７）、その露光シミュレーション結果と設計マスクパターンとの差分を基準差分と比較し、予測される製造ばらつきに基づいて設計マスクパターンを修正する（ステップＳ８〜Ｓ１１）。
【選択図】図１

Description

本発明はマスクパターン作成方法に関し、特に、トランジスタなどの半導体デバイスをウエハ上に規則的に大量に形成する際に用いられるマスクパターンの作成方法に関する。

近年、露光シミュレーションによって半導体デバイスの出来上がりを予測し、設計段階で欠陥を指摘、修正する技術が広まっている。
この技術では、半導体基板（ウエハ）上での半導体デバイスの出来上がりが、マスクパターンの設計データ（設計マスクパターン）と比較したとき、サイズが一定の範囲内にあるかどうかを、半導体デバイスごとに評価していた。

なお、シミュレーションベースのＯＰＣ（Optical Proximity Correction）を用いた手法（たとえば、特許文献１参照）や、マスク上に形成されたパターンと設計マスクパターンそれぞれのフーリエ変換の計算結果を比較することにより、マスク欠陥を検査する手法（たとえば、特許文献２参照）などが知られている。

ところで、ＳＲＡＭ（Static Random Access Memory）などでは、トランジスタやビアホールなどをＬＳＩ（Large Scale Integrated circuit）チップ（以下単にチップという）上に、規則的に大量に配置する。このような半導体デバイスのデバイスパターンを、露光工程でウエハ上に等ピッチで大量に転写する場合、周辺側のデバイスパターンの形状（デバイス形状）は、別のデバイスパターンの光学的影響を受け、中心側のデバイス形状と異なるようになり、製造ばらつきが生じてしまう問題があった。

図１１は、デバイス形状の製造ばらつきの例を示す図である。
ここでは、ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）のデバイスパターンを形成する場合について示している。

ゲート形状を規定する設計マスクパターン５０に対して、転写されたデバイスパターン５１ａ，５１ｂを比較すると、デバイスパターン５１ｂは、デバイスパターン５１ａと比べてゲートが太く、拡散層５２ａ，５２ｂに対する突き出しも小さい。ゲートが太くなると、抵抗が増すため、ＭＯＳＦＥＴのスイッチング電圧が大きくなる。また、ゲートの突き出しが小さいと、チャネル領域が不十分なため、リーク電流が発生する。このような製造ばらつきが生じると、大きな動作電圧が必要になる場合があった。
特開平９−３４０９５号公報国際公開第２００４／０８８４１７号パンフレット

従来の技術では、半導体デバイス個々の評価を行っていたが、ウエハ上でどの程度デバイス形状に製造ばらつきが生ずるのかを予測することができなかった。
上記の点を鑑みて、本発明者は、製造ばらつきの程度を設計段階で予測し設計マスクパターンを補正可能なマスクパターン作成方法を提供することを目的とする。

上記目的を達成するために、以下のような工程を有するマスクパターン作成方法が提供される。このマスクパターン作成方法は、製造する半導体デバイスのマスクレイアウトデータから、半導体基板上に繰り返し配置するデバイスパターンを形成するための設計マスクパターンを抽出する工程と、抽出された前記設計マスクパターンを、光の干渉で中心の前記設計マスクパターンの形状に影響を与える範囲まで複数仮配置する工程と、仮配置した前記設計マスクパターンを用いて第１の露光シミュレーションを行う工程と、前記設計マスクパターンと、中心の当該設計マスクパターンの第１の露光シミュレーション結果との第１の差分を求める工程と、チップレイアウト後に、前記設計マスクパターンを用いて第２の露光シミュレーションを行う工程と、前記設計マスクパターンと、チップレイアウト後の当該設計マスクパターンの第２の露光シミュレーション結果との第２の差分を求める工程と、前記第１の差分と前記第２の差分とを比較し、予測される製造ばらつきに基づいて、前記設計マスクパターンを修正する工程と、を有する。

ウエハ全体における半導体デバイスの製造ばらつきの予測が可能となる。また、製造ばらつきが過大であれば設計変更して製造ばらつきを抑制することが可能となる。

以下、本実施の形態を図面を参照して詳細に説明する。
図１は、本実施の形態のマスクパターン作成方法の概略を示すフローチャートである。
また、図２は、本実施の形態のマスクパターン作成方法を実現する具体的なハードウェハ構成を示す図である。

本実施の形態のマスクパターン作成方法は、たとえば、図２のようなコンピュータ１により実現される。コンピュータ１は、ＣＰＵ（Central Processing Unit）２、ＲＯＭ（Read Only Memory）３、ＲＡＭ（Random Access Memory）４、ＨＤＤ（Hard Disk Drive）５、グラフィック処理部６、入力Ｉ／Ｆ（Interface）７、通信Ｉ／Ｆ８などによって構成され、これらはバス９を介して相互に接続されている。

ここで、ＣＰＵ２は、ＲＯＭ３や、ＨＤＤ５に格納されているプログラムや、各種データに応じて各部を制御し、以下に示すマスクパターン作成方法の各処理を行う。
ＲＯＭ３は、ＣＰＵ２が実行する基本的なプログラムやデータを格納している。

ＲＡＭ４は、ＣＰＵ２が実行途中のプログラムや、演算途中のデータを格納している。
ＨＤＤ５は、ＣＰＵ２が実行するＯＳ（Operation System）や、マスクパターン作成処理を行うプログラムや、各種アプリケーションプログラム、各種データを格納する。

グラフィック処理部６には、表示装置として、たとえば、ディスプレイ６ａが接続されており、ＣＰＵ２からの描画命令に従って、ディスプレイ６ａ上に、後述するマスクレイアウトデータ、露光シミュレーション結果、製造ばらつきの評価結果などを表示する。

入力Ｉ／Ｆ７には、マウス７ａやキーボード７ｂなどの入力装置が接続されており、マスクパターンの設計者により入力された情報を受信し、バス９を介してＣＰＵ２に伝送する。

通信Ｉ／Ｆ８は、たとえば、企業内のＬＡＮ（Local Area Network）やＷＡＮ（Wide Area Network）や、インターネットなどのネットワーク８ａと接続して、各種データの送受信を行う。

以下このようなハードウェアを用いたマスクパターン作成方法を、図１を用いて説明する。
まず、たとえば、ユーザの入力に応じてＣＰＵ２は、製造するＬＳＩに応じたマスクレイアウトデータを作成する（ステップＳ１）。次に、ＣＰＵ２は、マスクレイアウトデータから、繰り返し配置する設計マスクパターンを抽出する（ステップＳ２）。

図３は、繰り返し配置する設計マスクパターンの例と、セル配置例を示す図である。
ここでは、ＭＯＳＦＥＴを形成する際に用いられる設計マスクパターン１０を示している。たとえば、ＳＲＡＭの製造時には、設計マスクパターン１０が繰り返し等ピッチで配置されたマスクを用いて、ウエハ上に設計マスクパターン１０を転写し、図のようなセル配置が得られる。なお、転写の際には隣接する設計マスクパターン１０や他のセルなどの転写時の光の干渉などによる影響により、ウエハ上に形成されるデバイスパターン１１は設計マスクパターン１０とは異なる形状になる。

次に、ＣＰＵ２は、繰り返して配置する同一の設計マスクパターン１０を、露光の際に光の干渉で中心の設計マスクパターン１０に影響を与える範囲（たとえば、数μｍ程度の範囲）まで同一ピッチで複数仮配置する（ステップＳ３）。露光シミュレーションプログラムを実行し、露光シミュレーションを行う（ステップＳ４）。

図４は、仮配置後の露光シミュレーション結果を示す図である。
図のように複数のデバイスパターン１１ａが、露光シミュレーション結果として得られる。次に、ＣＰＵ２は、露光シミュレーションの結果であるデバイスパターン１１ａのうち中心のものと、設計マスクパターン１０との差分を基準差分として算出する（ステップＳ５）。

図５は、基準差分を求める様子を示す図である。
設計マスクパターン１０と、図４のような仮配置後の露光シミュレーション結果の中心のデバイスパターン１１ａとの差分を求めることで、図のような差分図形１２が得られる。このような、同じ形状のデバイスパターン１１ａのみを配置する場合の、光の影響で生じる設計マスクパターン１０とのずれを基準差分とする。

次に、ＣＰＵ２は、レイアウトデータに応じてチップレイアウトを行い（ステップＳ６）、再び露光シミュレーションを行う（ステップＳ７）。
図６は、チップレイアウト後の露光シミュレーション結果の一例を示す図である。

図のように繰り返してデバイスパターン１１ｂが配置されるセル２０，２１に隣接して他のセル２２，２３，２４，２５が配置される。他のセル２２〜２５には、たとえば、配線パターンなどが形成される。

その後、ＣＰＵ２は、チップレイアウト後の露光シミュレーション結果のデバイスパターン１１ｂと、設計マスクパターン１０との差分を求める（ステップＳ８）。
チップレイアウト後の露光シミュレーションで得られるデバイスパターン１１ｂは、図６のような、周辺の他のセル２２〜２５のパターンを転写する際の光の干渉などの影響を受け、図５のように、デバイスパターン１１ａのみ複数配置する場合とは異なるずれが生じる。これが製造ばらつきにつながる。また、周辺にセルがない場合にも、同様なずれが生じる。

そこで、ＣＰＵ２は、ステップＳ５で求めた基準差分と、チップレイアウト後の差分とを比較して予測される製造ばらつきを評価する（ステップＳ９）。そして、ＣＰＵ２は、予測される製造ばらつきが許容範囲内であるか判断し（ステップＳ１０）、許容範囲内であれば設計マスクパターン１０の作成を終了する。許容範囲を超える場合には、予測される製造ばらつきに応じて設計マスクパターン１０の修正を行い（ステップＳ１１）、ステップＳ２からの工程を繰り返す。

以上のような工程によれば、半導体デバイス個々の評価ではなく、ウエハ全体における半導体デバイスの製造ばらつきの予測が可能である。また、予測される製造ばらつきが過大であれば設計変更して製造ばらつきを抑制することが可能である。

以下、製造ばらつき評価の詳細を説明する。
図７は、製造ばらつき評価の流れを示すフローチャートである。
チップレイアウト後のデバイスパターン１１ｂの設計マスクパターン１０との差分と、基準差分とを比較するため、設計マスクパターン１０に評価領域を設定する。

まず、ＣＰＵ２は、評価領域サイズを決定する（ステップＳ２０）。評価領域サイズは、たとえば、トランジスタ寸法に応じて、４５ｎｍ〜９０ｎｍ角の大きさとする。たとえば、６５ｎｍテクノロジなら６５ｎｍ角の大きさの正方形を評価領域とし、４５ｎｍテクノロジなら４５ｎｍ角の大きさの正方形を評価領域とする。なお、それ以下の大きさの正方形を評価領域としてもよい。

次に、ＣＰＵ２は、設計マスクパターン１０の頂点部分にステップＳ２０の処理で設定された大きさの評価領域を設定し（ステップＳ２１）、続いて辺上（非頂点部）に評価領域を設定する（ステップＳ２２）。なお、辺上の評価領域の大きさは、頂点部分の評価領域と同一としてもよいが、大きくするようにしてもよい。

図８は、デバイスパターンに設定された評価領域の例を示す図である。
ここでは、設計マスクパターン１０に対して設定した評価領域３０と、チップレイアウト後の露光シミュレーション結果によるデバイスパターン１１ｂと設計マスクパターン１０との差分図形３１を示している。

次に、ＣＰＵ２は、各評価領域３０内における、実際の差分（図８の差分図形３１）と基準差分（図４の差分図形１２）との面積差の許容範囲を設定する（ステップＳ２３）。
たとえば、頂点部分の評価領域３０では２％、辺上では１％以下などとして、別々に図２のようなシミュレーション用のコンピュータ１において、ユーザによる外部入力とするようにしてもよい。同様にステップＳ２０〜Ｓ２２の処理もユーザによる外部入力としてもよい。

次に、ＣＰＵ２は、同一の評価領域３０内における、実際の差分と基準差分との面積を比較し（ステップＳ２４）、ステップＳ２３の処理で設定した許容範囲内か否かを判定する（ステップＳ２５）。ここで許容範囲内であれば処理を終了し、許容範囲を超える場合には、許容範囲以上となった評価領域３０を抽出する（ステップＳ２６）。

図９は、抽出された評価領域を示す図である。
許容範囲を超える面積差があった評価領域３０が抽出された様子を示している。
面積差で比較することで、簡単に予測される製造ばらつきが評価できる。

ＣＰＵ２は、たとえば、抽出された評価領域３０をディスプレイ６ａ上に表示させ、ユーザは、抽出された評価領域３０を参照して、設計マスクパターン１０の修正を行う（ステップＳ２７）。

図１０は、設計マスクパターンの修正例を示す図である。
ステップＳ２６の処理で抽出された評価領域３０をもとに、たとえば、図１０（Ａ）のように、設計マスクパターン１０ａ，１０ｂ間の距離を広げたり、図１０（Ｂ）のように、設計マスクパターン１０ｂの形状を補正する。

その後、設計マスクパターンを修正することにより更新されたマスクレイアウトデータを用いて、図１のステップＳ２からの処理を繰り返すことで、ウエハ上に転写したときに製造ばらつきの少ないデバイスパターン１１ｂが形成されるようなマスクレイアウトデータを作成することができる。

なお、上記では、繰り返し配置するデバイスパターンとしてＭＯＳＦＥＴを例にしたが、これに限定されず、たとえば、多層配線基板において各層を接続するビアホールのデバイスパターンとしてもよい。

本実施の形態のマスクパターン作成方法の概略を示すフローチャートである。本実施の形態のマスクパターン作成方法を実現する具体的なハードウェハ構成を示す図である。繰り返し配置する設計マスクパターンの例と、セル配置例を示す図である。仮配置後の露光シミュレーション結果を示す図である。基準差分を求める様子を示す図である。チップレイアウト後の露光シミュレーション結果の一例を示す図である。製造ばらつき評価の流れを示すフローチャートである。デバイスパターンに設定された評価領域の例を示す図である。抽出された評価領域を示す図である。設計マスクパターンの修正例を示す図である。デバイス形状の製造ばらつきの例を示す図である。

符号の説明

１０，１０ａ，１０ｂ設計マスクパターン
１１，１１ａ，１１ｂデバイスパターン
１２，３１差分図形
２０，２１セル
２２，２３，２４，２５他のセル
３０評価領域

Claims

製造する半導体デバイスのマスクレイアウトデータから、半導体基板上に繰り返し配置するデバイスパターンを形成するための設計マスクパターンを抽出する工程と、
抽出された前記設計マスクパターンを、光の干渉で中心の前記設計マスクパターンの形状に影響を与える範囲まで複数仮配置する工程と、
仮配置した前記設計マスクパターンを用いて第１の露光シミュレーションを行う工程と、
前記設計マスクパターンと、中心の当該設計マスクパターンの第１の露光シミュレーション結果との第１の差分を求める工程と、
チップレイアウト後に、前記設計マスクパターンを用いて第２の露光シミュレーションを行う工程と、
前記設計マスクパターンと、チップレイアウト後の当該設計マスクパターンの第２の露光シミュレーション結果との第２の差分を求める工程と、
前記第１の差分と前記第２の差分とを比較し、予測される製造ばらつきに基づいて、前記設計マスクパターンを修正する工程と、
を有することを特徴とするマスクパターン作成方法。
前記設計マスクパターンの頂点部と非頂点部に評価領域を設け、前記評価領域ごとに、前記第１の差分と前記第２の差分との面積比較を行うことを特徴とする請求項１記載のマスクパターン作成方法。
前記評価領域の大きさは、トランジスタ寸法に合わせた大きさであることを特徴とする請求項２記載のマスクパターン作成方法。
前記評価領域は、前記頂点部と前記非頂点部とで、別々に評価基準を設定することを特徴とする請求項２または３のいずれかに記載のマスクパターン作成方法。
前記製造ばらつきが前記評価基準を超えた場合、前記設計マスクパターン同士の距離の変更または前記設計マスクパターンの形状を補正することを特徴とする請求項４記載のマスクパターン作成方法。