JP2009232597A - 負荷制御装置、及び半導体スイッチング素子駆動方法 - Google Patents

Abstract

【課題】車両のヘッドランプのように複数の負荷が同時に駆動される負荷制御装置の電源線には、左右のヘッドランプの負荷電流が電源線にまとめて流れるが、左右のヘッドランプの負荷電流（パルス電流）が重なってしまうため、電流変動が複雑になって高周波成分が増加しノイズが増加してしまう。
【解決手段】複数の半導体スイッチング素子６、７をスイッチング制御し前記半導体スイッチング素子６、７のそれぞれに対応した負荷８、９に供給される電力を制御する負荷制御装置１において、ゲート駆動手段４、５により前記半導体スイッチング素子６のターンオン遅れ時間とターンオフ遅れ時間を他の前記半導体スイッチング素子７のターンオン期間とターンオフ期間の近傍においてほぼ同量ずらして負荷電流の変動率を抑え、ノイズを抑制する。
【選択図】図１

Description

本発明は、半導体スイッチング素子を用いた負荷制御装置及び半導体スイッチング素子駆動方法に係り、特に、ＥＭＩ（Electromagnetic Interference：電磁気妨害）ノイズを減少させることができる負荷制御装置及びその半導体スイッチング素子駆動方法に関する。

一般に、半導体スイッチのスイッチング制御により負荷に電力を供給する電源装置として、例えば特許文献１に挙げた特開２００３−２５９６３４号公報の負荷駆動回路のような技術がある。特許文献１に開示の技術では、スイッチング素子であるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）をＰＷＭ（Pulse Width Modulation）制御し、車両のヘッドランプに印加される電圧を制御している。ＰＷＭ制御によりヘッドランプなどの負荷を駆動する場合、ＭＯＳＦＥＴのチョッパ制御によるオン／オフ動作が急峻であると、ＥＭＩノイズが大きくなったりする問題がある。この特許文献１では、左右のヘッドランプをＰＷＭ制御により駆動する際、それら左右のヘッドランプに印加されるＰＷＭ制御パルスが重ならないようにして、ＥＭＩノイズの発生量の増加を防止するようにしている。
特開２００３−２５９６３４号公報

特許文献１では、３６Ｖバッテリを用いたシステムでのＰＷＭ制御時のＥＭＩノイズについて説明しているが、１２Ｖのバッテリを用いた車でも同様にＰＷＭ制御を行なうとＥＭＩノイズが問題になる。車両のヘッドランプのように複数の負荷が同時に駆動される場合、電源線には左右の負荷線の電流がまとめて流れるが、上記特許文献１の従来技術の方法によればデューティ比が５０％以下では左右のパルスが重ならないようにできる。しかしながら、デューティ比が５０％を超えると必ず左右のパルスが重なってしまうため、電流変動が複雑になって高周波成分が増加しノイズが増加してしまう。むしろ、左右を同位相で駆動したほうが電源線のノイズは小さくなる。

本発明の目的は、上記問題点に鑑み、５０％を超えるデューティ比での高調波成分を減少させ、その結果、ＥＭＩノイズを減少させることができる負荷制御装置を提供することにある。

本発明の請求項１に係る発明の要旨は、複数の半導体スイッチング素子をスイッチング制御し前記半導体スイッチング素子のそれぞれに対応した負荷に供給される電力を制御する負荷制御装置において、前記半導体スイッチング素子のターンオン遅れ時間とターンオフ遅れ時間を他の前記半導体スイッチング素子のターンオン期間とターンオフ期間の近傍においてほぼ同量ずらすゲート駆動手段を備えたことを特徴とする負荷駆動装置に存する。
また、本発明の請求項２に係る発明の要旨は、前記半導体スイッチング素子はＰチャンネルＭＯＳＦＥＴであることを特徴とする請求項１に記載の負荷駆動装置に存する。
また、本発明の請求項３に係る発明の要旨は、前記半導体スイッチング素子はＮチャンネルＭＯＳＦＥＴであることを特徴とする請求項１に記載の負荷駆動装置に存する。
また、本発明の請求項４に係る発明の要旨は、前記ゲート駆動手段でずらされる前記半導体スイッチング素子のターンオン遅れ時間とターンオフ遅れ時間は、複数備わる他の半導体スイッチング素子のターンオン時又はターンオフ時における電流変化率の高い期間が重ならないように設定されることを特徴とする請求項１乃至請求項３のいずれか一項に記載の負荷駆動装置に存する。
また、本発明の請求項５に係る発明の要旨は、前記複数の半導体スイッチング素子は数十Ｈｚから１００Ｈｚでスイッチングされ、前記ゲート駆動手段でずらされる前記半導体スイッチング素子のターンオン遅れ時間とターンオフ遅れ時間は約１μｓ乃至１０μｓであることを特徴とする請求項１乃至請求項４のいずれか一項に記載の負荷駆動装置に存する。
また、本発明の請求項６に係る発明の要旨は、前記ゲート駆動手段は、
前記半導体スイッチング素子のゲート端子に接続された前記ゲート駆動手段の出力抵抗を異ならしめて、前記半導体スイッチング素子のターンオン遅れ時間とターンオフ遅れ時間を調整することを特徴とする請求項１乃至請求項５のいずれか一項に記載の負荷駆動装置に存する。
また、本発明の請求項７に係る発明の要旨は、複数の半導体スイッチング素子をスイッチング制御し前記半導体スイッチング素子のそれぞれに対応した負荷に供給される電力を制御する負荷制御装置の、前記半導体スイッチング素子を駆動する半導体スイッチング素子駆動方法において、入力されたパルス入力信号の立上がりタイミングと立下りタイミングをほぼ同量ずらし、該ずらす量を異ならしめたパルス信号を前記半導体スイッチング素子の数に対応して複数生成し、生成された前記パルス信号により前記複数の半導体スイッチング素子を駆動することを特徴とする半導体スイッチング素子駆動方法に存する。

本発明によれば、制御信号入力によりＰＷＭパルスを出力して複数の同じ定格の負荷を同時に駆動する装置において、５０％を超えるデューティ比での高調波成分を減少させ、その結果、ＥＭＩノイズを減少させることができる。

＜第１の実施の形態＞
図１に本発明による第１の実施の形態である負荷制御装置１の構成図を示す。本実施の形態における負荷制御装置１は、車輌のヘッドランプのＰＷＭ調光駆動に適用した例を示しており、駆動周波数は数十から１００Ｈｚ程度である。デューティ比は数％から９０％以上の広い範囲で用いられる。出力素子は従来技術と同じくＰチャンネルパワーＭＯＳＦＥＴ（以下ＰＭＯＳＦＥＴと記載する）を用いている。本実施の形態では左右のヘッドランプ（負荷８、９）を駆動するためにそれぞれＰＭＯＳＦＥＴ６及びＰＭＯＳＦＥＴ７が用いられている。

図１を参照して本実施の形態である負荷制御装置１の構成を説明する。負荷制御装置１は、制御入力スイッチ２、ＰＷＭパルス生成部（ＰＷＭパルス生成手段）３、ゲート駆動部（ゲート駆動手段）４、ゲート駆動部（ゲート駆動手段）５、ＰＭＯＳＦＥＴ（半導体スイッチング素子）６、ＰＭＯＳＦＥＴ（半導体スイッチング素子）７、負荷８、負荷９、電源１０などから構成されている。なお、ＬＢは電源線の寄生インダクタンスを示している。ＰＭＯＳＦＥＴ６、７のソース端子は電源１０の正極側に接続され、ドレイン端子はそれぞれ負荷８、９の一端に接続されている。また、負荷８、９の他端は電源１０の負極側（接地電位）に接続されている。ゲート駆動部４の入力端子はＰＷＭパルス生成部３の出力端子に接続され、また、ゲート駆動部４の出力端子はＰＭＯＳＦＥＴ６のゲート端子に接続されている。ゲート駆動部５の入力端子はＰＷＭパルス生成部３の出力端子に接続され、また、ゲート駆動部５の出力端子はＰＭＯＳＦＥＴ７のゲート端子に接続されている。また、ＰＷＭパルス生成部３の入力端子は制御入力スイッチ２の一端に接続され、制御入力スイッチ２の他端は電源１０の負極側（接地電位）に接続されている。

ゲート駆動部４はトランジスタＱ1、Ｑ2、Ｑ5、抵抗Ｒ1、Ｒ1'、Ｒ2、Ｒ2'、Ｒ6、Ｒ11、Ｒ12などから構成されている。トランジスタＱ1のコレクタ端子は電源１０の正極側に接続され、エミッタ端子は抵抗Ｒ1、Ｒ1'を介してＰＭＯＳＦＥＴ６のゲート端子に接続されている。トランジスタＱ2のコレクタ端子は電源１０の負極側（接地電位）に接続され、エミッタ端子は抵抗Ｒ2、Ｒ2'を介してＰＭＯＳＦＥＴ６のゲート端子に接続されている。トランジスタＱ1とトランジスタＱ2のベース端子は互いに接続され、その接続点は抵抗Ｒ6を介して電源１０の正極側に接続されるとともにトランジスタＱ5のコレクタ端子に接続されている。トランジスタＱ5のベース端子は抵抗Ｒ11を介して電源１０の負極側（接地電位）に接続されるとともに抵抗Ｒ12を介してＰＷＭパルス生成部３の出力端子に接続されている。

また、ゲート駆動部５はトランジスタＱ3、Ｑ4、Ｑ6、抵抗Ｒ3、Ｒ4、Ｒ9、Ｒ13、Ｒ14などから構成されている。トランジスタＱ3のコレクタ端子は電源１０の正極側に接続され、エミッタ端子は抵抗Ｒ3を介してＰＭＯＳＦＥＴ７のゲート端子に接続されている。トランジスタＱ4のコレクタ端子は電源１０の負極側（接地電位）に接続され、エミッタ端子は抵抗Ｒ4を介してＰＭＯＳＦＥＴ７のゲート端子に接続されている。トランジスタＱ3とトランジスタＱ4のベース端子は互いに接続され、その接続点は抵抗Ｒ9を介して電源１０の正極側に接続されるとともにトランジスタＱ6のコレクタ端子に接続されている。トランジスタＱ6のベース端子は抵抗Ｒ13を介して電源１０の負極側（接地電位）に接続されるとともに抵抗Ｒ14を介してＰＷＭパルス生成部３の出力端子に接続されている。

ＰＭＯＳＦＥＴ６、７はゲート電圧Ｖgsが閾値電圧Ｖthよりも低くなると（例えば、閾値電圧Ｖthが−２Ｖならばゲート電圧Ｖgsは−５Ｖ）オンして負荷８、９に負荷電流ＩＬが流れる。ＰＭＯＳＦＥＴ６とＰＭＯＳＦＥＴ７は、オン抵抗、ゲート容量や閾値電圧Ｖthなど同じ特性とされる。負荷８と負荷９も例えば左右のヘッドランプのように同じワッテージのものに限定される。負荷抵抗が違うとＭＯＳＦＥＴのゲート電圧とドレイン電圧の関係が変わり、スイッチング時間特性が変わってしまうので、狙ったノイズ低減効果が得られなくなるためである。また、片方の負荷だけが駆動されることはなく、必ず負荷８と負荷９は同時に同じ明るさで駆動される。

ＰＷＭパルス生成部は、例えば三角波と基準電圧を比較するような回路で構成され、制御入力スイッチ２に従い、制御入力スイッチ２がオンされると一定周期、一定デューティ比のＰＷＭパルスを出す。このパルスは左右のゲート駆動部４、５に入力される。ゲート駆動部４、５はパルス入力をＰＭＯＳＦＥＴ６、７のオン・オフ動作に必要な電圧に変換する。必要な電圧とは先に示した閾値電圧Ｖthよりも低又は高となる電圧であればよいが、ここでは、トランジスタのベース・エミッタ間順方向電圧をＶbeとして、ＰＭＯＳＦＥＴ６、７をオフさせるために（ＶＢ−Ｖbe）の電圧をゲート駆動部４、５でそれぞれ独立に発生させ、また、オンさせるためにＶbeの電圧をゲート駆動部４、５でそれぞれ独立に発生させている。そして、ゲート駆動部４、５からのオンさせるための電圧は、ゲート駆動部４の出力については（Ｒ2＋Ｒ2'）を通してＰＭＯＳＦＥＴ６のゲートに加えられ、ゲート駆動部５の出力についてはＲ4を通してＰＭＯＳＦＥＴ７のゲートに加えられる。オフさせるための電圧は、ゲート駆動部４の出力については（Ｒ1＋Ｒ1'）を通してＰＭＯＳＦＥＴ６のゲートに加えられ、ゲート駆動部５の出力についてはＲ3を通してＰＭＯＳＦＥＴ７のゲートに加えられる。ここで、Ｒ1〜Ｒ4の各抵抗の値をＲ1＝Ｒ3、Ｒ2＝Ｒ4と設定するので、必ず（Ｒ2＋Ｒ2'）＞Ｒ4かつ（Ｒ1＋Ｒ1'）＞Ｒ3となる。なお、図１ではゲート駆動部をバイポーラトランジスタの構成としたが、ＭＯＳＦＥＴの構成としてもよい。

以下、回路の動作について、図２の動作波形と共に説明する。図２は横軸に時間ｔをとってあり、図の上側より、パルス入力、ＰＭＯＳＦＥＴ６、７のゲート電圧ＶＧ1及びＶＧ2、ＰＭＯＳＦＥＴ６、７のドレイン電圧ＶＤ1及びＶＤ2、ＰＭＯＳＦＥＴ６、７（負荷８及び負荷９）に流れる電流ＩＬ1及びＩＬ2、電源電流ＩＢ、電源電圧ＶＢの各波形を示している。なお、図２、後述の図３は電源電圧ＶＢを１２Ｖとした例である。以下図２を参照して本実施の形態による負荷制御装置１のスイッチング動作を詳しく説明する。

ＰＷＭパルス生成部３の出力であるパルス入力信号がローレベルＬoのとき、ゲート駆動部４のトランジスタＱ5とゲート駆動部５のトランジスタＱ6はオフしている。これらトランジスタＱ5とトランジスタＱ6のコレクタ電圧はほぼ電源１０の電源電圧ＶＢとなる。このとき、トランジスタＱ1とトランジスタＱ3のベース電圧は同じ電圧になるので、トランジスタＱ1とトランジスタＱ3のエミッタ電圧はベース電圧よりもベース・エミッタ間電圧Ｖbeだけ下がった電圧になる。トランジスタＱ1とトランジスタＱ3の特性が揃えてあるので、それぞれのベース・エミッタ間電圧Ｖbeが等しく、ＰＭＯＳＦＥＴ６、７のゲート電圧ＶＧ1及びＶＧ2は同じ電圧になっている。ＰＭＯＳＦＥＴ６、７のゲート・ソース間電圧は電源電圧ＶＢを基準としてほぼ−Ｖbeとなり、また、Ｖth＜−Ｖbeとなるような閾値電圧ＶthのＭＯＳＦＥＴが選定されているので、その結果、ＰＭＯＳＦＥＴ６、７はオフ状態になっている。なお、このとき、トランジスタＱ5とトランジスタＱ6は逆バイアスで遮断状態とされる。

ＰＷＭパルス生成部３の出力であるパルス入力信号が時刻ｔ１でハイレベルＨiになるとゲート駆動部４のトランジスタＱ5とゲート駆動部５のトランジスタＱ6はオンし、トランジスタＱ5とトランジスタＱ6のコレクタ電圧はほぼ０Ｖとなる。このとき、トランジスタＱ1とトランジスタＱ3のベース・エミッタ間には逆電圧が掛かるのでオフする。また、トランジスタＱ2とトランジスタＱ4はオンし、エミッタ電圧はベース電圧よりもベース・エミッタ間電圧Ｖbeだけ上がった電圧になり、ゲート駆動部４の出力については（Ｒ2＋Ｒ2'）を通して電流が制限されながらＰＭＯＳＦＥＴ６のゲートを充電し、ゲート駆動部５の出力についてはＲ4を通して電流が制限されながらＰＭＯＳＦＥＴ７のゲートを充電する。先に述べたように（Ｒ2＋Ｒ2'）＞Ｒ4なので、ＰＭＯＳＦＥＴ７のゲートの方が先に閾値電圧Ｖthに達する。ゲート電圧ＶＧ１、２が閾値電圧Ｖthに達するとＩＬが流れ始め、ドレイン電圧ＶＤが上昇を始める。ここでゲート容量のミラー効果のためゲート電圧ＶＧ１、２の波形に踊り場状の部分が発生し、ドレイン電圧ＶＤ１、２に傾きが付く。

ミラー効果とは、ゲート電圧ＶＧが下がってＰＭＯＳＦＥＴのドレイン・ソース間抵抗が下がっていき、ドレイン電圧ＶＤが上がっていくとＦＥＴ内部に寄生しているゲート・ドレイン間容量に掛かる電圧が小さくなるので電荷を放電してしまい、そのためドレイン電圧ＶＤが変化している間だけ見かけ上の容量が大きくなるもので、結果としてゲート電圧ＶＧ１、２変化が緩やかになってドレイン電圧ＶＤ１、２の波形に傾きがつく。ドレイン電圧ＶＤ１、２の傾きはゲート抵抗が大きいＰＭＯＳＦＥＴの方が当然大きくなるが、見かけ上のゲート容量が大きくなっている影響で、オンし始めるまでの遅れ時間の差ほどにはドレイン電圧ＶＤ１、２の傾きに違いが出ない。そのためドレイン電圧ＶＤ１、２の傾きによるスイッチング損失はＰＭＯＳＦＥＴ６とＰＭＯＳＦＥＴ７では発熱に影響が出るほどの違いを生じることはない。ドレイン電圧ＶＤ１、２が電源電圧ＶＢに近づくとミラー効果が消えて再びゲート電圧ＶＧ１、２は下降していき、ドレイン電圧ＶＤ１、２及び負荷電流ＩＬ１、２は一定値となる。

このように、パルス入力のハイレベルＨiからＶＤ及びＩＬが立上がり始めるまでの遅れ時間tdon1とtdon2が異なるので、負荷電流ＩＬ１、２が０Ａから立上がり始めるときと、スロープの終盤で一定値に近づくときの、特に変化が急峻な二つの区間で重なりがなくなるため、電源線を流れる電流ＩＢはこれらの区間での変化がゆっくりとなり、電源線の寄生インダクタンスＬＢにより生じる電源電圧ＶＢの電圧変動も小さくなる。それに伴い、発生する電源ノイズも小さくなる。比較のため、ゲート抵抗を同じにして左右同じタイミングで駆動したときの動作波形の例を図３に示す（図３は図２に対応した各波形を示している）。電源線を流れる電流ＩＢの変化率が大きく、それに伴い電源電圧ＶＢの落ち込みが大きくなっているのがわかる。

パルス入力がローレベルＬoに切り替わったときのドレイン電圧ＶＤ及び負荷電流ＩＬの立下りは以上の工程を逆に辿って行なわれる（動作波形の図示は省略）。先に述べたように（Ｒ1＋Ｒ1'）＞Ｒ3なので、ゲート電荷の放電でゲート電圧ＶＧが上がるときもＰＭＯＳＦＥＴ７の方が先に閾値電圧Ｖthに達し、ドレイン電圧ＶＤ１、２及び負荷電流ＩＬ１、２が立下がり始めるまでの遅れ時間がＰＭＯＳＦＥＴ６とＰＭＯＳＦＥＴ７でずれ、立下り時の電流変化に伴う電源ノイズも小さくなる。

長波帯の電源線伝導ノイズを実測したところ、同相駆動でのノイズレベルは−４７dBmとなり、４dBmのノイズ減少を確認することができた。ゲート電圧ＶＧの立上がり時はＰＭＯＳＦＥＴ６の方の遅れが長く、また、ゲート電圧ＶＧの立下り時もＰＭＯＳＦＥＴ６の方の遅れ時間が長いので、抵抗値の調整により立上がり時と立下り時におけるそれぞれの遅れ時間の差が同じになるようにしておけば、負荷８と負荷９のオンしている時間は同じとなり、明るさ（電力）も等しくなる。従来技術のようなゲート駆動部の構成であると、立上がりを変えようとすると立下りもつられて変化してしまい、細やかな調整ができないが、本実施の形態では立上がりと立下りが独立して調整できるので、このような遅れ時間の調整も容易である。

更に、上記特許文献１に挙げた従来技術において、左右のヘッドランプのを制御する入力パルスの位相を互いに１８０度ずらすと、ＰＷＭ周波数４０Ｈｚの場合は左右のヘッドランプでＰＷＭパルスが１２．５ｍｓずれる。これだけの時間差があると人間の感覚で左右の点灯の時間ずれが確認されて、商品性が落ちてしまう。本実施の形態での左右の時間差は１〜１０μｓ程度なので、左右の点灯ずれが確認されることはなく、商品性が落ちることはない。また、本実施の形態では従来技術のような負荷電流が重なることによる電源の電圧降下の軽減は狙っていないが、スイッチングに伴う電源線の寄生Ｌ成分による電圧降下を軽減する効果はある。

以上、本実施の形態によれば、制御信号入力によりＰＷＭパルスを出力して複数の同じ定格の負荷を同時に駆動する装置において、左右のゲート抵抗の値を変えるだけという極めて簡単な事により、ターンオン遅れ時間とターンオフ遅れ時間をほぼ同量ずらせて、特に電流変化率が高い期間が重ならないようにして電源線の電流変化率を下げることができ、明るさの違いや点灯タイミングのずれといった不具合を生じることなく５０％を超えるデューティ比での高調波成分（ラジオノイズ）を減少させることができる。

＜第２の実施の形態＞
図４に、本発明による第２の実施の形態の負荷駆動装置２１を示した。本実施の形態は、第１の実施の形態におけるゲート駆動部４、５の構成を変えている。図４のように、ゲート駆動部４に対応するゲート駆動部４１は、トランジスタＱ1のエミッタ端子とＰＭＯＳＥＦＴ６のゲート端子の間を繋ぐ抵抗Ｒ1、Ｒ1'とトランジスタＱ2のエミッタ端子とＰＭＯＳＥＦＴ６のゲート端子の間を繋ぐ抵抗Ｒ2、Ｒ2'を一体化して抵抗Ｒ1、Ｒ1'とし、トランジスタＱ1のコレクタ端子と電源１０の正極側の間に抵抗Ｒ21、トランジスタＱ2のコレクタ端子と電源１０の負極側の間に抵抗Ｒ22を接続してある。また、ゲート駆動部５に対応するゲート駆動部５１は、トランジスタＱ3のエミッタ端子とＰＭＯＳＥＦＴ７のゲート端子の間を繋ぐ抵抗Ｒ3とトランジスタＱ4のエミッタ端子とＰＭＯＳＥＦＴ７のゲート端子の間を繋ぐ抵抗Ｒ4を一体化して抵抗Ｒ3とし、トランジスタＱ3のコレクタ端子と電源１０の正極側の間に抵抗Ｒ23、トランジスタＱ4のコレクタ端子と電源１０の負極側の間に抵抗Ｒ24を接続してある。その他の構成は第１の実施の形態と同じである。

本実施の形態の場合、ＰＭＯＳＥＦＴ６、７の立上がりと立下りの調整はＲ1、Ｒ1'、Ｒ3、及び新たに設けたＲ21〜Ｒ24を使って行う。ここで、Ｒ21＝Ｒ23、Ｒ22＝Ｒ24としてＲ1＋Ｒ1'＞Ｒ3で遅れ時間を調整してもよいが、Ｒ1＋Ｒ1'＝Ｒ3、Ｒ21＞Ｒ23、Ｒ22＞Ｒ24として遅れ時間を変えることもできる。要はゲート駆動部４１、５１の出力抵抗が独立して変えられるようになっている。その他の構成は第１の実施の形態と同じであり、本実施の形態の動作は第１の実施の形態の説明から容易に類推できるので詳細説明は省略する。

本実施の形態によれば、第１の実施の形態と同様に、ＰＭＯＳＥＦＴ６、ＰＭＯＳＥＦＴ７の立上がりと立下りが独立して調整できるので、このような遅れ時間の調整も容易である。

＜第３の実施の形態＞
図５に、本発明による第３の実施の形態の負荷駆動装置２２を示した。本実施の形態は、第１の実施の形態に対し、図５のように、出力素子をＮチャンネルＭＯＳＦＥＴ（以下ＮＭＯＳＦＥＴと記載する）として構成したものである。これに伴い、パルス入力信号（ＰＷＭパルス生成部の出力信号）の立上がりでＮＭＯＳＥＦＴ１６がオフ、ＮＭＯＳＥＦＴ１７がオンし、パルス入力信号の立下がりでＮＭＯＳＥＦＴ１６がオン、ＮＭＯＳＥＦＴ１７がオフする。図５の例では、ＮＭＯＳＥＦＴ１６と負荷８の接続関係、ＮＭＯＳＥＦＴ１７と負荷９の接続関係は、ＮＭＯＳＥＦＴ１６、ＮＭＯＳＥＦＴ１７が電源１０の正極側に接続されたハイサイドタイプを示している。この場合、ＮＭＯＳＦＥＴ１６、１７が十分にオンするために必要な電圧を作るため、トランジスタＱ1、Ｑ3のコレクタと出力素子ＮＭＯＳＥＦＴ１６、ＮＭＯＳＥＦＴ１７のドレイン端子の間に昇圧回路１１が追加されている。

本実施の形態のゲート駆動部４２、４３はトランジスタのベース保護用の抵抗Ｒ5、Ｒ6、Ｒ8、Ｒ10を接続してある点を除けば、第１の実施の形態のゲート駆動部４、５と同じ構成である。しかし、これらの抵抗は削除しても良い。その他の構成は第１の実施の形態と同じであり、本実施の形態の動作は第１の実施の形態の説明から容易に類推できるので詳細説明は省略する。

本実施の形態によれば、第１の実施の形態と同様に、ＮＭＯＳＥＦＴ１６、ＮＭＯＳＥＦＴ１７の立上がりと立下りが独立して調整できるので、このような遅れ時間の調整も容易である。

＜第４の実施の形態＞
図６に、本発明による第４の実施の形態の負荷駆動装置２３を示した。本実施の形態は第３の実施の形態と同様に出力素子をＮＭＯＳＦＥＴとして構成したものである。本実施の形態では、第３の実施の形態に対し、図６のように出力素子と負荷の接続関係が入れ替わっており、ＮＭＯＳＥＦＴ１６、ＮＭＯＳＥＦＴ１７が電源１０の負極側に接続されたローサイドタイプを示している。これに伴い、パルス入力信号（ＰＷＭパルス生成部の出力信号）の立上がりでＮＭＯＳＦＥＴ１６、ＮＭＯＳＦＥＴ１７がオンし、パルス入力信号の立下がりでＮＭＯＳＥＦＴ１６、ＮＭＯＳＥＦＴ１７がオフするようにしている（第１の実施の形態と同じ）。本実施の形態ではＮＭＯＳＥＦＴ１６、ＰＭＯＳＥＦＴ１７がローサイドに備わるタイプなので上記昇圧回路１１は必要がない。なお、ＬＧはグランド線の寄生インダクタンスを示したものである。

ゲート駆動部の構成は、図６に示したゲート駆動部４３、５３のように構成される。すなわち、ゲート駆動部４３は、ｐｎｐトランジスタＱ15のコレクタ端子がトランジスタＱ1のベース端子に抵抗Ｒ5を介して接続され、トランジスタＱ2のベース端子に接続された抵抗Ｒ7の他端がトランジスタＱ15のコレクタに接続され、また抵抗Ｒ7の他端は抵抗Ｒ17を介して電源１０の負極側に接続されている。トランジスタＱ15のベース端子は抵抗Ｒ11を介して電源１０の正極側に接続され、また、抵抗Ｒ12を介してトランジスタＱ7のコレクタ端子に接続されている。ゲート駆動部５３は、ｐｎｐトランジスタＱ16のコレクタ端子がトランジスタＱ3のベース端子に抵抗Ｒ8を介して接続され、トランジスタＱ4のベース端子に接続された抵抗Ｒ10の他端がトランジスタＱ16のコレクタに接続され、また抵抗Ｒ10の他端は抵抗Ｒ18を介して電源１０の負極側に接続されている。トランジスタＱ16のベース端子は抵抗Ｒ13を介して電源１０の正極側に接続され、また、抵抗Ｒ14を介してトランジスタＱ7のコレクタ端子に接続されている。

ＰＷＭパルス生成部３の出力にはトランジスタＱ7と抵抗Ｒ15、Ｒ16で構成された信号反転回路が接続されている。その他の構成は第３の実施の形態における図５に示した構成と同じなので、本実施の形態の動作は第１〜第３の実施の形態の説明から容易に類推できるので詳細説明は省略する。

このように構成された負荷制御装置においても、第３の実施の形態と同様に、ＮＭＯＳＥＦＴ１６、ＮＭＯＳＥＦＴ１７の立上がりと立下りが独立して調整できるので、このような遅れ時間の調整も容易であるとともに、本実施の形態では昇圧回路１１が不要である。

＜その他の実施の形態＞
制御装置の一部又は全部をＩＣ化してもよい。

以上、本発明を上記実施の形態により具体的に説明したが、上記実施の形態によれば、制御信号入力によりＰＷＭパルスを出力して複数の同じ定格の負荷を同時に駆動する装置において、左右のゲート抵抗の値を変えるだけという極めて簡単な事により、一方のＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ６、ＮＭＯＳＦＥＴ１６）のターンオン遅れ時間とターンオフ遅れ時間を他のＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ７、ＮＭＯＳＦＥＴ１７）のターンオン期間とターンオフ期間の近傍（ターンオン期間とターンオフ期間が一部重なる程度の範囲）においてほぼ同量ずらせ、特に電流変化率が高い期間が重ならないようにして電源線の電流変化率を下げることによって、明るさの違いや点灯タイミングのずれといった不都合な事象を生じることなく５０％を超えるデューティ比での高調波成分（ラジオノイズ）を減少させることができるという効果を得ることができる。なお、ターンオン期間とターンオフ期間が一部重なる程度にずらせば明るさの違いや点灯タイミングのずれといった不具合を生じないが、ターンオン期間とターンオフ期間が重ならない程度に広めにずらした場合でも、実質的に明るさの違いや点灯タイミングのずれといった不具合を生じることのない範囲で実施が可能である（この場合は、ターンオン期間とターンオフ期間の近傍の範囲として、これらの実質的に明るさの違いや点灯タイミングのずれといった不具合を生じることのない範囲を含む）。また、出力素子に使用される半導体スイッチング素子はＰＭＯＳＦＥＴ、ＮＭＯＳＦＥＴに限定されることはなく、上記実施の形態で説明したように、半導体スイッチング素子の制御端子に接続される抵抗でターンオン、ターンオフの遅れ時間を調整できるものであれば本発明を適用することができる。また、本発明は上記実施の形態に限定されないことは勿論であり、本発明の要旨を逸脱しない範囲で変形して実施することができる。

本発明は、負荷の種類やスイッチング方式にかかわりなく、半導体スイッチング素子を使用した電源制御装置に広く利用できる。

本発明による負荷制御装置の第１の実施の形態の制御ブロック図である。 第１の実施の形態における負荷制御装置のスイッチング素子の動作波形を示す図である。 ゲート抵抗を同じにして左右同じタイミングで駆動したときの動作波形の例を、図２と比較するために示した図である。 本発明による負荷制御装置の第２の実施の形態の制御ブロック図である。 本発明による負荷制御装置の第３の実施の形態の制御ブロック図である。 本発明による負荷制御装置の第４の実施の形態の制御ブロック図である。

符号の説明

１、２１〜２３・・・負荷制御装置
２・・・制御入力スイッチ
３・・・ＰＷＭパルス生成部（ＰＷＭパルス生成手段）
４、４１〜４３、５、５１〜５３・・・ゲート駆動部（ゲート駆動手段）
６、７・・・ＰＭＯＳＦＥＴ（ＰチャンネルＭＯＳＦＥＴの半導体スイッチング素子）
８、９・・・負荷
１１・・・昇圧回路
１０・・・電源
１６、１７・・・ＮＭＯＳＦＥＴ（ＮチャンネルＭＯＳＦＥＴの半導体スイッチング素子）
Ｒ1〜Ｒ16・・・抵抗
Ｑ1〜Ｑ7、Ｑ15、Ｑ16・・・トランジスタ

Claims (7)

1. 複数の半導体スイッチング素子をスイッチング制御し前記半導体スイッチング素子のそれぞれに対応した負荷に供給される電力を制御する負荷制御装置において、
   前記半導体スイッチング素子のターンオン遅れ時間とターンオフ遅れ時間を他の前記半導体スイッチング素子のターンオン期間とターンオフ期間の近傍においてほぼ同量ずらすゲート駆動手段を備えたことを特徴とする負荷駆動装置。
2. 前記半導体スイッチング素子はＰチャンネルＭＯＳＦＥＴであることを特徴とする請求項１に記載の負荷駆動装置。
3. 前記半導体スイッチング素子はＮチャンネルＭＯＳＦＥＴであることを特徴とする請求項１に記載の負荷駆動装置。
4. 前記ゲート駆動手段でずらされる前記半導体スイッチング素子のターンオン遅れ時間とターンオフ遅れ時間は、複数備わる他の半導体スイッチング素子のターンオン時又はターンオフ時における電流変化率の高い期間が重ならないように設定されることを特徴とする請求項１乃至請求項３のいずれか一項に記載の負荷駆動装置。
5. 前記複数の半導体スイッチング素子は数十Ｈｚから１００Ｈｚでスイッチングされ、前記ゲート駆動手段でずらされる前記半導体スイッチング素子のターンオン遅れ時間とターンオフ遅れ時間は約１μｓ乃至１０μｓであることを特徴とする請求項１乃至請求項４のいずれか一項に記載の負荷駆動装置。
6. 前記ゲート駆動手段は、
   前記半導体スイッチング素子のゲート端子に接続された前記ゲート駆動手段の出力抵抗を異ならしめて、前記半導体スイッチング素子のターンオン遅れ時間とターンオフ遅れ時間を調整することを特徴とする請求項１乃至請求項５のいずれか一項に記載の負荷駆動装置。
7. 複数の半導体スイッチング素子をスイッチング制御し前記半導体スイッチング素子のそれぞれに対応した負荷に供給される電力を制御する負荷制御装置の、前記半導体スイッチング素子を駆動する半導体スイッチング素子駆動方法において、
   入力されたパルス入力信号の立上がりタイミングと立下りタイミングをほぼ同量ずらし、該ずらす量を異ならしめたパルス信号を前記半導体スイッチング素子の数に対応して複数生成し、
   生成された前記パルス信号により前記複数の半導体スイッチング素子を駆動することを特徴とする半導体スイッチング素子駆動方法。

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