JP2009229251A - 半導体テスト装置 - Google Patents

Abstract

【課題】コネクタの破損を防止した半導体テスト装置を提供する。
【解決手段】ウエハマザーボードとプローブカードをコネクタにより接続してＩＣのテストを行う半導体テスト装置において、前記ウエハマザーボードとプローブカードのそれぞれに前記コネクタの種別を認識するためのコネクタ種別認識手段を設けた。
【選択図】 図１

Description

本発明は、半導体テスト装置に関し、ウエハマザーボード（ＷＭＢ）とプローブカード（ＰＣ）をコネクタを介して接続するに際してコネクタの種別違いによる破損を防止した半導体テスト装置に関する。

図３（ａ，ｂ）は従来から用いられている一般的な半導体テスト装置を示すもので、図３（ａ）は要部構成ブロック図、図３（ｂ）は図３（ａ）の点線で囲った部分の拡大図である。
これらの図において、半導体テスト装置Ａは、メインフレーム１、ウエハマザーボード（ＷＭＢ）２、テストヘッド（ＴＨ）３から構成されている。メインフレーム１とテストヘッド３は接続線５で接続されている。

プローブカード（ＰＣ）６はプローバー（ＰＢ）４に内蔵され、プローブカード上昇/下降機構１１にて上下に駆動される。
ウエハマザーボード（ＷＭＢ）２は、テストヘッド（ＴＨ）３とプローブカード（ＰＣ）６を接続するインターフェースである。ウエハマザーボード２は、接続されるプローブカード６によって種類が異なっている。同様にプローブカード６も接続されるウエハマザーボード２によって種類が異なってる。

プローブカード６のコネクタ６ａは、ウエハマザーボード２のコネクタ２ａと接続されており、プローバー（ＰＢ）４は、プローブカード位置検出センサ１０、プローバーコントロールユニット８を備えている。テストヘッド３は、テストヘッドコントロールユニット７を備えており、ウエハマザーボード２は、プローブカードロック機構９を備えている。

次にこのような構成の従来の半導体テスト装置の動作について説明する。
動作１） ウエハマザーボード２のコネクタ種／コネクタ取付位置（口径）／ピン配列が、接続されるプローブカード６のコネクタ種／コネクタ取付位置（口径）／ピン配列と同じかどうか目視でチェックする。

プローブカード６のコネクタ種／コネクタ取付位置（口径）／ピン配列が、接続されるウエハマザーボード２のコネクタ種／コネクタ取付位置（口径）／ピン配列と同じかどうか目視でチェックする。

動作２） テストヘッド３にウエハマザーボード２を実装する。
動作３） プローバー４にプローブカード６を実装する。
動作４） テストヘッド３をデバイス測定するために所定位置へ移動させる。（矢印Ｂ方向に旋回させる）

動作５） プローブカードロック命令をプローバー側よりオペレーターが実施する。
動作６） プローバー上昇／下降機構１１にてプローブカード６を持ち上げる。
この時点では、コネクタは接触しているが、ウエハマザーボード２が有するプローブカードロック機構９にてロックしない限り、ピンコンタクトは完全に接続されない。

動作７） プローブカード位置検出センサ１０にて上昇完了を検知してプローブカード位置情報１２をプローバーコントロールユニット８へ送信する。
動作８） プローバーコントロールユニット８からテストヘッドコントロールユニット７へプローブカードロック信号制御線１３を介してプローブカードロック命令を送信する。

動作９） テストヘッドコントロールユニット７からプローブカードロック機構９へプローブカードロック信号１４を送信する。
動作１０） ウエハマザーボード２のコネクタ２ａと、プローブカード６のコネクタ６ａが接続される（コネクタロック）。
なお、このような半導体テスト装置の従来技術としては下記の特許文献が知られている。

特開２０００−１４７０６３号公報 特開２００５−３３１２６４号公報

ところで、上述の従来例においては、次のような課題があった。
ウエハマザーボード２のコネクタ種／コネクタ取付位置（口径）と、プローブカード６のコネクタ種／コネクタ取付位置（口径）が一致してない状態で接続行為（動作６）を行うと、コネクタが破損する恐れがある。

また、ウエハマザーボード２とプローブカード６のピン配列が一致してない状態で接続してテストを実行すると、ピン配列によってはショート事故が起きる可能性がある。従来は、ウエハマザーボード２のコネクタ２ａと、プローブカード６のコネクタ６ａの識別を目視で判定していたため、見誤るとコネクタの異種接続により破損する可能性があった。

図４（ａ，ｂ）は接続可否の組み合わせを示すもので、図４（ａ）はコネクタ種がウエハマザーボード（ＷＢＭ）側とプローブカード（ＰＣ）側で一致（タイプＡ同士）し、かつ、コネクタ取付け位置（口径）がウエハマザーボード側とプローブカード側で一致（φＡ同士）している場合は接続可能であり、図４（ｂ）のように一致していない場合は接続不能となってコネクタが破損する。

従って本発明は、ウエハマザーボードとプローブカードのそれぞれにコネクタの種別を認識するためのコネクタ種別認識手段を設け、コネクタの種別が異なっていた場合は接続動作を行わないようにしてコネクタの破損を防止した半導体テスト装置を提供することを目的としている。

本発明は上記問題点を解決するためになされたもので、請求項１に記載の半導体テスト装置の発明においては、
ウエハマザーボードとプローブカードをコネクタにより接続してＩＣのテストを行う半導体テスト装置において、前記ウエハマザーボードとプローブカードのそれぞれに前記コネクタの種別を認識するためのコネクタ種別認識手段を設けたことを特徴とする。

請求項２においては、請求項１に記載の半導体テスト装置の発明において、
前記ウエハマザーボードとプローブカードに設けたコネクタ種別認識手段から出力される種別認識信号を入力し、コネクタが合致しているか否かを判定する合否判定手段を設けたことを特徴とする。

請求項３においては、請求項２に記載の半導体テスト装置の発明において、
前記合否判定回路の出力に基づいて前記ウエハマザーボードとプローブカードをロックするプローブカードロック機構を設けたことを特徴とする。

請求項４においては、請求項２に記載の半導体テスト装置の発明において、
ウエハマザーボードの種別認識手段とプローブカードの種別認識手段からの出力信号および前記合否判定手段からの出力信号を入力し、画面上に表示する表示手段を設けたことを特徴とする。

以上説明したことから明らかなように本発明の請求項１〜３によれば、ウエハマザーボードとプローブカードのそれぞれにコネクタの種別を認識するためのコネクタ種別認識手段を設け、ウエハマザーボードとプローブカードに設けたコネクタ種別認識手段から種別認識信号を入力し、コネクタが合致しているか否かを判定する合否判定手段を設け、合否判定回路の出力に基づいてウエハマザーボードとプローブカードをロックするプローブカードロック機構を設けたので、コネクタの種別が異なっていた場合は接続動作が行われず、コネクタの破損を防止ことができる。

また、請求項４によれば、ウエハマザーボードの種別認識手段とプローブカードの種別認識手段からの信号および前記合否判定手段からの信号を入力し、画面上に表示するようにしたので目視による確認が可能となる。

図１は本発明の半導体テスト装置の要部ブロック構成図である。
図１において、図３の従来例と同一要素には同一符号を付している。
本発明では、プローブカード６に、コネクタ種／コネクタ取付位置（口径）／ピン配列情報を持ったプローブカード種別設定回路２０を設け、ウエハマザーボード２に、コネクタ種／コネクタ取付位置（口径）／ピン配列情報を持ったウエハマザーボード種別設定回路２１を設け、さらにウエハマザーボード２からテストヘッド３にウエハマザーボード種別設定回路２１からのウエハマザーボード識別認識信号２４を伝送する配線を設けている。

また、プローバー４に、プローブカード種別設定回路２０をコントロールするためのプローバーコントロールユニット８ａを設け、テストヘッド３に、ウエハマザーボード種別設定回路２１をコントロールするためのテストヘッドコントロールユニット７ａを設け、プローバーコントロールユニット８ａには、プローブカード種別情報とウエハマザーボード種別情報を入力してコネクタの種別が異なっていた場合は接続動作を行わないようにしてコネクタの破損を防止する合否判定回路２２を設けている。

そして、合否判定回路２２からプローブカード上昇許可信号１５を送出する。
プローブカード種別設定回路２０と、ウエハマザーボード種別設定回路２１は、例えば
ＲＯＭやバーコード（図示省略）にコネクタ種／コネクタ取付位置（口径）／ピン配列情報を持たせ、その情報を読み取ることによって実現させることができる。

次にこのような構成の本発明の半導体テスト装置の動作について説明する。
動作１） プローブカード６がプローバー４に実装された時点で、プローブカード種別設定回路２０の情報であるプローブカード種別認識信号２３をプローバーコントロールユニット８ａへ送出する。

動作２） ウエハマザーボード種別設定回路２１がテストヘッド３に実装された時点で、ウエハマザーボード種別設定回路２１の情報であるウエハマザーボード種別認識信号２４をテストヘッドコントロールユニット７ａへ送出する。
そして、テストヘッドコントロールユニット７ａはプローバーコントロールユニット８ａへウエハマザーボード種別認識信号２４を送出する。

動作３） プローブカードロック命令をプローバー側よりオペレーターが実施する。
動作４） プローバーコントロールユニット８ａ内の合否判定回路２２にて、プローブカード種別認識信号２３とウエハマザーボード種別認識信号２４を比較する。
一致する場合は、プローブカード上昇許可信号を送出してプローバー上昇／下降機構１１にてプローブカード６を持ち上げる。一致しない場合は、持ち上げない。（接合を許可しない）

動作５） プローブカード位置検出センサ１０にて上昇完了を検知してプローブカード位置情報１２をプローバーコントロールユニット８ａへ送信する。
動作６） 判定結果信号２５をテストヘッドコントロールユニット７ａに送出する。
動作７） プローバーコントロールユニット８ａからテストヘッドコントロールユニット７ａへプローブカードロック信号制御線１３を介してプローブカードロック命令を送信する。この時、動作６の判定結果信号２５からの情報が一致しているという信号であればテストヘッドコントロールユニット７ａからプローブカードロック機構９へプローブカードロック信号１４を送信する。
一致していなければ、ロック信号は送信しない。（ロック動作をしない）
動作８） ウエハマザーボード２のコネクタと、プローブカード６のコネクタが接続される。（コネクタロック）

上述の構成と動作によれば、プローブカード種別設定回路２０からの情報とウエハマザーボード種別設定回路２１からの情報に不一致が生じた場合は、プローバーコントロールユニット８ａにてプローブカード６とウエハマザーボード２のコネクタが接合できないようにプローバー上昇／下降機構１１をコントロールすると共に、プローブカードロック機構も不一致が生じた場合はロックできないようにコントロールするので、装置の破損を未然に防ぐことができる。

図２は他の実施例を示すもので、この例においては、図１に示す半導体テスト装置にプローブカードの種別認識手段とウエハマザーボードの種別認識手段からの信号および合否判定手段からの信号を入力し、画面上に表示する表示手段を設けたものである。

具体的には半導体テスト装置Ａ内またはテスト装置の近傍にワークステーション２７を設け、テストヘッドコントロールユニット７ａとの間を接続線２８で接続して前述のプローブカードの種別認識設定回路２０とウエハマザーボードの種別設定回路２１からの信号および合否判定回路２２からの信号を入力し、これらを表示するようにしたものである。このような構成によれば、コネクタの合否を目視により確認することが可能となる。

なお、以上の説明は、本発明の説明および例示を目的として特定の好適な実施例を示したに過ぎない。従って本発明は、上記実施例に限定されることなく、その本質から逸脱しない範囲で更に多くの変更、変形を含むものである。

本発明の半導体テスト装置の実施形態の一例を示す要部ブロック構成図である。 他の実施例を示す要部ブロック構成図である。 半導体テスト装置の一般的な構成を示す要部ブロック構成図である。 コネクタの接合の合否を示す説明図である。

符号の説明

Ａ 半導体テスト装置
１ メインフレーム
２ ウエハマザーボード（ＷＭＢ）
３ テストヘッド（ＴＨ）
４ プローバー（ＰＢ）
５，２８ 接続線
６ プローブカード（ＰＣ）
７，７ａ テストヘッドコントロールユニット
８，８ａ プローバーコントロールユニット
９ プローブカードロック機構
１０ プローブカード位置検出センサ
１１ プローブカード上昇／下降機構
１２ プローブカード位置情報
１３ プローブカードロック信号制御線
１４ プローブカードロック信号
１５ プローブカード上昇許可信号
２０ プローブカード種別設定回路
２１ ウエハマザーボード設定回路
２２ 合否判定回路
２３ プローブカード種別認識信号
２４ ウエハマザーボード種別認識信号
２５ 判定結果信号
２７ ワークステーション

Claims (4)

1. ウエハマザーボードとプローブカードをコネクタにより接続してＩＣのテストを行う半導体テスト装置において、前記ウエハマザーボードとプローブカードのそれぞれに前記コネクタの種別を認識するためのコネクタ種別認識手段を設けたことを特徴とする半導体テスト装置。
2. 前記ウエハマザーボードとプローブカードに設けたコネクタ種別認識手段から出力される種別認識信号を入力し、コネクタが合致しているか否かを判定する合否判定手段を設けたことを特徴とする請求項１に記載の半導体テスト装置。
3. 前記合否判定回路の出力に基づいて前記ウエハマザーボードとプローブカードをロックするプローブカードロック機構を設けたことを特徴とする請求項２に記載の半導体テスト装置。
4. ウエハマザーボードの種別認識手段とプローブカードの種別認識手段からの出力信号および前記合否判定手段からの出力信号を入力し、画面上に表示する表示手段を設けたことを特徴とする請求項２に記載の半導体テスト装置。

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