JP2009212623A - チェンサーチ装置およびチェンサーチ方法 - Google Patents

Abstract

【課題】チェンサーチ処理を高速化することが可能なチェンサーチ装置およびチェンサーチ方法を提供することを目的とする。
【解決手段】不揮発性メモリから読み出されたデータに含まれる誤りを訂正する場合の誤り位置計算を行うチェンサーチ装置において、入力データの誤り訂正対象領域に対して、少なくとも１ビット単位で誤り位置の探索処理を行う第１の処理部と、前記入力データの誤り訂正対象外領域に対して、複数ビットを一度に処理する第２の処理部と、を備えている。
【選択図】 図８

Description

本発明は、チェンサーチ装置およびチェンサーチ方法に関し、詳細には、チェンサーチ処理を高速化することが可能なチェンサーチ装置およびチェンサーチ方法に関する。

近年、保持された電荷量に応じて情報を記憶するフラッシュメモリなどの半導体素子が広く知られている。また、電荷量の閾値を複数設定することにより２ビット以上の情報を記憶する多値メモリ技術も開発されている。

このような半導体メモリ素子では、時間経過の増大とともに電荷が放電されるいくため、閾値を超えて電荷が放電されると情報の読み出し時に誤りが発生する。特に、多値型のメモリ素子では一般に閾値の間隔が狭いため、誤りが発生する可能性が高くなる。

上記のような半導体メモリ素子を用いた記憶装置では、誤った情報を正しく復元するための誤り訂正機構が設けられていることがある（例えば、特許文献１参照）。

誤り訂正機構で用いられている誤り訂正のために用いられている誤り訂正符号としては、ＢＣＨ符号やＲＳ（リードソロモン）符号が用いられる場合がある。かかるＢＣＨ符号やＲＳ符号を用いた復号処理では、誤りロケータの計算が必要になる。誤りロケータの計算にはチェン検索（チェンサーチ）手法が一般に用いられる。

しかしながら、従来のチェンサーチ回路では、予め誤り無しと分かっている領域に対しても１ビットづつ処理するため、符号長が長い場合にはチェンサーチに時間が長くかかるという問題がある。

特開２００７−８７４６４号公報

本発明は、上記課題に鑑みてなされたものであり、チェンサーチ処理を高速化することが可能なチェンサーチ装置およびチェンサーチ方法を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、不揮発性メモリから読み出されたデータに含まれる誤りを訂正する場合の誤り位置計算を行うチェンサーチ装置において、入力データの誤り訂正対象領域に対して、少なくとも１ビット単位で誤り位置の探索処理を行う第１の処理部と、前記入力データの誤り訂正対象外領域に対して、複数ビットを一度に処理する第２の処理部と、を備えたことを特徴とする。

また、本発明は、不揮発性メモリから読み出されたデータに含まれる誤りを訂正する場合の誤り位置計算を行うチェンサーチ方法において、入力データの誤り訂正対象領域に対して、少なくとも１ビット単位で誤り位置の探索処理を行う第１の処理工程と、前記入力データの誤り訂正対象外領域に対して、複数ビットを一度に処理する第２の処理工程と、
を含むことを特徴とする。

本発明によれば、チェンサーチ処理を高速化することが可能なチェンサーチ装置およびチェンサーチ方法を提供することが可能になるという効果を奏する。

以下に、この発明につき図面を参照しつつ詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、下記実施例における構成要素には、当業者が容易に想定できるものまたは実質的に同一のものが含まれる。

（実施の形態）
図１は、本発明の実施形態に係るＳＳＤ１を概略的に示すブロック図である。図１は、ＳＳＤ（Solid State Drive）１の構成例を示すブロック図である。ＳＳＤ１は、Ｉ／Ｆを介してホスト装置（ホスト）４と接続され、ホスト装置４の外部メモリとして機能する。

ＳＳＤ１は、不揮発性メモリとしてのＮＡＮＤフラッシュメモリ（以下、ＮＡＮＤメモリと略す）２と、ホスト装置４の指示に応じて、ＮＡＮＤメモリ２に対してデータのリード／ライトを行うＮＡＮＤコントローラ３とを備えている。本実施の形態では、不揮発性メモリとしてＮＡＮＤメモリを使用しているが、不揮発性メモリは、情報を不揮発に記憶し、時間の経過に伴って記憶されているデータに変化が生じ得る特徴を有すれば、どのような記憶装置であっても構わない。

ＮＡＮＤメモリ２は、データ消去の単位である複数のメモリブロックＢＬＫから構成されている。メモリブロックＢＬＫの構成について、図２を用いて説明する。図２は、いずれかのメモリブロックＢＬＫの構成を示す等価回路図である。

メモリブロックＢＬＫは、Ｘ方向に沿って配置されたｍ（ｍは、１以上の整数）個のＮ
ＡＮＤストリングを備えている。各ＮＡＮＤストリングは、選択トランジスタＳＴ１、Ｓ
Ｔ２、及びｎ（ｎは、１以上の整数）個のメモリセルトランジスタＭＴを備えている。ｍ
個のＮＡＮＤストリングにそれぞれ含まれる選択トランジスタＳＴ１は、ドレインがビッ
ト線ＢＬ１〜ＢＬｍに接続され、ゲートが選択ゲート線ＳＧＤに共通接続されている。ま
た、選択トランジスタＳＴ２は、ソースがソース線ＳＬに共通接続され、ゲートが選択ゲ
ート線ＳＧＳに共通接続されている。

各メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された
積層ゲート構造を備えたＭＯＳＦＥＴ（Metal oxide semiconductor field effect transistor）である。積層ゲート構造は、ゲート絶縁膜上に形成された電荷蓄積層（浮遊ゲート電極）と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲート電極とを含んでいる。各ＮＡＮＤストリングにおいて、ｎ個のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。すなわち、ｎ個のメモリセルトランジスタＭＴを、隣接するもの同士でソース領域若しくはドレイン領域を共有するような形でＹ方向に直列接続させる。

そして、最もドレイン側に位置するメモリセルトランジスタＭＴから順に、制御ゲート
電極がワード線ＷＬ１〜ＷＬｎにそれぞれ接続されている。従って、ワード線ＷＬ１に接
続されたメモリセルトランジスタＭＴのドレインは選択トランジスタＳＴ１のソースに接
続され、ワード線ＷＬｎに接続されたメモリセルトランジスタＭＴのソースは選択トラン
ジスタＳＴ２のドレインに接続されている。

ワード線ＷＬ１〜ＷＬｎは、メモリブロックＢＬＫ内のＮＡＮＤストリング間で、メモ
リセルトランジスタＭＴの制御ゲート電極を共通に接続している。つまり、メモリブロッ
クＢＬＫ内において同一行にあるメモリセルトランジスタＭＴの制御ゲート電極は、同一
のワード線ＷＬに接続される。この同一のワード線ＷＬに接続される複数のメモリセルは
１ページとして取り扱われ、このページごとにデータの書き込み及びデータの読み出しが
行われる。

また、ビット線ＢＬ１〜ＢＬｎは、メモリブロックＢＬＫ間で、選択トランジスタＳＴ
１のドレインを共通に接続している。つまり、複数のメモリブロックＢＬＫ内において同
一列にあるＮＡＮＤストリングは、同一のビット線ＢＬに接続される。

メモリセルトランジスタＭＴは、浮遊ゲート電極に蓄えられる電子の数に応じて閾値電
圧が変化し、この閾値電圧の違いに応じた情報を記憶する。メモリセルトランジスタＭＴ
は、１ビットの情報を記憶するように構成されていてもよいし、複数ビット（多値）の情報を記憶するように構成されていてもよい。本発明による実施例では、特に閾値の間隔が狭い多値のメモリセルトランジスタＭＴに対して有効である。そして、ＮＡＮＤメモリ２内のセンスアンプ、及び電位発生回路等を含む制御回路（図示せず）は、ＮＡＮＤメモリ２に供給されたデータをメモリセルトランジスタＭＴに書き込み、メモリセルトランジスタＭＴに記憶されているデータをＮＡＮＤメモリ２の外部に出力することが可能な構成を有している。

図１において、ＮＡＮＤコントローラ３は、ホスト装置４とのインターフェース処理を行うホストＩ／Ｆ１０、ＮＡＮＤメモリ２とのインタフェース処理を行い、データのリード／ライトを制御するＮＡＮＤ Ｉ／Ｆ２０と、ＮＡＮＤメモリ２に書き込むデータに対して、誤り訂正符号を生成する誤り訂正符号部３０と、ＮＡＮＤメモリ２から読み出されたデータに対して、誤り検出および誤り訂正を行う誤り訂正復号部４０とを備えている。

誤り訂正符号部３０は、第１の誤り訂正符号生成部３１と、第２の誤り訂正符号生成部３２とを備えている。第１の誤り訂正符号生成部３１は、書き込みデータに対して、所定のブロックＢＫ単位で、その誤り訂正を行うための第１の誤り訂正符号を生成する。ここで、第１の誤り訂正符号としては、１ビットあるいは複数ビットの誤りを訂正できる誤り訂正符号を用いることができ、本実施の形態では、３２ビットのデータ構成されるブロックＢＫ単位で１ビットの訂正能力がある６ビットのハミング符号（第１の誤り訂正符号）を生成する。

第２の誤り訂正符号生成部３２は、ＮＡＮＤメモリ２の書き込みデータに対して、複数個のブロック単位で、その誤り訂正を行うための第２の誤り訂正符号を生成する。第２の誤り訂正符号としては、複数ビットの誤りを訂正できる誤り訂正符号を用いることができ、例えば、ＢＣＨ符号（Bosechaudhurihocquenghem code）やＲＳ符号を使用することができ、本実施の形態では、４個のブロック（１２８ビット）単位で、２ビットの訂正能力がある１６ビットのＢＣＨ符号を生成する。

図３は、ＮＡＮＤメモリ２に書き込まれるデータ構成例を示す図である。同図に示すように、３２ビットのデータ構成されるブロックＢＫ単位で１ビットの訂正能力がある６ビットのハミング符号（第１の誤り訂正符号）が付加され、さらに、４個のブロックＢＫ（１２８ビット）単位で２ビットの訂正能力がある１６ビットのＢＣＨ符号（第２の誤り訂正符号）が付加されている。

図１において、誤り訂正復号部４０は、第１の誤り訂正復号部４２と、第２の誤り訂正復号部４１とを備えている。第１の誤り訂正復号部４２は、ＮＡＮＤメモリ２からの読み出しデータに対して、ブロックＢＫ単位で、そのハミング符号を用いて第１の誤り訂正を行う。また、第１の誤り訂正後のデータに対して、誤り検出を行い、誤り訂正結果を第２の誤り訂正復号部４１に出力する。第２の誤り訂正復号部３２は、第１の誤り訂正後のデータに対して、誤り訂正結果を参照し、４つのブロックＢＫ単位でＢＣＨ符号を使用して第２の誤り訂正を行う。

上記構成のＳＳＤ１の動作の概略を説明する。ホスト装置４からＳＳＤ１に書き込みを要求するデータ（書き込みデータ）が供給されると、ホストＩ／Ｆ１０は、受信した書き込みデータを誤り訂正符号部３０に供給する。誤り訂正符号部３０では、書き込みデータに対して、第１および第２の誤り訂正符号を生成する。ＮＡＮＤ Ｉ／Ｆ２０は、第１および第２の誤り訂正符号を付加した書き込みデータをＮＡＮＤメモリ２に書き込む。

また、ＳＳＤ１は、ホスト装置４からデータの読み出し要求が入力されると、ＮＡＮＤ Ｉ／Ｆ２０は、読み出しを要求されているデータ（読み出しデータ）とこれに付加された第１および第２の誤り訂正符号を読み出して、誤り訂正復号部４０に供給する。誤り訂正復号部４０は、読み出しデータに対して第１および第２の誤り訂正を行う。誤り訂正後のデータは、ホストＩ／Ｆ１０によりホスト装置４に転送される。

［第２の誤り訂正部］
図４〜図１１を参照して、上記図１の第２誤り訂正復号部４１の構成および動作を詳細に説明する。図４−１は、第１の誤り訂正後のデータ構成例、図４−２は、第１の誤り訂正処理結果の一例を示す図である。図５−１は、第２の誤り訂正復号部４１の構成例を示す図である。図５−２は、第２の誤り訂正復号部の処理の概略を説明するためのフロー図である。図６はシンドローム計算器の回路構成例を示す図である。

本実施の形態では、第２誤り訂正復号部４１のチェンサーチ回路は、誤り訂正対象領域を１ビット単位で誤り位置の探索処理を行う第１の処理部に加えて、誤り訂正対象外領域の所定ビット幅分を１サイクル（一度で）でスルーさせる処理（飛ばし処理）を行う第２の処理部を設けることで、チェンサーチを高速に行っている。

第２の誤り訂正復号部４１は、図５−１に示すように、第１誤り訂正済みの読み出しデータのシンドローム値を計算するシンドローム計算器５０と、シンドローム値に基づいて誤り位置多項式を生成する誤り位置多項式計算器５１と、誤り位置多項式の根を算出して誤り位置を特定し、誤り位置のデータを訂正する誤りロケータ計算＆誤り訂正器５２と、データを一時記憶するためのメモリ５３とを備えている。

第２の誤り訂正復号部４１では、図５−２に示すように、まず、シンドローム計算器５０は、第１の誤り訂正済みの読み出しデータのシンドローム値を計算する（ステップＳ１）。誤り位置多項式計算器５１は、シンドローム値に基づいて誤り位置多項式を生成する（ステップＳ２）。誤りロケータ計算＆誤り訂正器５２は、誤り位置多項式の根を算出して誤り位置を特定し（ステップＳ３）、誤り位置のデータを誤り訂正する（ステップＳ４）。

以下、第１および第２誤り訂正復号部４２，４１での誤り訂正復号動作を詳細に説明する。ホスト装置４よりＮＡＮＤメモリ２への読み出し要求が発生すると、ＮＡＮＤ ＩＦ２０はＮＡＮＤメモリ２から要求されたデータを読み出し、第１の誤り訂正復号部４２に出力する。

第１の誤り訂正復号部４２は、ＮＡＮＤメモリ２から読み出したデータ（データブロック、ハミング符号、ＢＣＨ符号）が入力され、各ブロックＢＫ毎に、ハミング符号を使用して第１の誤り訂正を行う。本実施の形態では、ハミング符号は１ビットの誤り訂正能力を持つため、２ビット以上の誤りは訂正できない。第１の誤り訂正復号部４２では、第１の誤り訂正処理により、ブロックＢＫの誤り訂正ができたか否か検出する。具体的には、例えば、第１の誤り訂正後のブロックＢＫについてシンドローム計算を行って、その計算結果（「０」＝誤りなし）から誤り訂正ができたか否かを判断することができる。また、ブロックＢＫ毎に誤り検出符号を付加して、誤り検出符号を使用して第１の誤り訂正後のデータにエラーが無いかを検出することにしてもよい。

第１の誤り訂正復号部４２は、ハミング符号を廃棄して、第１の誤り訂正処理後のブロックＢＫ、ＢＣＨ符号、および各ブロックＢＫの第１の誤り訂正処理の結果（第１の誤り訂正復号結果）を第２の誤り訂正復号部４１に出力する。以下の説明では、図４−１に示すように、第１の誤り訂正後の読み出しデータのうち、ＢＫ０，ＢＫ２に誤りがあるものとして説明する。図４−２は、図４−１の第１の誤り訂正処理の結果（１ビット）を示す図である。同図において、「０」＝誤り無し、「１」＝誤りありを示している。

第２の誤り訂正復号部４１では、第１の誤り訂正処理後のブロックＢＫ、ＢＣＨ符号、および各ブロックＢＫの第１の誤り訂正結果（１ビット）がメモリ５３に格納されると共に、第１の誤り訂正処理後のブロックＢＫ、ＢＣＨ符号がシンドローム計算機５０に入力される。なお、以下の説明では、第２の誤り訂正符号生成部３２でＢＣＨ符号化を行う場合に、下記式（１）に示す原始多項式Ｇ（Ｘ）を用いたものとして説明する。原始多項式Ｇ（Ｘ）＝ｘ＾８＋ｘ＾４＋ｘ＾３＋ｘ＾２＋１・・・（１）

シンドローム計算回路５０では、図６に示すように、ＢＫ０，１，２，３およびＢＣＨ符号のｄａｔａ［０］〜ｄａｔａ［１４３］の順に１ビットづつ入力されて、シンドローム計算を行い、シンドローム計算結果Ｓ０［７：０］〜Ｓ３［７：０］を誤り位置多項式計算器５１に出力する。

図５−１において、誤り位置多項式計算器５１は、シンドローム計算結果Ｓ０［７：０］〜Ｓ３［７：０］を使用して、誤り位置多項式σ（Ｚ）＝１＋σ０Ｚ＋σ１Ｚ＾２の係数σ１およびσ２を算出する。ここでは、ピーターソン法を用いて説明する。他にバーレーカンプ・マッシイ法（ＢＭ法）、ユークリッド互除法等を使用することができる。ピータソン法では、シンドローム計算値Ｓ０〜Ｓ３を用いて、下記式（２）の行列式を演算して、誤り位置多項式の係数σ０およびσ１を算出する。誤り位置多項式計算器５１で算出された誤り位置多項式の係数σ０［７：０］およびσ１［７：０］は、誤りロケータ計算＆誤り訂正器５２に出力される。

誤りロケータ計算＆誤り訂正器５２は、誤り位置多項式計算器５１から受け取った誤り位置多項式の係数σ０［７：０］およびσ１［７：０］に基づいて、チェンサーチを行って誤り位置を特定し、メモリ５２に格納されている第１の誤り訂正済みのデータに対して、第２誤り訂正を行う。

誤りロケータ計算＆誤り訂正器５２は、図７に示すように、符号長を２＾Ｎ−１（ここではＮ＝８）＝２５５ビット（固定長））とするために、処理対象のデータに対して、先頭の１１１ビットを０パディングして処理を行なう。

図８は、誤りロケータ計算＆誤り訂正器５２のチェンサーチ回路６１と誤り訂正部６２の構成例を示す図である。図９−１は、チェンサーチ回路６１の×α回路（α倍する回路（乗算回路））の構成図である。図９−２は、チェンサーチ回路６１の×α＾３２回路（α＾３２倍する回路）の構成図である。図９−３は、チェンサーチ回路６１の×α＾１１１回路（α＾１１１倍する回路）の構成図である。図９−４は、チェンサーチ回路６１のＸα＾２回路（α＾２倍する回路）の構成図である。図９−５は、チェンサーチ回路６１の×α＾６４回路（α＾６４倍する回路）の構成図である。図９−６は、チェンサーチ回路６１の×α＾２２２回路（α＾２２２倍する回路）の構成図である。図１０は、チェンサーチ回路の回路選択部の構成を示す図である。

チェンサーチアルゴリズムとは、σ（ｚ）にアルゴリズムαのべきαｉ（ｉ＝０，１，…，ｎ−１）を逐次代入し、σ（αｉ）が０かどうかを調べる方法で、この方法による根の検索がチェンサーチ（Ｃｈｉｅｎ Ｓｅａｒｃｈ）と呼ばれる。

チェンサーチ回路６１は、図８に示すように、セレクタＳＥＬ０，１に切替信号を出力する回路選択部７１と、×α回路７６、×α＾３２回路７５、および×α＾１１１回路７４の出力を択一的に選択して出力するセレクタＳＥＬ０と、×α＾２回路７９、×α＾６４回路７８、および×α＾２２２回路７７の出力を択一的に選択して出力するセレクタＳＥＬ１と、レジスタ０，１と、ＥＸＯＲ演算回路８０とを備えている。

また、チェンサーチ回路６１は、レジスタ出力をレジスタ入力に帰還する乗算器として、１ビット処理部（×α回路７６、×α＾２回路７９）と、３２ビット処理部（×α＾３２回路７５および×α＾６４回路７８）と、１１１ビット処理部（×α＾１１１回路７４，×α＾２２２回路７７）とを備えている。

本実施の形態のチェンサーチ回路６１は、１ビット処理部（×α回路７６および×α＾２回路７９）に加えて、３２ビット処理部（×α＾３２回路７５，×α＾６４回路７８）、１１１ビット処理部（×α＾１１１回路７４、×α＾２２２回路７７）を備えることでチェンサーチを高速化している。

１ビット処理部（×α回路７６およびα＾２回路７９）は、誤り訂正対象領域のブロックを１ビット単位で処理するときに使用する。３２ビット処理部（×α＾３２回路７５および×α＾６４回路７８）は、誤り訂正対象外領域のうち誤り検出で誤り無しと判定されたブロック（３２ビット）を処理するときに使用し、３２ビットデータを１サイクル（１度）で処理することができる。１１１ビット処理部（×α＾１１１回路７４および×α＾２２２回路７７）は、誤り訂正対象外領域のうち０でパディングされたパディング領域（１１１ビット）を処理するときに使用し、１１１ビットデータを１サイクル（１度）で処理することができる。

誤り訂正部６２は、データを反転出力する反転器８１と、ＥＸＯＲ演算部８０のＥＸＯＲ演算結果が「１」の場合は、入力データの反転値を出力し、ＥＸＯＲ演算結果が「１」以外の値の場合は入力データをそのまま出力するセレクタ８２とを備えている。

チェンサーチ回路６１の処理フローについて説明する。まず、誤り位置多項式計算で計算された係数σ０［７：０］およびσ１［７：０］をレジスタ０およびレジスタ１に取り込む。

（１）まず、先頭の０パディング領域の処理に移る。この部分は誤りがないことが判明しているので、回路選択部７１は、×α＾１１１回路７４、×α＾２２２回路７７を選択させる選択信号をＳＥＬ０，１に出力する。セレクタＳＥＬ０，１は、×α＾１１１回路７４の出力（ｄ０［７：０］）および×α＾２２２回路７７の出力（ｄ１［７：０］）をそれぞれ選択し、レジスタ０およびレジスタ１に各々取り込む。これにより、０パディング領域（１１１ビット）の処理を１サイクルで（一度に）行うことができ、０パディング領域（１１１ビット）の処理を高速化することが可能となる。

（２）ブロックＢＫ０の処理を行なう。ブロックＢＫ０は誤り対象ブロックＢＫである。まず、誤り訂正部６２は、メモリ５３からブロックＢＫ０の先頭データＢＫ０［０］を取り出す。次に、×α回路７６の出力（ｂ０［７：０］）およびα＾２回路７９の出力（ｂ１［７：０］）を選択し、レジスタ０およびレジスタ１に取り込む。誤り訂正部６２のセレクタ９２は、レジスタ０とレジスタ１のＥＸＯＲ演算部８０のＥＸＯＲ演算結果が「１」ならば、ＢＫ０［０］の値の反転値を出力する。ＥＸＯＲ演算結果が「１」以外の値であればＢＫ０［０］の値をそのまま出力する。次に、誤り訂正部６２はメモリ５３からブロックＢＫ０の２番目のデータＢＫ０［１］を取り出す。×α回路７６の出力（ｂ０［７：０］）および×α＾２回路７９の出力（ｂ１［７：０］）を選択し、レジスタ０およびレジスタ１に取り込む。レジスタ０とレジスタ１のＥＸＯＲ演算結果が１ならば、ＢＫ０［１］の値の反転値を出力する。ＥＸＯＲ演算結果が１以外の値であればＢＫ０［１］の値をそのまま出力する。以下、同様にブロックＢＫ０の最後のデータＢＫ０［３１］まで繰り返す。このようにして、ＢＫ０については１ビット単位の処理が行われる。

（３）ブロックＢＫ１の処理を行なう。ブロックＢＫ１は誤り訂正対象外ブロックなので、×α＾３２回路７５の出力（ｃ０［７：０］）および×α＾６４回路７８の出力（ｃ１［７：０］）をレジスタ０およびレジスタ１に取り込む。これにより、誤り訂正対象外ブロック（３２ビット）の処理を一度に行うことができ、誤り訂正対象外ブロック（３２ビット）の処理を高速化することができる。

（４）ブロックＢＫ２の処理を行なう。ブロックＢＫ２は誤り訂正対象ブロックである。３）と同様に、メモリ５３からブロックＢＫ２の先頭データＢＫ２［０］から最後のデータＢＫ２［３１］までを取り出して処理を行なう。

（５）ブロックＢＫ３の処理を行なう。ブロックＢＫ３は誤り訂正対象外ブロックであるので、×α＾３２回路７５の出力（ｃ０［７：０］）および×α＾６４回路７８の出力（ｃ１［７：０］）をレジスタ０およびレジスタ１に取り込む。

なお、上記実施の形態では、誤り訂正対象のブロックを１ビット単位で処理することにしたが、誤り訂正対象のブロックを２ビット以上の並列処理し、誤り訂正対象外の領域は１サイクルで処理することにしてもよい。例えば、２ビットの並列処理の場合は、奇数ビット用のチェンサーチ回路６１および誤り訂正部６２と、偶数ビット用のチェンサーチ回路６１および誤り訂正部６２とを設けることにすればよい。また、３ビットの並列処理の場合は、３組のチェンサーチ回路６１および誤り訂正部６２を設けることにすればよい。

図１０は、回路選択部７１の構成例を示す図である。回路選択部７１は、第１の誤り訂正復号結果記憶部９１と、セレクタ９２と、ブロックカウント部９３と、ビットカウント部９５と、ビット比較部９７と、判定部９８とを備えている。

第１の誤り訂正復号結果記憶部９１は、各ブロックＢＫ０〜３毎の第１の誤り訂正復号結果を保存する。「０」は誤り訂正できたＢＫ（第２誤り訂正復号の対象外ブロック）を示す。「１」は誤り訂正できなかったＢＫ（第２誤り訂正復号の対象ブロック）を示す。

ビットカウント部９５は、１ブロックＢＫ中の現在の処理位置であるビットカウンタ値をカウントしてビット比較部９７に出力する（ビットカウンタ値＝０〜３１）。ブロックカウント部９３は、４ブロックＢＫ中の現在の処理ブロックであるブロックカウンタ値をカウントして、セレクタ９２に出力する（ブロックカウンタ値＝０〜３）。ビット比較部９７は、ビットカウンタ値がブロックサイズに等しいか否かを判断して、ビットカウンタ値がブロックサイズに等しい場合には、ブロックカウント部９３に、ブロックカウンタ値をインクリメントさせる。

セレクタ９２は、ブロックカウンタ値が示すブロックの第１の誤り訂正復号結果記憶部１１１に格納されている第１の誤り訂正復号結果を判定部９８に出力する。判定部９８は、セレクタ９２から出力される現在の処理ブロックの第１の誤り訂正復号結果に基づいて、１ビット処理回路（×α回路７６および×α＾２回路７９）、３２ビット処理回路（×α＾３２回路７５，×α＾６４回路７８）、１１１ビット処理回路（×α＾１１１回路７４、×α＾２２２回路７７）のいずれかを選択して、選択信号をセレクタＳＥＬ０、１に出力する。判定部９８は、処理開始直後は、パディング領域を処理するために１１１ビット処理部（×α＾１１１回路７４、×α＾２２２回路７７）を選択する。また、判定部９８は、現在の処理ブロックが誤り訂正対象外ブロックの場合は、３２ビット処理部（×α＾３２回路７５，×α＾６４回路７８）を選択する。また、判定部９８は、現在の処理ブロックが誤り訂正対象ブロックの場合は、１ビット処理部（×α回路７６および×α＾２回路７９）を選択する。

図１１は、回路選択部７１の動作を説明するためのフローチャートである。図１１において、まず、判定部９８は、１１１ビット処理部（×α＾１１１回路７４、×α＾２２２回路２２２）を選択する（ステップＳ１１）。つぎに、判定部９８は、ブロックカウンタ値が示す第１の誤り訂正復号結果記憶部９１の値が「１」であるか否かを判定し（ステップＳ１２）、「１」である場合には（ステップＳ１２の「Ｙｅｓ」）、１ビット処理部（×α回路７６、×α＾２回路７９）を選択する（ステップＳ１６）。そして、ビットカウント部９５はビットカウンタ値をインクリメントし（ステップＳ１７）、ビット比較部９７は、ビットカウント値がブロックサイズ「３２」に等しいか否かを判断する（ステップＳ１８）。ビットカウンタ値がブロックサイズに等しい場合には（ステップＳ１８の「Ｙｅｓ」）、ステップＳ１４に移行する一方、ビットカウンタ値がブロックサイズに等しくない場合には（ステップＳ１８の「Ｎｏ」）、ステップＳ１７に戻る。

上記ステップＳ１２で、判定部９８は、ブロックカウンタ値が示す第１の誤り訂正復号結果記憶部９１の値が「１」でない場合には（ステップＳ１２の「Ｎｏ」）、３２ビット処理部（×α＾３２回路７５，×α＾６４回路７８）を選択する（ステップＳ１３）。そして、ブロックカウント部９５はブロックカウンタをインクリメントする（ステップＳ１４）。そして、ブロックカウンタ値が「４」である場合には（ステップＳ１５の「Ｙｅｓ」）、当該フローを終了する一方、ブロックカウンタ値が「４」でない場合には（ステップＳ１５の「Ｎｏ」）、ステップＳ１２に戻る。

以上説明したように、本実施の形態によれば、チェンサーチ回路６１では、誤り訂正対象領域を１ビット単位で誤り位置の探索処理を行う処理部に加えて、誤り訂正対象外領域の複数ビットを１サイクル（）一度）で処理する処理部を設けているので、チェンサーチを高速に行うことが可能となる。

また、チェンサーチ回路６１では、誤り検出で誤り無しと判定されている誤り訂正対象外のブロックについては、３２ビット処理部（×α＾３２回路７５，×α＾６４回路７８）により１サイクル（一度）で処理することとしたので、誤り検出で誤り無しと判定されているブロックに要する処理時間を短縮でき、高速にチェンサーチを行うことが可能となる。

また、チェンサーチ回路６１では、パディング領域については、１１１ビット処理部（
×α＾１１１回路７４、×α＾２２２回路７７）により１サイクル（一度）で処理することとしたので、パディング領域に要する処理時間を短縮でき、高速にチェンサーチを行うことが可能となる。

なお、上記した実施の形態では、ブロックのサイズを３２ビット、ＢＣＨ符号を２ビットの訂正能力がある１６ビットサイズ、パディング領域を１１１ビットとしたが、本発明はこれに限られるものではなく、ブロックのサイズ、ＢＣＨ符号の訂正能力およびサイズ、パディング領域のサイズは如何なる値としてもよい。また、チェンサーチを行う符号化方式として、ＢＣＨ符号を例示して説明したが、本発明はこれに限られるものではなく、チェンサーチを使用する他の符号化方式を使用することにしてもよく、例えば、ＲＳ符号を使用してもよい。

また、上記実施の形態では、本発明をＮＡＮＤメモリを有するＳＳＤに適用するようにしたが、ＮＯＲ型などの他のフラッシュＥＥＰＲＯＭを有するＳＳＤに本発明を適用するようにしてもよい。

また、本発明の各実施形態における各機能ブロックは、ハードウェア、コンピュータソ
フトウェア、のいずれかまたは両者の組み合わせとして実現することができる。このため
、各ブロックは、これらのいずれでもあることが明確となるように、概してそれらの機能
の観点から以下に説明される。このような機能が、ハードウェアとして実行されるか、ま
たはソフトウェアとして実行されるかは、具体的な実施態様またはシステム全体に課され
る設計制約に依存する。当業者は、具体的な実施態様ごとに、様々な方法でこれらの機能
を実現し得るが、そのような実現を決定することは本発明の範疇に含まれるものである。

ＳＳＤ（Solid State Drive）の構成例を示すブロック図である。 ＮＡＮＤメモリチップに含まれる１個のブロックの構成例を示す回路図である。 ＮＡＮＤメモリに書き込まれるデータ構成例を示す図である。 図３において第１の誤り訂正処理結果の一例を示す図である。 第１の誤り訂正処理結果の一例を示す図である。 第２の誤り訂正復号部の構成例を示す図である。 第２の誤り訂正復号部の処理の概略を説明するための図である。 シンドローム計算器の回路構成例を示す図である。 第２の誤り訂正処理のデータの構成図である。 誤りロケータ計算＆誤り訂正器のチェンサーチ回路と誤り訂正部の構成例を示す図である。 ×α回路（α倍する回路）の構成図である。 ×α＾３２回路（α＾３２倍する回路）の構成図である。 ×α＾１１１回路（α＾１１１倍する回路）の構成図である。 Ｘα＾２回路（α＾２倍する回路）の構成図である。 ×α＾６４回路（α＾６４倍する回路）の構成図である。 ×α＾２２２回路（α＾２２２倍する回路）の構成図である。 回路選択部の構成例を示す図である。 回路選択部の動作を説明するための図である。

符号の説明

１ ＳＳＤ（Solid State Drive）
２ ＮＡＮＤメモリ
３ ＮＡＮＤコントローラ
４ ホスト装置
１０ ホストＩ／Ｆ
２０ ＮＡＮＤ Ｉ／Ｆ
３０ 誤り訂正符号部
３１ 第１の誤り訂正符号生成部
３２ 第２の誤り訂正符号生成部
４０ 誤り訂正復号部
４１ 第２の誤り訂正復号部
４２ 第１の誤り訂正復号部
５０ シンドローム計算器
５１ 誤り位置多項式計算器
５２ 誤りロケータ計算＆誤り訂正器
５３ メモリ
６２ 誤り訂正部
７１ 回路選択部
７２，７３ セレクタ
７４ ×α＾１１１回路
７５ ×α＾３２回路
７６ ×α回路
７７ ×α＾２２２回路
７８ ×α＾６４回路
７９ ×α＾２回路
８０ ＥＸＯＲ演算回路
８１ 反転器
８２ セレクタ
９１ 第１の誤り訂正復号結果記憶部
９２ セレクタ
９３ ブロックカウント部
９４ ビットカウント部
９７ ビット比較部
９８ 判定部

Claims (5)

1. 不揮発性メモリから読み出されたデータに含まれる誤りを訂正する場合の誤り位置計算を行うチェンサーチ装置において、
   入力データの誤り訂正対象領域に対して、少なくとも１ビット単位で誤り位置の探索処理を行う第１の処理部と、
   前記入力データの誤り訂正対象外領域に対して、複数ビットを一度に処理する第２の処理部と、
   を備えたことを特徴とするチェンサーチ装置。
2. 前記第２の処理部は、
   第１の複数ビットを一度に処理する第１の複数ビット処理部と、
   第２の複数ビットを一度に処理する第２の複数ビット処理部と、
   を含むことを特徴とする請求項１に記載のチェンサーチ装置。
3. 前記第１の複数ビット処理部は、前記誤り訂正対象外領域のうち誤り検出で誤りがないと判定されている領域を一度に処理し、
   前記第２の複数ビット処理部は、前記記誤り訂正対象外領域のうちパディング領域を一度に処理することを特徴とする請求項２に記載のチェンサーチ装置。
4. 前記不揮発性メモリは、ＮＡＮＤ型フラッシュメモリであることを特徴とする請求項１〜請求項３のいずれか１つに記載のチェンサーチ装置。
5. 不揮発性メモリから読み出されたデータに含まれる誤りを訂正する場合の誤り位置計算を行うチェンサーチ方法において、
   入力データの誤り訂正対象領域に対して、少なくとも１ビット単位で誤り位置の探索処理を行う第１の処理工程と、
   前記入力データの誤り訂正対象外領域に対して、複数ビットを一度に処理する第２の処理工程と、
   を含むことを特徴とするチェンサーチ方法。

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