CN103916138B - 一种钱搜索电路及基于该钱搜索电路的ecc解码装置及方法 - Google Patents

Abstract

本发明实施例公开了一种钱搜索电路，该电路包括t个子模块、t×(P‑1)个移位寄存器，以及P个加法器和P‑1个除法器，所述t个子模块中每个子模块均包括一个乘法器、一个两输入选择器(MUX)和一个D触发器，所述t个子模块和一加法器构成第P通道；每t个移位寄存器和一个加法器及一个除法器构成一个通道，构成第一至第P‑1通道；基于该钱搜索电路本发明还提出了一种ECC解码结构和采用两级流水线的ECC解码方法。本发明所述钱搜索电路通过调节通道数节省了芯片面积，且大大缩短了钱搜索的纠错时间，从而将ECC解码减少为两级流水线，加快了ECC解码速度。

Description

一种钱搜索电路及基于该钱搜索电路的ECC解码装置及方法

技术领域

本发明涉及数字通信领域中的纠错码解码领域，具体涉及纠错码中钱搜索的电路，以及基于该钱搜索的ECC解码装置及方法。

背景技术

随着NAND FLASH型存储设备容量的不断升级，其结构从SLC过渡到MLC，再到TLC，由于NAND FLASH型存储设备的特点，数据在传输过程中会不可避免的发生错误。所以数据在传输过程中有必要增加一些冗余码用于检测和校验错误码，ECC误码纠错系统就是在这种情况下被引入。根据NAND FLASH数据的出错特点，即NAND FLASH的数据是按bit出错，这和BCH码的纠错特点相同，所以引入BCH码来作为NAND FLASH型设备的ECC码。

BCH码是迄今为止所发现的一类很实用的线性纠错码。它的纠错能力强，特别是在短和中等码长的情况下，其性能接近于理论值，而且构造方便，编码简单。

BCH码的解码主要有以下三个步骤：

第一步为计算伴随式校正子，即从所收到的码字中计算Si，从而判断是否存在错误信息；

第二步为求解关键方程找出错误位置多项式，即利用BM算法计算错误多项式L(x)；

第三步为找到错误多项式的根以便确定错误值的位置，即利用Chien搜索找出所有的错误的值。

由于BM算法中需要用到除法运算，这在硬件实现过程中需要用ROM构建一个倒数表来实现。但是这种方法比较的耗费资源。于是出现了不需要除法的无逆的BM算法，即IBMA，优化了算法的实现结构。

其中第一步计算伴随式校正子主要是变数乘定数的有限域乘法器，其计算周期为读取数据的时间。

第二步计算错误多项式系数为变数乘变数的有限域乘法器，其计算周期与纠错能力和实现的架构相关。

第三步计算错误位置值主要由纠错能力所决定，其计算周期取决于数据的总的长度(bit数)和所使用的通道数。

其中第二步的结构最为复杂，所以面积相对第一和第三步比较大，第三步的时间最长。

基于BCH码的ECC解码器主要由图1中所示的三个模块所组成。主要可以分为两大类：查错过程和纠错过程。其中查错指的是第一步计算伴随式校正子，通过判断起结果Si是否全部为零来判断是否有错，而纠错则包含计算错误多项式的系数(IBMA算法)和计算错误多项式的根即计算错误位置(钱搜索(chien搜索))。

在查错过程中如果发现所接收到的数据中存在错误，在需要求解错误位置多项式δ(x)＝δ_tx_t+δ_t-1x_t-1+...+δ₁x+δ₀，经过IBMA算法步骤之后，可以求解出错误位置多项式的系数δ_t、δ_t-1...、δ₁、δ₀，接下来就是求解关键方程。Chien搜索是解决求解关键方程的实用的方法。由于NAND型设备的数据长度按512Byte或1024Byte处理，对于1024Byte长度的数据，其有效数据位在2¹³和2¹⁴之间，所以BCH码需要采用2¹⁴(16383)的伽罗华域。为求解δ(x)的根，即是为了验证α_i是否满足δ(α_i)为零。这样依次验证α_i即可以求得δ(x)的根。

如图2所示为现有技术中所述钱搜索电路的一种具体实施电路图，该钱搜索电路包括t×P个乘法器，分别用101-10t、111-11t、121-12t、......1P1-1Pt标记，其中t为钱搜索(Chien搜索)错误多项式的项数，P为并行钱搜索的通道数，附图1为表述方便，以通道数为8为例进行说明，即P＝8。则上述t×8个乘法器组成8个通道，即每个通道包括t个乘法器，另外，该钱搜索电路的每一通道还包括一个加法器，8个通道共8个加法器，用11、12、......18标记。该8个加法器输入信号为其所在通道的t个乘法器的输出，判断每个通道加法器的输出是否为零，则可以判断每个通道的当前值αⁱ是否为错误位置值，从而达到纠错的目的。

在如图2所示现有的钱搜索电路中，采用了t×P个乘法器，在硬件实现的过程中，大量的乘法器占用的面积较大，导致成本较高。

基于上述现有的钱搜索电路，现有的ECC解码方法采用三级流水线的方法，上述BCH码解码方法中的每一步为一级流水线。三级流水线所需的时间也较长，影响ECC解码的速度。

发明内容

基于上述现有技术的缺陷，本发明实施例提供了一种钱搜索电路，该电路包括t个子模块、t×(P-1)个移位寄存器，以及P个加法器和P-1个除法器，所述t个子模块中每个子模块均包括一个乘法器、一个两输入选择器(MUX)和一个D触发器，所述t个子模块和一加法器构成第P通道；每t个移位寄存器和一个加法器及一个除法器构成一个通道，构成第一至第P-1通道；

其中，第P通道中，t个子模块中t个两输入选择器的一输入端依次为错误多项式的t+1个系数δ₀、δ₁、δ₂、δ₃、......δ_t；每个两输入选择器的输出端均与乘法器的输入端相连作为一个乘数，t个乘法器的另一输入端依次为t个伽罗华域数；t个乘法器的输出端均与第P通道加法器的输入端连接，同时t个乘法器中每个乘法器的输出端均经一D锁存器后连接至其所在子模块的两输入选择器的一输入端；所述加法器还有一个加数为δ₀；

所述第一至第P-1通道中，每个通道的第一个移位寄存器的输入端与第P通道子模块一的两输入选择器的输出端相连；每个通道的第二个移位寄存器的输入端与第P通道子模块二的两输入选择器的输出端相连；每个通道的第三个移位寄存器的输入端与第P通道子模块三的两输入选择器的输出端相连；依次类推，第P-1通道的第t个移位寄存器的输入端与第P通道子模块t的输出端相连；

所述第一至第P-1通道中，t个移位寄存器的输出均与加法器的输入端相连；所述P-1个通道的加法器有一个共同的加数δ₀；所述加法器的输出端分别与同一通道内除法器的输入端相连作为除法器的被除数，所述除法器的被除数均为伽罗华域的本元多项式的n次幂，其中n等于该第P通道内最大的移位数；所述第一通道的t个移位寄存器依次左移1至t位、第二通道的t个移位寄存器依次左移2、2×2、3×2、......t×2；第三个通道的t个移位寄存器依次左移3、2×3、3×3、......t×3；......依此类推，第P-1个通道的t个移位寄存器依次左移P-1、2×(P-1)、3×(P-1)、......t×(P-1)；

其中，t和P均为自然数，所述t为纠错能力数，P为通道数。

本发明还提出了另一种钱搜索电路，与上述钱搜索电路的区别仅在于：所述第P通道模块一中输入信号α^p与初始值Initl_1通过一两输入选择器选择后输入乘法器；所述第P通道子子模块二中输入信号α^2p与初始值Initl_2通过一两输入选择器选择后输入乘法器；所述第P通道子模块三中输入信号α^3p与初始值Initl_3通过一两输入选择器选择后输入乘法器；依次类推，所述第P通道子模块t中输入信号α^tp与初始值Initl_t通过一两输入选择器选择后输入乘法器，所述t个初始值Initl_1至Initl_t均在选定的伽罗华域里。

对纠错能力为72比特的存储器，所述t等于72。

所述通道数不大于40。

本发明实施例通过改进钱搜索的结构，通过调节通道数，大大减少乘法器的个数，在具体实现时节省系统电路所占芯片面积，且大大缩短了钱搜索的纠错时间，从而使BCH解码中第二步和第三步的时间不大于第一步的时间。

另外，由于增加了初始值，则可以节省多余数据的搜索时间，提高搜索的速度。以在NAND型设备中有效数据长度为1024Byte(1K Byte)、纠错能力为36、选择伽罗华域长度为2¹⁴＝16383为例，则冗余码长度为36×14÷8＝63Byte，所以总的数据长度为8696个数，若采用如图4所示的电路结构，将初始值设置为该伽罗华域的第7687个数，所述电路结构节省了7686个数据带入的时钟周期，提高了搜索的速度。

基于本发明所述钱搜索电路的一种ECC解码装置，该解码装置包括伴随式校正子计算模块、有限域乘法器组、关键方程系数求解模块、钱搜索模块及解码状态控制模块；其中，伴随式校正子计算模块计算得到伴随式校正子及起始信号输入至关键方程系数求解模块，以及同步信号和数据正确标志信号至解码状态控制模块，所述解码状态控制模块输出开始信号至关键方程系数求解模块，得到错误多项式系数输入至钱搜索模块，得到错误位置值和钱搜索结束信号至解码状态控制模块，所述关键方程系数求解模块和钱搜索模块均与所述有限域乘法器相连。

本发明还提出了一种基于上述ECC解码装置的解码方法，该解码方法采用两级流水线的方法，具体如下：

第一级流水线：计算伴随式校正子；

第二级流水线：计算错误多项式，然后再通过钱搜索计算错误位置值。

本发明实施例通过改进钱搜索的结构，大大缩短了钱搜索的纠错时间，从而使BCH解码中第二步和第三步的时间不大于第一步的时间，因此，本发明采用两级流水线进行ECC解码，将BCH解码中第二步和第三步合为一级流水线，从而加快了搜索时间。

通过钱搜索电路的改进以及两级流水线的实现，本发明优化了ECC解码系统，使BCH解码的关键方程系数求解模块和钱搜索模块复用一个共同的有限域乘法器组，从而进一步节省系统的面积，节省成本。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是现有技术中所述ECC解码器的一种系统结构框图；

图2是现有技术中所述钱搜索的一种具体实施方式图；

图3是本发明具体实施方式所述钱搜索的一种具体实施方式图；

图4是本发明具体实施方式所述钱搜索的一种具体实施方式图；

图5是基于本发明具体实施方式所述钱搜索的一种ECC的系统结构框图。

具体实施方式

以下结合附图，对本发明具体实施方式所述钱搜索电路及方法，以及基于该钱搜索的ECC解码结构及方法进行详细说明。

如图3所示为本发明具体实施方式所述钱搜索电路的一种具体实施结构图；该钱搜索电路包括t个子模块、t×(P-1)个移位寄存器，以及P个加法器和(P-1)个除法器，所述t个子模块中每个子模块均包括一个乘法器、一个两输入选择器(MUX)和一个D触发器，所述t个子模块和一加法器构成第P通道；每t个移位寄存器和一个加法器及一个除法器构成一个通道，因此，所述t×(P-1)个移位寄存器，以及P-1个加法器和(P-1)个除法器构成了第一至第(P-1)个通道；共计P个通道。

其中，第P通道中，t个子模块中t个两输入选择器的一输入端依次为错误多项式的系数δ₀、δ₁、δ₂、δ₃、......δ_t，即子模块一的两输入选择器的一输入端为错误多项式的系数δ₁、子模块二的两输入选择器的一输入端为错误多项式的系数δ₂，依此类推，子模块t的两输入选择器的一输入端为错误多项式的系数δ_t；每个两输入选择器的输出端均与乘法器的输入端相连作为一个乘数，t个乘法器的另一输入端依次为α^p、α^2p、α^3p、......α^tp；t个乘法器的输出端一方面全部连接第P通道的加法器的输入端，另一方面t个乘法器中每个乘法器的输出端经一D锁存器后连接至其所在子模块的两输入选择器的一输入端；所述加法器还有一个加数为δ₀。

所述第一至第P-1通道中，每个通道的第一个移位寄存器的输入端与第P通道子模块一的两输入选择器3801的输出端相连；每个通道的第二个移位寄存器的输入端与第P通道子模块二的两输入选择器3802的输出端相连；每个通道的第三个移位寄存器的输入端与第P通道子模块三的两输入选择器3803的输出端相连；依次类推，第P-1通道的第t个移位寄存器的输入端与第P通道子模块t的输出端相连。

另外，在第一至第P-1个通道中，t个移位寄存器的输出均与加法器的输入端相连；所述P个通道的加法器有一个共同的加数δ₀，因此，所述P个通道的加法器均由t+1个数相加；所述加法器的输出端与除法器的输入端相连作为除法器的被除数。所述第一通道的t个移位寄存器311至31t依次左移1至t位、第二通道的t个移位寄存器321至32t依次左移2、2×2、3×2、......t×2；第三个通道的t个移位寄存器331至33t依次左移3、2×3、3×3、......t×3；......依此类推，第P-1个通道的t个移位寄存器依次左移P-1、2×(P-1)、3×(P-1)、......t×(P-1)。

与如图2所示的现有的钱搜索结构的工作原理相同，如图3所示钱搜索结构也利用了伽罗华域的特点，计算出错的数据，将有限域的数依次带入错误位置多项式δ(x)＝δ_tx^t+δ_t-1x^t-1+...+δ₁x+δ₀，在P个通道中，若某一通道的输出端为零时，则该通道的对应的输入值为当前错误值，从而可以通过后续的纠错模块进行纠错。

其中，本发明具体实施方式中，P的取值为该钱搜索错误根个数范围内的任意自然数，如图3所示的电路结构中，为表述方便，以P＝8为例进行标记附图；所述t个子模块中每个子模块均包括一个乘法器、一个两输入选择器(MUX)和一个D触发器，如图3所示，子模块一包括乘法器381、两输入选择器3811、D触发器3812；子模块二包括乘法器382、两输入选择器3821、D触发器3822；......依次类推，子模块t包括乘法器38t、两输入选择器38t1、D触发器38t2；所述t个子模块及加法器8t1构成第P通道即如图3所示的第八通道。

另外，每t个移位寄存器及一个加法器和一个除法器构成一个通道，其中：移位寄存器311-31t和加法器1t1及除法器1t2构成第一通道；移位寄存器321-32t及加法器2t1和除法器2t2为第二通道；移位寄存器371-37t及加法器7t1和7t2为第P-1个通道即第七个通道；其中，第一通道的t个移位寄存器311-31t的移位数依次为1-t位；第二通道的t个移位寄存器321-32t的移位数依次为2-2t位；......依次类推，第七通道的移位寄存器371-37t的移位数为7-7t位。

以P＝8为例，图3所示电路中，则每次将P个伽罗华域的有限域数带入错误位置多项式δ(x)＝δ_tx^t+δ_t-1x^t-1+...+δ₁x+δ₀，通过判断第八通道中加法器8t1的输出是否为零，以及判断第一至第七通道的除法器的输出是否为零，即判断错误多项式的值是否为零，从而判断错误位置值。当加法器8t1的输出为零，或第一至第七通道的除法器输出为零时，则表示该通道中输入值为错误位置值。

值得注意的是，本发明所述加法器、乘法器、除法器均指有限域加法器、乘法器和除法器；本发明具体实施方式所述移位寄存器均为左移的移位寄存器。

另外，本发明具体实施方式所述钱搜索电路中通道数不局限于8个通道，图3所示电路仅仅只是为了表述方便。理论上通道数最大可以为ECC解码装置中有效数据的长度，但是当通道数大到一定程度时，解码器所占用的面积太大，因此，当有效数据长度为1K时，P的取值不大于40为宜。

如图4为本发明具体实施方式所述钱搜索电路的另一种具体实施结构图；如图所示钱搜索电路结构与附图3所示结构的区别仅在于在所述第P通道中t个子模块的每个子模块中增加了一个两输入选择器，用于对初始的输入信号进行选择，即子模块一除了包括乘法器381、两输入选择器3811、D触发器3812外，还包括两输入选择器3813，该两输入选择器的一输入信号为图3所示电路结构中的输入信号α^p，另一输入信号为一初始值Init_1，其输出信号连接乘法器381的一输入端，实现两输入选择器381的输出与错误多项式系数δ₁相乘；子模块二除了包括乘法器381、两输入选择器3811、D触发器3812外，还包括两输入选择器3813，该两输入选择器3813的两输入端为Init_2与α^2p，输出端与乘法器382相连，实现初始值Init_2与α^2p选择后与错误多项式系数δ₂相乘；......依次类推，子模块t除了包括乘法器38t、两输入选择器38t1、D触发器38t2外，还包括两输入选择器38t3，该两输入选择器38t3的两输入端为Init_t和α^tp，输出端与乘法器38t相连，实现初始值Init_t和α^tp选择其中一个输入乘法器38t与错误多项式系数δ_t相乘。

以在NAND型设备中有效数据长度为1024Byte(1K Byte)、纠错能力为36、选择伽罗华域长度为2¹⁴＝16383为例，则冗余码长度为36×14÷8＝63Byte，所以总的数据长度为8696bit，所以在钱搜索中可以将初始搜索点放在16383-8696＝7687开始，即采用如图4所示的电路结构，将初始值设置为该伽罗华域的第7687个数，通过两输入选择器将该初始值输入电路，所述第8通道的t个两输入选择器3813至38t3依次输入该2¹⁴伽罗华域的第7687个数、第7688个数、......第7686+t个数。所述电路结构节省了7686个数据带入的时钟周期，提高了搜索的速度。

如图3和图4所示电路中，所述除法器的被除数均为伽罗华域的本元多项式的n次幂，其中n等于该第P通道内最大的移位数t×P，即第一通道内n等于t、第二通道内n等于2t、......第P-1通道内n等于t×(P-1)。当伽罗华域的大小2¹⁴时，则所述本原多项式为p(x)＝x¹⁴+x¹⁰+x⁶+x+1。

在本发明具体实施方式所述改进的钱搜索电路结构的基础上，对ECC解码的结构进行了改进，如图1所示为现有技术中ECC解码器的一种系统结构框图，该ECC解码器系统包括伴随式校正子计算模块、关键方程系数求解模块、钱搜索模块、解码状态控制模块；其中，输入数据Data_in输入至伴随式校正子计算模块后得到2t个伴随式校正子S₁、S₂、......S_2t，判断所述校正子是否都为零，若都为零则表示数据有错，从而进入下面的纠错部分，所述纠错部分包括关键方程系数求解模块和钱搜索模块，通过关键方程系数求解模块得出错误多项式的系数，再通过钱搜索找出出错的位。

基于图1所示的ECC解码电路结构，现有技术中ECC解码通常采用三级流水线结构，每级流水线完成以下一个步骤的工作：

第一步：计算伴随式校正子主要是变数乘定数的有限域乘法器，其计算周期为读取数据的时间。

第二步：计算错误多项式系数为变数乘变数的有限域乘法器，其计算周期与纠错能力和实现的架构相关。

第三步：计算错误位置值主要由纠错能力所决定，其计算周期取决于数据的总的长度(bit数)和所使用的通道数。

如图5所示为本发明具体实施方式所述的ECC解码结构框图，该ECC解码结构包括伴随式校正子计算模块400、有限域乘法器组401、关键方程系数求解模块402、钱搜索模块403及解码状态控制模块404；其中，伴随式校正子计算模块400计算得到2t个伴随式校正子及起始信号输入至关键方程系数求解模块402，以及同步信号Syn和数据正确标志信号Data_ok至解码状态控制模块404，所述解码状态控制模块输出开始信号IBMA_s至关键方程系数求解模块402，开始求解关键方程系数，得到错误多项式系数δ₀、δ₁、δ₂、δ₃、......δ_t输入至钱搜索模块403，得到错误位置值Error和钱搜索结束信号至解码状态控制模块404，所述关键方程系数求解模块402和钱搜索模块403均与所述有限域乘法器401相连，用于有限域乘法运算的完成。

该结构图基于如图3和图4所述的钱搜索电路结构。由于钱搜索电路的改进，则第三步的时间大大缩短，从而使第二步和第三步共用一级流水线，即第一步为第一级流水线，第二步和第三步依次进行，为第二级流水线。具体如下：

第一级流水线：伴随式校正子计算模块400计算2t个伴随式校正子，主要是变数乘定数的有限域乘法器，其计算周期为读取数据的时间；

第二级流水线：解码状态控制模块404控制关键方程系数求解模块402计算错误多项式系数，有限域乘法器401完成变数乘变数的有限域乘法器；然后钱搜索模块403进行钱搜索，计算错误位置值Error。

由于采用两级流水线，则错误多项式系数的计算和钱搜索的计算不需要同时进行，则两个步骤可以共用有限域乘法器组进行有限域的乘法运算。

由于在NAND型设备中，读取数据过程并不是每次都会出错，所以本设计将查错模块和纠错模块分开处理，在不出错的情况下，通过解码状态控制模块404关闭纠错模块的时钟以便降低功耗，即当第一级流水线中伴随式校正子都为零时，则通过解码状态控制模块404控制关键方程系数求解模块402和钱搜索模块403，从而关闭第二级流水线。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体(Read-Only Memory，ROM)或随机存储记忆体(Random AccessMemory，RAM)等。

以上对本发明实施例进行了详细介绍，本文中应用了具体实施方式对本发明进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及设备；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (8)

1.一种钱搜索电路，其特征在于，该电路包括t个子模块、t×(P-1)个移位寄存器，以及P个加法器和P-1个除法器，所述t个子模块中每个子模块均包括一个乘法器、一个两输入选择器(MUX)和一个D触发器，所述t个子模块和一加法器构成第P通道；每t个移位寄存器和一个加法器及一个除法器构成一个通道，构成第一至第P-1通道；

其中，第P通道中，t个子模块中t个两输入选择器的一输入端依次为错误多项式的t+1个系数δ₀、δ₁、δ₂、δ₃、……δ_t；每个两输入选择器的输出端均与乘法器的输入端相连作为一个乘数，t个乘法器的另一输入端依次为t个伽罗华域数；t个乘法器的输出端均与第P通道加法器的输入端连接，同时t个乘法器中每个乘法器的输出端均经一D锁存器后连接至其所在子模块的两输入选择器的一输入端；所述加法器还有一个加数为δ₀；

所述第一至第P-1通道中，每个通道的第一个移位寄存器的输入端与第P通道子模块一的两输入选择器的输出端相连；每个通道的第二个移位寄存器的输入端与第P通道子模块二的两输入选择器的输出端相连；每个通道的第三个移位寄存器的输入端与第P通道子模块三的两输入选择器的输出端相连；依次类推，第P-1通道的第t个移位寄存器的输入端与第P通道子模块t的输出端相连；

所述第一至第P-1通道中，t个移位寄存器的输出均与加法器的输入端相连；所述P-1个通道的加法器有一个共同的加数δ₀；所述加法器的输出端分别与同一通道内除法器的输入端相连作为除法器的被除数，所述除法器的被除数均为伽罗华域的本元多项式的n次幂，其中n等于该第P通道内最大的移位数；所述第一通道的t个移位寄存器依次左移1至t位、第二通道的t个移位寄存器依次左移2、2×2、3×2、……t×2；第三个通道的t个移位寄存器依次左移3、2×3、3×3、……t×3；……依此类推，第P-1个通道的t个移位寄存器依次左移P-1、2×(P-1)、3×(P-1)、……t×(P-1)；

其中，t和P均为自然数，所述t为纠错能力数，P为通道数。

2.一种如权利要求1所述的钱搜索电路，其特征在于，权利要求1所述第P通道中，所述t个乘法器的另一输入端依次为t个伽罗华域数可替换为：

所述第P通道子模块一中输入信号α^p与初始值Initl_1通过一两输入选择器选择后输入乘法器；所述第P通道子模块二中输入信号α^2p与初始值Initl_2通过一两输入选择器选择后输入乘法器；所述第P通道子模块三中输入信号α^3p与初始值Initl_3通过一两输入选择器选择后输入乘法器；依次类推，所述第P通道子模块t中输入信号α^tp与初始值Initl_t通过一两输入选择器选择后输入乘法器，所述t个初始值Initl_1至Initl_t均在选定的伽罗华域里。

3.根据权利要求1或2所述的钱搜索电路，其特征在于，对纠错能力为72比特的存储器，所述t等于72。

4.根据权利要求1或2所述的钱搜索电路，其特征在于，所述通道数不大于40。

5.根据权利要求1或2所述的钱搜索电路，其特征在于，所述加法器为有限域加法器，所述乘法器为有限域乘法器，所述除法器为有限域除法器。

6.基于权利要求1或2所述钱搜索电路的一种ECC解码装置，其特征在于，该解码装置包括伴随式校正子计算模块、有限域乘法器组、关键方程系数求解模块、钱搜索模块及解码状态控制模块；其中，伴随式校正子计算模块计算得到伴随式校正子及起始信号，输入至关键方程系数求解模块，得到同步信号和数据正确标志信号，输入至解码状态控制模块，所述解码状态控制模块输出开始信号至关键方程系数求解模块，得到错误多项式系数输入至钱搜索模块，得到错误位置值和钱搜索结束信号至解码状态控制模块，所述关键方程系数求解模块和钱搜索模块均与有限域乘法器相连。

7.一种基于权利要求6所述ECC解码装置的解码方法，其特征在于，该解码方法采用两级流水线的方法，具体如下：

第一级流水线：伴随式校正子计算模块计算伴随式校正子；

第二级流水线：解码状态控制模块控制关键方程系数求解模块计算错误多项式系数，有限域乘法器完成变数乘变数的有限域乘法运算；然后钱搜索模块进行钱搜索，计算错误位置值。

8.根据权利要求7所述的ECC解码方法，其特征在于，当所述第一级流水线中伴随式校正子都为零时，则通过解码状态控制模块关闭关键方程系数求解模块和钱搜索模块，关闭第二级流水线。