JP7012479B2 - リード・ソロモン復号器及び復号方法 - Google Patents
リード・ソロモン復号器及び復号方法 Download PDFInfo
- Publication number
- JP7012479B2 JP7012479B2 JP2017146104A JP2017146104A JP7012479B2 JP 7012479 B2 JP7012479 B2 JP 7012479B2 JP 2017146104 A JP2017146104 A JP 2017146104A JP 2017146104 A JP2017146104 A JP 2017146104A JP 7012479 B2 JP7012479 B2 JP 7012479B2
- Authority
- JP
- Japan
- Prior art keywords
- decoder
- error
- module
- syndrome
- calculated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
- H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
- H03M13/1515—Reed-Solomon codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
- H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
- H03M13/1525—Determination and particular use of error location polynomials
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
- H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
- H03M13/1105—Decoding
- H03M13/1111—Soft-decision decoding, e.g. by means of message passing or belief propagation algorithms
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
- H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
- H03M13/1545—Determination of error locations, e.g. Chien search or other methods or arrangements for the determination of the roots of the error locator polynomial
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
- H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
- H03M13/1565—Decoding beyond the bounded minimum distance [BMD]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/35—Unequal or adaptive error protection, e.g. by providing a different level of protection according to significance of source information or by adapting the coding according to the change of transmission channel characteristics
- H03M13/353—Adaptation to the channel
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/3707—Adaptive decoding and hybrid decoding, e.g. decoding methods or techniques providing more than one decoding algorithm for one code
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/45—Soft decoding, i.e. using symbol reliability information
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/45—Soft decoding, i.e. using symbol reliability information
- H03M13/451—Soft decoding, i.e. using symbol reliability information using a set of candidate code words, e.g. ordered statistics decoding [OSD]
- H03M13/453—Soft decoding, i.e. using symbol reliability information using a set of candidate code words, e.g. ordered statistics decoding [OSD] wherein the candidate code words are obtained by an algebraic decoder, e.g. Chase decoding
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/61—Aspects and characteristics of methods and arrangements for error correction or error detection, not provided for otherwise
- H03M13/615—Use of computational or mathematical techniques
- H03M13/617—Polynomial operations, e.g. operations related to generator polynomials or parity-check polynomials
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/65—Purpose and implementation aspects
- H03M13/6561—Parallelized implementations
Landscapes
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
- Probability & Statistics with Applications (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Pure & Applied Mathematics (AREA)
- Algebra (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Computing Systems (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
例示的な実装では、チェイス復号アルゴリズムは、他の復号手法と比べると低複雑度を提供するので、チェイス復号アルゴリズムは、提案されたSSDを実装するため使用され得る。承知の通り、たとえば、RS復号器の代数的軟判定復号(ASD)などの他の復号手法は、従来型のHDDより高い符号化利得を提供するが、高い計算複雑度を伴う。ASD復号は、チャネル信頼度情報を使用することにより、限界距離復号を超えて誤りの訂正を容易にするが、ASD法の間で、グルスワミ・スーダン(GS)アルゴリズムおよびKVアルゴリズムは、より高い複雑度と引き換えにより優れた性能をもたらす。その一方で、チェイス復号は、同等な性能で複雑度の低い解決策を提供する。
本開示のSDDは、テストベクトルの組を生成するためにHDD復号器と共に実装されるように構成することができ、性能パラメータに関して妥協することなく実装が容易であるチェイス復号器を使用し得る。提案されたSDDは、復号半径t>dmin/2の範囲内で符号語を補正することができ、ここで、dminは、符号の最小距離である。低複雑度チェイス(LCC)復号器は、シンボル信頼度情報に基づいて、2η個のテストベクトルを生成するように構成することができ、ここで、「η」個のシンボルがn個のシンボルの中から最低信頼度シンボルとして選択され、硬判定または2番目に信頼できる判定が採用される。テストベクトルを作成するために、硬判定シンボルの確率と2番目に良い判定の確率との間で、硬判定がどの程度良好であるかを示し得る比が確定され得る。受信メッセージ多項式r(x)に対する所望の確率比は、式1を使用して推定することができる。
例示的な実装では、RS復号器は、誤り訂正を実行できる。誤り訂正法は、以下のように例を用いて説明され得る。たとえば、符号c(x)が加法的誤りe(x)によって破損され、r(x)を生じることにする。υは、誤りの個数を表すことにする。このとき、e(x)は、以下の形
ステップ1:シンドロームSjの計算:
シンドロームは、メッセージ多項式r(x)から式5を使用して評価され得る。
ステップ2:Sjからの誤り位置多項式σiの計算。例示的な実装では、誤りロケータ多項式σiは、バーレカンプ・マッシー・アルゴリズムを使用してSjから計算され得る。例示的な実装では、σ(x)は、2t回のステップにおいて反復的に計算され得る。σμ(x)が反復のμ番目のステップでの誤りロケータ多項式を表すことにする。σ(x)を反復的に見つけるために、論理表1を埋めることができる。lμがσ(μ)(x)の次数であるとする。表1のμ番目の行が埋められたとき、反復ステップは、以下に示された手順を使用して(μ+1)番目の行を見つけることができる。
σ(μ+1)(x)およびlμ+1は、それぞれ式7および式8を使用して繰り返し計算される。
ステップ4:誤りマグニチュードYiの計算。例示的な実装では、誤りマグニチュードYiは、以下の式9として与えられたForneyの公式を使用して計算され得る。
-η=3として、GF(28)上のRS(255,239)復号器
-チャネル信頼度情報のビット数が4ビットである。
-復号器への入力:y[HD]、各シンボルyi [HD]の信頼度情報λi、シンボル内で反転させる必要があるビットに関する情報。
-BMアルゴリズムに基づく2段パイプライン型のHD復号器。
多重割当
例示的な実装では、多重割当モジュール102は、多重割当を実行することができ、モジュール102は、低い方からη個のシンボル信頼度を受信するように構成され得る。最低シンボル信頼度値をソートする過程で、モジュール102は、昇順に低い方からη個のシンボル信頼度を得る。これらの低い方からη個のシンボル信頼度をソートする過程で、モジュール102は、η個の位置および対応するr[2HD]値を得る。例示的な実装では、「locレジスタ」および「r[2HD]レジスタ」は、低い方からη個のシンボル信頼度位置および対応する2番目の判定値をそれぞれ記憶するために使用され得る。「Chレジスタ」は、シンボル信頼度をソートするために役立つ。
図6は、本開示の実施形態に従ってテストベクトルを生成するため使用され得る例示的なアーキテクチャを例として説明する。図6に示された通り、2η個のテストベクトルが生成され得る。例示的な実装では、状態機械は、EN1,EN2,... .ENηを制御し、2η個のテストベクトルを得るために使用され得る。2η個のテストベクトルのうちの各テストベクトルは、2段パイプライン型のHDD106に渡され得る。
例示的な実装では、シンドローム計算(SC)は、シンドローム計算モジュール702によって実行され得る。シンドロームは、Sj=r(αj)、1≦j≦2tとして計算される。図8は、本開示の実施形態に従って2t個のシンドロームを計算することができるシンドローム計算のための例示的な並列アーキテクチャを例として説明する。図8に示された通りシンドローム計算のための並列アーキテクチャ800は、メッセージ多項式r(x)からシンドロームを決定するため使用され得る。最初に、あらゆるレジスタ「REG」は、零にリセットされ得る。受信ベクトルが準備できると、値r(i)αiをレジスタREGにロードするために、1クロックサイクルの間、「ロードイニシャル=1」をマークすることができ、その結果、加算器ブロックが「シンドロームレジスタ」にロードされた後に、S1=r(α)になる。シンドロームレジスタは、イネーブル信号として「シンドロームロード」を用いるシフトレジスタとして働く。次の2t-1サイクルの間に、残りのシンドロームをシンドロームレジスタに取り込むためにロードイニシャル=0をマークすることができる。全体で、SC段は、2t個のシンドロームを計算するために2tサイクルを要する。
図9は、本開示の典型例に従ってバーレカンプの反復法に基づいて誤りロケータ多項式σ(x)を計算するように構成されている例示的なキー方程式ソルバーアーキテクチャを例として説明する。ある実施形態では、低複雑度キー方程式ソルバーアーキテクチャ900は、正確に2tサイクル内にバーレカンプ反復法に基づいて誤りロケータ多項式σ(x)を計算するために使用され得る。例示的な実装では、1≦μ≦2tに対してμ番目の反復でσ(μ+1)(x)を更新するために、不一致ファクタdμを計算することができ、訂正ファクタ
誤り評価Z(x)は、図9に示された通り、dμ計算と同様に計算され得る。図10は、本開示の実施形態に従ってZ(x)を決定するために使用され得る例示的な誤り評価アーキテクチャを例として説明する。アーキテクチャ1000は、エラー評価
例示的な実装では、HDD復号器のレイテンシは、SCとKESの両方が図4に示された通り単一パイプライン段に統合された場合、スループットにあまり影響を与えることなく著しく低下され得る。図11は、シンドローム計算1102およびKES計算1104が本開示の好ましい実施形態に従って単一段に統合された例示的な2段の低レイテンシパイプライン型の復号器を例として説明する。SC1102およびKES段1104の統合は、SC段1102がクロックサイクル毎に1個のシンドロームを出力し、KES段1104は、シンドロームのアレイから「一時レジスタ」の中へあらゆるクロックサイクルの間に入力として1個のシンドロームを必要とするので、実行できる。しかしながら、KES段1104は、図9に示された通り、「一時レジスタ」がS2,S1,0,..0を用いて初期化される必要があるので、SC段と一緒に開始することができない。その結果、KES段は、付加的な2クロックサイクルを待機する必要がある。これに伴って、スループットは、ほとんど同一であり、遅延バッファのサイズも著しく縮小する。本実装では、図9に示されたシンドロームレジスタを回転させることは、必要とされないことがある。例示的な実装では、図8に示されたシンドロームレジスタは、クロックサイクル毎に1個のシンドロームを一時レジスタにロードするため使用され得る。この復号器のレイテンシは、
SCとチェンおよび誤りマグニチュード計算段1106とのため必要であるクロックサイクルの合計によって式12を使用して計算され得る。
i [2HD]個の値を得るためにn=255サイクルを要する。例示的な実装では、状態機械は、EN1,EN2,... ,ENηを制御し、2η個のテストベクトルの全てを得るために使用され得る。
本開示は、高速ストレージおよび通信システムのためのRS復号器と方法とを提供する。
Claims (14)
- リード・ソロモン(RS)復号器であって、前記RS復号器は、
複数個のテストベクトルを一時記憶するように構成されている遅延バッファであって、前記遅延バッファのサイズは前記RS復号器のレイテンシに依存する、遅延バッファと、
前記複数個のテストベクトルを処理し、シンドロームを生成するように構成されているシンドローム計算(SC)モジュールであって、前記SCモジュールのシンドローム計算段は2t個のシンドロームを計算するために2tサイクルを要する、シンドローム計算(SC)モジュールと、
誤りロケータ多項式を計算するように構成されているキー方程式ソルバー(KES)と、
誤り位置および対応する誤りマグニチュードを見つけるように構成されているチェン探索および誤りマグニチュード計算(CSEMC)モジュールと、
を備え、
前記SCモジュール、前記KESおよび前記CSEMCモジュールは2段パイプライン方式で配置されている、復号器。 - 前記RS復号器は、軟判定復号器(SDD)である、請求項1に記載の復号器。
- 前記SDDは、補間および因数分解なしの低複雑度チェイス(LCC)復号を使用するように構成されている、請求項2に記載の復号器。
- 前記RS復号器は、2段硬判定復号器(HDD)である、請求項1に記載の復号器。
- 前記HDDは、誤りロケータ多項式を取得するために2t回の反復を要するバーレカンプ・マッシー(BM)アルゴリズムに基づくtシンボル訂正復号器である、請求項4に記載の復号器。
- 前記RS復号器は、チャネル容量を監視し、前記監視されたチャネル容量に基づいて符号パラメータを調整するように構成されている、請求項1に記載の復号器。
- 前記KESは、バーレカンプ・マッシー(BM)アルゴリズムまたは修正ユークリッド(ME)アルゴリズムを使用して誤りロケータ多項式を計算する、請求項1に記載の復号器。
- テストベクトル生成モジュールは、前記SCモジュールへの入力として供給された2η個のテストベクトルを生成する、請求項1に記載の復号器。
- 前記誤りロケータ多項式は、前記RS復号器の高スループットを達成するために並列性なしで2t回のクロックサイクル内で計算される、請求項1に記載の復号器。
- 前記CSEMCモジュールは、並列度Jのチェン探索アーキテクチャを備える、請求項1に記載の復号器。
- リード・ソロモン(RS)復号器のための復号方法であって、前記方法は、
遅延バッファによって、複数個のテストベクトルを一時記憶するステップであって、前記遅延バッファのサイズは前記RS復号器のレイテンシに依存するステップと、
シンドローム計算(SC)モジュールによって、前記複数個のテストベクトルを処理することによりシンドロームSjを計算するステップと、
キー方程式ソルバー(KES)によって、前記計算されたシンドロームSjから誤りロケータ多項式σiを計算するステップと、
チェン探索および誤りマグニチュード計算(CSEMC)モジュールによって、前記計算された誤り位置多項式σiから誤り位置Xi、および、対応する誤りマグニチュードYiを計算するステップと、
を含む、リード・ソロモン(RS)復号器のための復号方法。 - 前記誤りロケータ多項式σiは、バーレカンプ・マッシー・アルゴリズムを使用して、前記計算されたシンドロームSjから計算される、請求項11に記載の方法。
- 前記誤りマグニチュードYiは、Forneyの公式を使用して計算される、請求項11に記載の方法。
- 前記方法は、テストベクトル生成モジュールによって、2η個のテストベクトルを生成するステップをさらに含み、前記2η個のテストベクトルのうちの各テストベクトルは、前記SCモジュールに渡される、請求項11に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IN201641025928 | 2016-07-28 | ||
IN201641025928 | 2016-07-28 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018019401A JP2018019401A (ja) | 2018-02-01 |
JP7012479B2 true JP7012479B2 (ja) | 2022-01-28 |
Family
ID=61009262
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017146104A Active JP7012479B2 (ja) | 2016-07-28 | 2017-07-28 | リード・ソロモン復号器及び復号方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US10439643B2 (ja) |
JP (1) | JP7012479B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10804935B2 (en) * | 2018-01-02 | 2020-10-13 | Intel Corporation | Techniques for reducing latency in the detection of uncorrectable codewords |
US11750223B2 (en) * | 2018-03-28 | 2023-09-05 | Maxlinear, Inc. | Low-power block code forward error correction decoder |
CN110875746A (zh) * | 2018-08-29 | 2020-03-10 | 南京大学 | 一种高速gii译码器的硬件架构 |
KR20210080982A (ko) | 2019-12-23 | 2021-07-01 | 삼성전자주식회사 | 반도체 메모리 장치 및 이의 동작 방법 |
CN111835494B (zh) * | 2020-07-23 | 2021-11-16 | 深圳市龙信信息技术有限公司 | 一种多通道的网络数据传输系统及方法 |
US11689221B1 (en) * | 2022-01-07 | 2023-06-27 | Samsung Electronics Co., Ltd. | BCH fast soft decoding beyond the (d-1)/2 bound |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030106014A1 (en) | 2001-10-12 | 2003-06-05 | Ralf Dohmen | High speed syndrome-based FEC encoder and decoder and system using same |
JP2005516459A (ja) | 2002-01-23 | 2005-06-02 | トムソン ライセンシング ソシエテ アノニム | 誤り訂正復号器内の二重チェン・サーチ・ブロック |
US20070204207A1 (en) | 2006-02-10 | 2007-08-30 | Sunplus Technology Co., Ltd. | Error correction code decoder |
JP2012085057A (ja) | 2010-10-08 | 2012-04-26 | Hitachi Ltd | リードソロモン符号・復号化回路、リードソロモン符号・復号化方法、および、記憶装置 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5644695A (en) * | 1994-01-03 | 1997-07-01 | International Business Machines Corporation | Array combinatorial decoding with multiple error and erasure detection and location using cyclic equivalence testing |
US7793195B1 (en) * | 2006-05-11 | 2010-09-07 | Link—A—Media Devices Corporation | Incremental generation of polynomials for decoding reed-solomon codes |
-
2017
- 2017-07-26 US US15/660,940 patent/US10439643B2/en active Active
- 2017-07-28 JP JP2017146104A patent/JP7012479B2/ja active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030106014A1 (en) | 2001-10-12 | 2003-06-05 | Ralf Dohmen | High speed syndrome-based FEC encoder and decoder and system using same |
JP2005516459A (ja) | 2002-01-23 | 2005-06-02 | トムソン ライセンシング ソシエテ アノニム | 誤り訂正復号器内の二重チェン・サーチ・ブロック |
US20070204207A1 (en) | 2006-02-10 | 2007-08-30 | Sunplus Technology Co., Ltd. | Error correction code decoder |
JP2012085057A (ja) | 2010-10-08 | 2012-04-26 | Hitachi Ltd | リードソロモン符号・復号化回路、リードソロモン符号・復号化方法、および、記憶装置 |
Non-Patent Citations (2)
Title |
---|
Kiran Bynam(Samsung),Choice of BCH codes for IEEE 802.15.4q, IEEE 802.15-14/0664r0,IEEE, インターネット<URL:https://mentor.ieee.org/802.15/dcn/14/15-14-0664-00-004q-choice-of-bch-codes-for-tg4q.pptx>,2014年11月05日,pp. 1-7 |
Xinmiao Zhang,High-speed VLSI Architecture for Low-complexity Chase Soft-decision Reed-Solomon Decoding,2009 Information Theory and Applications Workshop,IEEE,2009年02月08日,pp. 1-9,https://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=5044977 |
Also Published As
Publication number | Publication date |
---|---|
US10439643B2 (en) | 2019-10-08 |
JP2018019401A (ja) | 2018-02-01 |
US20180034481A1 (en) | 2018-02-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP7012479B2 (ja) | リード・ソロモン復号器及び復号方法 | |
EP3659261B1 (en) | Turbo product code based on polar codes | |
US10187085B2 (en) | Decoding method, decoding apparatus and decoder | |
US8621321B2 (en) | System and method for multi-dimensional encoding and decoding | |
US20150222292A1 (en) | Multi-bit error correction method and apparatus based on a bch code and memory system | |
CN110771047B (zh) | 具有f功能和g功能的llr域计算的极性解码器 | |
JP7116374B2 (ja) | 短縮レイテンシ誤り訂正復号 | |
US10367529B2 (en) | List decode circuits | |
RU2314639C1 (ru) | Устройство декодирования кодов рида-соломона | |
CN102045073A (zh) | 一种bch码译码方法和装置 | |
CN107688506B (zh) | 一种流水结构的bch译码系统 | |
US8775914B2 (en) | Radix-4 viterbi forward error correction decoding | |
US9236890B1 (en) | Decoding a super-code using joint decoding of underlying component codes | |
US20180006664A1 (en) | Methods and apparatus for performing reed-solomon encoding by lagrangian polynomial fitting | |
Park et al. | High-speed low-complexity Reed-Solomon decoder using pipelined Berlekamp-Massey algorithm | |
Lu et al. | Efficient architecture for Reed-Solomon decoder | |
Zhang | High-speed VLSI architecture for low-complexity Chase soft-decision Reed-Solomon decoding | |
Lee et al. | Implementation of parallel BCH encoder employing tree-type systolic array architecture | |
Lu et al. | High-speed low-complexity architecture for Reed-Solomon decoders | |
CN110875745A (zh) | 一种面向高速硬件电路实现的gii码译码算法 | |
KR101226439B1 (ko) | 리드-솔로몬 디코더, 이를 포함하는 메모리 시스템 및 디코딩 방법 | |
US9467174B2 (en) | Low complexity high-order syndrome calculator for block codes and method of calculating high-order syndrome | |
Prashanthi et al. | An advanced low complexity double error correction of an BCH decoder | |
US20220368352A1 (en) | Apparatus and method for parallel reed-solomon encoding | |
US11750222B1 (en) | Throughput efficient Reed-Solomon forward error correction decoding |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200316 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20210317 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210525 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210702 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20211221 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220118 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7012479 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |