JP2009188952A - 信号処理装置 - Google Patents

Abstract

【課題】位相余裕の大きいオペアンプを使用しないでも、クランプ動作時に発生するリンギングの影響を受けずに且つすべての画素信号の読み出し時間を短くすることができる信号処理装置を提供すること。
【解決手段】演算回路４００のクランプ回路４０１がアナログ信号出力回路３００からの出力電圧を保持するクランプ動作状態となるクランプ期間ｔ_ＣＬＰを、画素信号の一画素分の読み出し期間ｔ_ＳＩＧよりも長くして、過渡期間中ｔ_ＴＲＮにクランプ動作が終了しないようにする。画素信号の読み出し期間ｔ_ＳＩＧとクランプ期間ｔ_ＣＬＰとを個別に設定可能とすることにより、画素信号の読み出し時間を短くしてもクランプ動作を安定期間ｔ_ＳＴＢ中に終了させることができる。これによって、クランプ動作時に発生するリンギングの影響を受けることがない。
【選択図】 図９

Description

本発明は、ＣＣＤイメージセンサの画素信号を短い時間で読み取ることのできる信号処理装置に関する。

光センサ素子として使用されているＣＣＤイメージセンサは、一列に配置された多数の光電変換素子によって構成された受光部を備えている。受光部にて得られた信号電荷はＣＣＤ転送路に転送された後、一つの光電変換素子毎の画素信号として読み出される。この画素信号の読み出しは、ＣＣＤイメージセンサの制御クロックに同期した転送クロックによって行われる。ここで、一般のＣＣＤイメージセンサでは、ＣＣＤ転送路上に残った不要電荷によるノイズをなくすために、画素信号を読み出す前に電荷転送を行い、ＣＣＤ転送路上の不要電荷をなくしている。そのため、不要電荷の排出の時間が必要になる。

ＣＣＤイメージセンサにおいて不要電荷を排出する時間を短縮する手法としては、特許文献１や特許文献２の手法が知られている。

図１３は、特許文献１で示されている手法の概念図である。図１３の制御シーケンスでは、画素信号を読み出す前の不要電荷の排出時に高速の転送クロックを使用し、画素信号の読み出し時に低速の転送クロックを使用することで、画素信号の読み出し時間を短縮している。

図１４は、特許文献２で示されている手法の概念図である。図１４の制御シーケンスでは、電圧信号として必要な画素信号を読み出す場合には低速の転送クロックを使用し、それ以外の画素信号を読み出す場合及び不要電荷の排出時には高速の転送クロックを使用することで画素信号の読み出し時間を短縮している。

なお、図１３、図１４中に記載されているクランプ信号は、ＣＣＤイメージセンサから読み出した電圧信号を出力するクランプ回路を、基準電圧を保持するクランプ動作状態とするための信号である。クランプ信号が印加されている以外の期間では、クランプ回路は信号出力動作状態となる。このとき、クランプ回路からの出力電圧はこの基準電圧を中心に演算増幅される。
特開平３−１６３４０７号公報 特許第３８８１３９５号公報

ここで、一般的に用いられるスイッチトキャパシタ型反転アンプを用いたクランプ回路では、クランプ信号ｃｌｐが“Ｌ”から“Ｈ”になるタイミングにおいて、回路の構成がスイッチトキャパシタ型反転アンプの構成からボルテージフォロア回路の構成に変化する。このとき、クランプ回路の出力にリンギングが発生する。図１５（ａ）はリンギングが発生した時の出力電圧波形を示している。図１５（ａ）においては、リンギングが発生している期間を過渡期間ｔ_ＴＲＮとし、リンギングが収束した後の時間を安定期間ｔ_ＳＴＢとしている。過渡期間ｔ_ＴＲＮは、クランプ回路に使用されているオペアンプの位相余裕で決まる。この過渡期間ｔ_ＴＲＮ中にクランプ信号ｃｌｐを“Ｈ”から“Ｌ”に戻し、スイッチトキャパシタ型反転アンプの構成に変えてしまうと、リンギングにより変動した電圧をクランプ回路内で保持してしまうことになる。したがって、クランプ回路からの電圧信号Ｖｏｕｔに図１５（ａ）で示すような誤差が発生してしまう。

ＣＣＤイメージセンサのように電荷が順次読み出される回路では、クランプ動作を信号の出力シーケンス中に行わなければならない。したがって、リンギング中の電圧を保持しないようにするためには、クランプ期間ｔ_ＣＬＰが過渡期間ｔ_ＴＲＮよりも長くなる関係を保つ必要がある。

ここで、特許文献１や特許文献２においては、クランプ動作中のリンギングについては考慮されておらず、図１５（ａ）に示すように、クランプ期間ｔ_ＣＬＰと一画素分の読出し期間ｔ_ＳＩＧとを同じ長さ（ｔ_ＣＬＰ＝ｔ_ＳＩＧ）としている。転送クロックを高速にしていくとクランプ期間も短くなるので、転送クロックを高速にしすぎると図１５（ｂ）に示すようにクランプ期間ｔ_ＣＬＰが過渡期間ｔ_ＴＲＮよりも短くなってしまうことが考えられる。この場合には、正常なクランプ動作を行えなくなってしまう。このため、転送クロックを遅くするか、画素信号の読み出し時には必要ないほど位相余裕の大きいオペアンプを使用しなければならない。したがって、特許文献１や特許文献２の方法では、不要電荷の転送時間は短くなるが、必要な画素信号の読み出し時間は短くすることはできない。

本発明は、上記の課題を解決するためになされたものであり、位相余裕の大きいオペアンプを使用しないでも、クランプ動作時に発生するリンギングの影響を受けることなく、すべての画素信号の読み出し時間を短くすることができる信号処理装置を提供することを目的とする。

上記の課題を解決するために、本発明の第１の形態の信号処理装置は、クロックに同期して区切られたアナログ信号を出力するアナログ信号出力回路と、基準信号を保持するクランプ動作状態及び保持した前記基準信号を中心に前記アナログ信号に所定の演算を実行して有効な信号を出力させる信号出力動作状態の二つの動作状態を持つ演算回路と、前記演算回路が前記クランプ動作状態となる期間が、前記演算回路が前記信号出力動作状態のときに前記アナログ信号の一区切り分を出力する期間よりも長くなるように前記演算回路を制御する制御回路とを具備することを特徴とする。

本発明によれば、クランプ動作時に発生するリンギングの影響を受けずに且つすべての画素列からの画素信号の読み出し時間を短縮することが可能になる。

以下、図面を参照して本発明の実施形態について説明する。
図１から図９は、本発明に係わる信号処理装置の一実施形態を表す図である。ここで、図１は、カメラの測距用センサで用いられているＣＣＤイメージセンサ部及びその制御回路の例を示す図である。図２は、ＣＣＤイメージセンサ部の各制御信号及び出力信号波形を示すタイミングチャートである。図３は、図２のタイミングチャートにおける画素読み出しモードに係る部分を抜き出して拡大したタイミングチャートである。図４は、ＣＣＤイメージセンサ部からの出力の読み出し回路の例を示す図である。図５は、クランプ回路の回路構成を示す図である。図６は、図４の読み出し回路におけるアナログ信号出力回路に対する各制御信号及び各回路からの出力信号波形を示すタイミングチャートである。図７は、図４の読み出し回路における演算回路に対する制御信号及び出力信号波形を示すタイミングチャートである。図８は、ＣＣＤイメージセンサ部の受光部の画素構成の概略を示した図である。図９は、クランプ動作時のシーケンスの概要を示すタイミングチャートである。

図１に示す回路は、ＣＣＤイメージセンサ部１００と、制御回路２００とを有している。ＣＣＤイメージセンサ部１００は、光信号を電気信号に変換し、変換によって得られた電気信号を後述する読み出し回路に出力する。制御回路２００は、ＣＣＤイメージセンサ部１００の動作制御を行う。また、制御回路２００は、後述する読み出し回路の動作制御も行う。

以下、ＣＣＤイメージセンサ部１００についてさらに説明する。
ＣＣＤイメージセンサ部１００は、受光部１０１、蓄積ゲート部１０２、ストレージ部１０３、転送ゲート部１０４、ＣＣＤ転送路１０５、ＦＤＡ回路１０６、及びモニタ画素部１０７を有するセンシング部１１０と、蓄積終了判定回路１１１とを有して構成されている。

受光部１０１は、分割された複数の画素列から構成され、画素列毎に、受光された光信号を電気信号に変換する。各画素列は、分割された複数の光電変換素子で構成されている。以下、画素列を構成する各光電変換素子のことを画素と呼び、一つ分の画素を一画素とする。なお、各画素列の端部（図示ハッチング部）は遮光されている。

蓄積ゲート部１０２は、受光部１０１の各画素に対応して設けられた複数の蓄積ゲートから構成されている。各蓄積ゲートは、制御回路２００からの制御信号に従って、対応する画素で得られた電気信号（信号電荷）を対応するストレージに転送する。ストレージ部１０３は、各蓄積ゲートに対応して設けられた複数のストレージから構成されている。各ストレージは、対応する蓄積ゲートから転送された信号電荷を保持する。転送ゲート部１０４は、各ストレージに対応して設けられた複数の転送ゲートから構成されている。各転送ゲートは、制御回路２００からの制御信号に従って、対応するストレージに保持された信号電荷をＣＣＤ転送路１０５に転送する。

図１に示すように、画素、蓄積ゲート、ストレージ、及び転送ゲートでなる組は、ＣＣＤ転送路に沿って並べられている。そして、画素で発生した信号電荷は、蓄積ゲート、ストレージ、転送ゲートを順に通り、ＣＣＤ転送路１０５へ転送される。

ＦＤＡ（浮動拡散アンプ）回路１０６は、ＣＣＤ転送路１０５の出力端（図では右端）に接続されており、ＣＣＤ転送路１０５から転送されてきた信号電荷をその電荷量に応じたアナログの電圧信号（画素信号）Ｖｆｄａに変換して後述する読み出し回路に出力する。

モニタ画素部１０７は、受光部１０１の各画素列と並行に設けられた複数のモニタ画素で構成されている。各モニタ画素は、蓄積終了判定回路１１１に接続されており、受光部１０１の対応する画素列で受光される光信号と略同等の光信号を受光して電圧信号に変換し、変換した電圧信号を蓄積終了判定回路１１１に出力する。蓄積終了判定回路１１１は、各モニタ画素からの電圧信号に基づいて、各画素列の電荷蓄積動作の終了判定を行う。

以下、図２を参照してＣＣＤイメージセンサ部１００の動作について説明する。ここで、図２のタイミングチャートでは、上段より、ＣＣＤイメージセンサ部１００の動作モード、制御回路２００の制御クロックＣＬＫ、ＣＣＤ転送路１０５の制御信号ｐｈｉ１、ｐｈｉ２、ＦＤＡ回路１０６の制御信号ｐｈｉｒ、蓄積ゲート部１０２の制御信号ｐｈｉｔｇ１＿１、ｐｈｉｔｇ１＿２、ｐｈｉｔｇ１＿ｎ、転送ゲート部１０４の制御信号ｐｈｉｔｇ２、ストレージ部１０３の制御信号ｐｈｉ＿ｒｓ、モニタ画素部１０７の制御信号ｐｈｉ＿ｒｍ、蓄積終了判定回路１１１からの制御信号ｄｅｔｅｃｔ＿１、ｄｅｔｅｃｔ＿２、ｄｅｔｅｃｔ＿ｎ、モニタ画素からの電圧信号Ｖｍｐｄ＿１、Ｖｍｐｄ＿２、Ｖｍｐｄ＿ｎ、ＦＤＡ回路１０６からの出力電圧信号Ｖｆｄａの順に並べてある。

なお、制御信号ｐｈｉｔｇ１＿１、ｄｅｔｅｃｔ＿１、及び電圧信号Ｖｍｐｄ＿１は第一番目の画素列（例えば図１の左端の画素列）に関わる制御信号である。また、制御信号ｐｈｉｔｇ１＿２、ｄｅｔｅｃｔ＿２、及び電圧信号Ｖｍｐｄ＿２は第二番目の画素列に関わる制御信号であり、制御信号ｐｈｉｔｇ１＿ｎ、ｄｅｔｅｃｔ＿ｎ、及び電圧信号Ｖｍｐｄ＿ｎは第ｎ番目の画素列に関わる制御信号である。以降、説明の簡易化のために、制御信号ｐｈｉｔｇ１＿１、ｐｈｉｔｇ１＿２、ｐｈｉｔｇ１＿ｎを制御信号ｐｈｉｔｇ１で代表し、制御信号ｄｅｔｅｃｔ＿１、ｄｅｔｅｃｔ＿２、ｄｅｔｅｃｔ＿ｎを制御信号ｄｅｔｅｃｔで代表し、電圧信号Ｖｍｐｄ＿１、Ｖｍｐｄ＿２、Ｖｍｐｄ＿ｎを電圧信号Ｖｍｐｄで代表して表す。

設定モードでは、ＣＣＤイメージセンサ部１００の電荷蓄積条件及び画素信号の読み出し条件が設定される。設定モードにおいて蓄積条件及び読み出し条件が設定されると、ＣＣＤイメージセンサ部１００の動作モードが蓄積モードに変更される。なお、蓄積動作の開始前は、制御信号ｐｈｉｔｇ１、ｄｅｔｅｃｔは“Ｌ”に設定されており、制御信号ｐｈｉ＿ｒｓ、ｐｈｉ＿ｒｍは“Ｈ”に設定されている。

蓄積モードでは、まず、制御信号ｐｈｉｔｇ１が“Ｈ”になる。このとき、受光部１０１の各画素に溜まっている信号電荷は蓄積ゲート部１０２の各蓄積ゲートを通してストレージ部１０３の各ストレージに移動する。これにより、受光部１０１の各画素の電荷がなくなる。制御信号ｐｈｉ＿ｒｓが“Ｈ”となるとストレージ部１０３の各ストレージの電荷が排出され、制御信号ｐｈｉ＿ｒｍが“Ｈ”の状態でモニタ画素部１０７の各モニタ画素の電荷が排出される。これにより、蓄積開始時には、受光部１０１、ストレージ部１０３、及びモニタ画素部１０７に電荷が溜まっていない状態になる。

次に、制御信号ｐｈｉｔｇ１及びｐｈｉ＿ｒｍが“Ｌ”になることで、受光部１０１及びモニタ画素部１０７が電荷蓄積状態になり、信号電荷の蓄積が開始される。制御信号ｐｈｉ＿ｒｓは電荷の蓄積中に“Ｌ”になり、このときストレージ部１０３は電荷保持状態になる。蓄積状態において、受光部１０１の各画素及びモニタ画素部１０７の各モニタ画素には、それぞれ照射されている光に応じた電荷が蓄積される。モニタ画素部１０７の各モニタ画素からは、蓄積されている電荷に応じた電圧信号Ｖｍｐｄが出力される。

何れかの電圧信号Ｖｍｐｄが蓄積終了判定回路１１１内で設定されている蓄積終了電圧Ｖｒｅｆよりも低くなると、蓄積終了判定回路１１１は、その電圧信号Ｖｍｐｄ（モニタ画素）に対応する制御信号ｄｅｔｅｃｔを“Ｈ”にする。制御回路２００は、制御信号ｄｅｔｅｃｔが“Ｈ”になったのを受けて、その制御信号ｄｅｔｅｃｔに対応する画素列の制御信号ｐｈｉｔｇ１を一定時間“Ｈ”にする。これにより、受光部１０１の電荷は蓄積ゲート部１０２を通してストレージ部１０３に移動し、その画素列は蓄積終了状態になる。このような蓄積制御が各画素列に対して行われる。すべての画素列が蓄積終了状態になるまで、電荷はストレージ部１０３で保持される。

すべての画素列が蓄積終了状態になり蓄積モードが終了すると、ＣＣＤイメージセンサ部１００の動作モードが画素読み出しモードに変更される。画素読み出しモードではｐｈｉｔｇ２が一定期間“Ｈ”とされる。このとき、ストレージ部１０３の電荷は転送ゲート部１０４を通ってＣＣＤ転送路１０５に転送され、電荷の転送（画素信号の読み出し）が開始される。

以下、画素読み出しモードでの動作の詳細について図３を用いて説明する。ここで、図３のタイミングチャートでは、上段より、ＣＬＫ、ｐｈｉｔｇ２、ｐｈｉ１、ｐｈｉ２、ｐｈｉｒ、Ｖｆｄａの順に並べてある。

図２で説明したように、蓄積終了状態において、受光部１０１で発生した電荷はストレージ部１０３で保持されている。この状態で制御信号ｐｈｉｔｇ２が“Ｈ”になると、ストレージ部１０３で保持されていた信号電荷は、転送ゲート部１０４を通って一斉にＣＣＤ転送路１０５に移される。ＣＣＤ転送路１０５では、制御信号ｐｈｉ１及び制御信号ｐｈｉ２に従って信号電荷が順次転送される。ＦＤＡ回路１０６は、制御信号ｐｈｉｒに従って、ＣＣＤ転送路１０５から転送されてきた信号電荷を一画素毎あるいは任意の画素数毎の電圧信号Ｖｆｄａに変換して後述する読み出し回路に出力する。即ち、ＦＤＡ回路１０６からの電圧信号Ｖｆｄａは、制御クロックＣＬＫに同期した制御信号ｐｈｉｒによって、一画素毎あるいは任意の画素数毎に区切られた状態で読み出し回路によって処理される。

制御信号ｐｈｉ１及び制御信号ｐｈｉ２による信号電荷の転送と制御信号ｐｈｉｒによるＦＤＡ回路１０６のリセット動作により、電圧信号Ｖｆｄａが形成される。このため、電圧信号Ｖｆｄａは三つの出力期間に分けられる。以後、それぞれの期間をリセット期間ｔ_Ｒ、零レベル期間ｔ_０、信号期間ｔ_Ｓと呼ぶこととする。まず、リセット期間ｔ_Ｒは制御信号ｐｈｉｒが“Ｈ”の期間を指す。この期間では、ＦＤＡ回路１０６内の信号電荷は充放電により一定値にまで戻される。このため、リセット期間ｔ_Ｒでは、ＦＤＡ回路１０６の出力信号Ｖｆｄａは、一定のレベルであるリセットレベルＶｒ（ｘ）となる。

次に、制御信号ｐｈｉｒが“Ｈ”から“Ｌ”に変化すると、ＦＤＡ回路１０６内のフィードスルー成分により、ＦＤＡ回路１０６の出力信号Ｖｆｄａのレベルは、リセットレベルＶｒ（ｘ）とは異なるレベルとなる。零レベル期間ｔ_０は、制御信号ｐｈｉｒが“Ｈ”から“Ｌ”になり、次に制御信号ｐｈｉ１及び制御信号ｐｈｉ２が変化するまでの期間である。この期間にＦＤＡ回路１０６から出力される電圧信号ＶｆｄａのレベルをフィードスルーレベルＶｆ（ｘ）とする。

三つ目の期間である信号期間ｔ_Ｓは、零レベル期間ｔ_０の後から制御信号ｐｈｉｒが再び“Ｈ”になる期間までを指す。この期間中の電圧信号Ｖｆｄａのレベルを信号レベルＶｓ（ｘ）とする。この信号レベルＶｓ（ｘ）は、ＣＣＤ転送路１０５から転送されてきた電荷量によって変化する。例えば、図２では、制御信号ｐｈｉ１及び制御信号ｐｈｉ２が一回変化する度にｐｈｉｒが“Ｈ”となり、これによって信号レベルＶｓ（ｘ）は一画素毎に変化する。

以上のように、ＣＣＤイメージセンサ部１００は、制御クロックＣＬＫに同期して周期性を持った信号を出力する。

なお、ＦＤＡ回路１０６からの出力信号ＶｆｄａのレベルＶｒ（ｘ）、Ｖｆ（ｘ）、及びＶｓ（ｘ）のｘは画素番号を示すものである。図３ではｘ＝０〜７である。ｘが小さくなるほどＦＤＡ回路１０６に近い画素となる。

次に、本実施形態に係る信号処理装置の一例としての読み出し回路について説明する。図４に示す読み出し回路は、アナログ信号出力回路３００と、演算回路４００とを有している。

アナログ信号出力回路３００は、ＣＤＳ（相関二重サンプリング）回路３０１、第一のＳＨ（サンプルホールド）回路３０２、第二のＳＨ回路３０３を有している。

ＣＤＳ回路３０１は、ＣＣＤイメージセンサ部１００のＦＤＡ回路１０６の出力端子に接続され、制御回路２００からの制御信号に従って電圧信号ＶｆｄａのフィードスルーレベルＶｆ（ｘ）と信号レベルＶｓ（ｘ）との差分を演算増幅した信号Ｖｃｄｓを出力する。第一のＳＨ回路３０２及び第二のＳＨ回路３０３は制御回路２００からの制御信号に従ってＣＤＳ回路３０１からの出力Ｖｃｄｓをサンプル又はホールドする。

演算回路４００はクランプ回路４０１から構成されている。クランプ回路４０１は、図５に示す回路構成をしている。図５に示すように、クランプ回路４０１は、オペアンプＯＰ、入力容量Ｃｉ、帰還容量Ｃｆ、接続切換えスイッチＳ１及びＳ２、帰還スイッチＳ３、基準電圧源Ｖｒｅｆを有して構成されている。入力容量Ｃｉの一端はオペアンプＯＰの反転入力端子に接続され、他端は第一のＳＨ回路３０２からの電圧信号Ｖｓｃ１の入力端子に接続されている。帰還容量Ｃｆの一端はオペアンプＯＰの反転入力端子に接続され、他端は接続切換えスイッチＳ１及びＳ２の一端に接続されている。接続切換えスイッチＳ１の他端はオペアンプＯＰの出力端子に接続され、接続切換えスイッチＳ２の他端は基準電圧源Ｖｒｅｆに接続されている。帰還スイッチＳ３は、オペアンプＯＰの反転入力端子と出力端子の間に接続されている。オペアンプＯＰの非反転入力端子は第二のＳＨ回路３０３からの電圧信号Ｖｓｃ２の入力端子に接続され、オペアンプＯＰの出力端子は演算回路４００の出力電圧である電圧信号Ｖｏｕｔの出力端子になる。接続切換えスイッチＳ１及びＳ２、帰還スイッチＳ３は外部から入力されるクランプ信号ｃｌｐによって開閉を制御される。

図５の回路の場合、クランプ動作は、クランプ信号ｃｌｐが“Ｈ”になり、接続切換えスイッチＳ１が開に、接続切換えスイッチＳ２、帰還スイッチＳ３が閉になったときに行われる。

ここで、図４においては、ＣＣＤイメージセンサ部１００及びその制御信号を簡略化して示している。図４に示す制御信号ｐｈｉは、図２に示した制御信号ｐｈｉ１、ｐｈｉ２、ｐｈｉｔｇ１＿１、ｐｈｉｔｇ１＿２、ｐｈｉｔｇ１＿ｎ、ｐｈｉｔｇ２、ｐｈｉ＿ｒｓ、ｐｈｉ＿ｒｍを一つで代表したものである。また、制御信号ｄｅｔｅｃｔは、制御信号ｄｅｔｅｃｔ＿１、ｄｅｔｅｃｔ＿２、ｄｅｔｅｃｔ＿ｎを一つで代表したものである。

以下、図６を参照してアナログ信号出力回路の動作について説明する。ここで、図６のタイミングチャートでは、上段より、制御回路２００の制御クロックＣＬＫ、ＦＤＡ回路１０６の出力Ｖｆｄａ、ＣＤＳ回路３０１の制御信号ｓｈｃｄｓ、ＣＤＳ回路３０１の出力Ｖｃｄｓ、第一のＳＨ回路３０２の制御信号ｓｈｓｃ１、第二のＳＨ回路３０３の制御信号ｓｈｓｃ２、第一のＳＨ回路３０２の出力Ｖｓｃ１、第二のＳＨ回路３０３の出力Ｖｓｃ２の順に並べてある。

制御信号ｓｈｃｄｓは、電圧信号Ｖｆｄａの零レベル期間ｔ_０中に“Ｈ”になる。制御信号ｓｈｃｄｓが“Ｈ”の期間中に、ＣＤＳ回路３０１は、電圧信号ＶｆｄａのフィードスルーレベルＶｆ（ｘ）を回路内で保持する。また、ＣＤＳ回路３０１は制御信号ｓｈｃｄｓが“Ｌ”の期間中に、保持したフィードスルーレベルＶｆ（ｘ）と信号レベルＶｓ（ｘ）の差分を演算増幅して、電圧信号Ｖｃｄｓ（ｘ）を出力する。この電圧信号Ｖｃｄｓ（ｘ）を出力する期間をＣＤＳ演算出力期間ｔ_ＣＤＳと呼ぶこととする。なお、図６では、ＣＤＳ回路が増幅率Ａｖ１倍の反転増幅回路として動作するものとして波形を記述している。ここで、ＣＤＳ回路３０１の特性式を（式１）に示す。
Ｖｃｄｓ（ｘ）＝−Ａｖ１×（Ｖｆ（ｘ）−Ｖｓ（ｘ））…（式１）
第一のＳＨ回路３０２及び第二のＳＨ回路３０３は、制御信号ｓｈｓｃ１及び制御信号ｓｈｓｃ２が“Ｈ”のときにサンプル状態に、制御信号ｓｈｓｃ１及び制御信号ｓｈｓｃ２が“Ｌ”のときにホールド状態になるサンプルアンドホールド回路である。制御信号ｓｈｓｃ１及び制御信号ｓｈｓｃ２はＣＤＳ演算出力期間ｔ_ＣＤＳ中に“Ｈ”になる。これにより、第一のＳＨ回路３０２及び第二のＳＨ回路３０３は、電圧信号Ｖｃｄｓ（ｘ）をサンプルする。そして、制御信号ｓｈｓｃ１及び制御信号ｓｈｓｃ２が再び“Ｈ”になるまでの期間、第一のＳＨ回路３０２及び第二のＳＨ回路３０３は、サンプルした電圧信号をホールドし続ける。第一のＳＨ回路３０２は一画素毎に分割された電圧信号Ｖｓｃ１（ｘ）を出力し、第二のＳＨ回路３０３は基準となる電圧信号Ｖｓｃ２（ｙ）を出力する。以後、第一のＳＨ回路３０２が電圧をホールドしている期間を第一のホールド期間ｔ_ＳＨ１と呼び、第二のＳＨ回路３０３が電圧をホールドしている期間を第二のホールド期間ｔ_ＳＨ２と呼ぶこととする。

図７を参照して演算回路４００の動作について説明する。ここで、図７のタイミングチャートでは、上段より、ＣＬＫ、Ｖｓｃ１、Ｖｓｃ２、クランプ回路４０１の制御信号ｃｌｐ、クランプ回路４０１の出力信号Ｖｏｕｔの順に並べてある。

クランプ回路４０１は、制御信号ｃｌｐが“Ｈ”の期間中に出力の参照電圧Ｖｓｃ２（ｙ）と基準電圧Ｖｒｅｆを回路内に保持するクランプ動作状態となる。また、クランプ回路４０１は、制御信号ｃｌｐが“Ｌ”の期間中では、基準電圧Ｖｒｅｆを中心に第一のＳＨ回路３０２の電圧信号Ｖｓｃ１（ｘ）と第二のＳＨ回路３０３の電圧信号Ｖｓｃ２（ｙ）との差分を増幅率Ａｖ２倍に増幅し、それにより得られる信号を電圧信号Ｖｏｕｔ（ｘ）として出力する信号出力動作状態となる。クランプ回路４０１の特性式を（式２）に示す。
Ｖｏｕｔ（ｘ）＝−Ａｖ２×（Ｖｓｃ２（ｙ）−Ｖｓｃ１（ｘ））＋Ｖｒｅｆ
…（式２）
ここで、電圧信号Ｖｏｕｔ（ｘ）のうち、出力として有効な期間は第一のホールド期間ｔ_ＳＨ１と同じ期間である。以後、この電圧信号Ｖｏｕｔ（ｘ）の有効な出力期間を一画素分の読み出し期間ｔ_ＳＩＧと呼ぶこととする。

以上のように、ＣＣＤイメージセンサ部１００の出力信号の読み出し回路は、制御クロックＣＬＫに同期して周期性を持った信号を出力する。なお、Ｖｒ（ｘ）、Ｖｆ（ｘ）、Ｖｓ（ｘ）、Ｖｃｄｓ（ｘ）、Ｖｓｃ１（ｘ）、及びＶｏｕｔ（ｘ）のｘは画素番号を示すものである。図６及び図７ではｘ＝０〜７である。Ｖｓｃ２（ｙ）のｙはｘとは別の画素番号を示すものである。ｙは図１において遮光されている画素のみの画素番号を示している。図６及び図７ではｙ＝０である。

以下、受光部１０１を構成する画素について図８を参照してさらに説明する。上述したように、受光部１０１は、複数の画素列（図８では画素列１、画素列２、画素列３…）により構成されている。そして、各画素列は、複数の画素により構成されている。

ここで、一つの画素列は、光電変換により入射光量に応じた電荷を蓄積する開口画素と、光電変換素子に光が入射しないように遮光された遮光画素とが、一次元的に配列されて構成されている。クランプ動作は、各画素列の遮光画素に対応した画素（図示クランプ画素）からの電圧信号の出力時に行われる。クランプ回路４０１は、クランプ動作により保持した基準電圧Ｖｒｅｆを中心に、遮光画素の出力（Ｖｓｃ２（ｙ）に相当する）と他の画素の出力（Ｖｓｃ１（ｘ）に相当する）との差分を増幅した値を、演算回路４００の出力電圧信号Ｖｏｕｔ（ｘ）として出力する。

以下、クランプ回路４０１のクランプ動作について図９を参照してさらに説明する。ここで、図９のタイミングチャートでは、上段より、ｐｈｉ１、ｃｌｐ、Ｖｏｕｔの順に並べてある。

演算回路４００は、制御信号ｃｌｐが“Ｌ”の場合に信号出力動作状態になる。このとき、クランプ回路４０１は、制御信号ｐｈｉ１に同期して変化する信号Ｖｏｕｔ（ｘ）を出力する。一方、演算回路４００は、制御信号ｃｌｐが“Ｈ”の場合にはクランプ動作状態になる。このとき、クランプ回路４０１は、オペアンプＯＰの非反転入力端子に印加されている信号（Ｖｓｃ２（ｙ）と同じレベルの信号）を出力する。

ここで、制御信号ｃｌｐが“Ｌ”から“Ｈ”に変わるタイミングで、演算回路４００の出力電圧信号Ｖｏｕｔにリンギングが発生する。転送クロック（制御信号ｐｈｉ１）を高速にし、従来通りの方法でクランプ動作を行った場合、制御信号ｃｌｐが“Ｌ”から“Ｈ”に変わるタイミングで発生するリンギングが収束するまでの期間を表す過渡期間ｔ_ＴＲＮがクランプ期間ｔ_ＣＬＰよりも長くなる可能性が高い。この場合、演算回路４００において誤ったクランプ動作を行われることになる。

したがって、一画素分の読み出し期間ｔ_ＳＩＧが過渡期間ｔ_ＴＲＮよりも短い場合には、図９に示すように、クランプ期間ｔ_ＣＬＰを一画素分の読出し期間ｔ_ＳＩＧよりも長くする（ｔ_ＣＬＰ＞ｔ_ＳＩＧ）ことが望ましい。これにより、過渡期間ｔ_ＴＲＮよりもクランプ期間ｔ_ＣＬＰの方が長くなり、安定期間ｔ_ＳＴＢでクランプ動作が終了する関係を確保することが可能である。

このように、クランプ期間ｔ_ＣＬＰと一画素分の読出し期間ｔ_ＳＩＧとを同じ期間とせず、それぞれを独立して設定することで、転送クロックが高速の場合でも、演算回路４００内で保持される電圧がリンギングによって変動しない。なお、クランプ動作は、出力中に一回、あるいは一画素列毎に一回しか行わないため、クランプ期間ｔ_ＣＬＰを長くしたとしても、読み出し時間に与える影響は少ない。

以下、本実施形態において、クランプ期間ｔ_ＣＬＰを長くするための具体的手段について説明する。図１０から図１２は、本実施形態のクランプ動作前後における演算回路４００の制御信号及び演算回路４００の入出力波形のタイミングチャートを示す。ここで、図１０から図１２では、それぞれ、上段より、ＣＬＫ、ｐｈｉ１、ｃｌｐ、Ｖｓｃ１、Ｖｓｃ２、Ｖｏｕｔの順に並べてある。

図１０に示す例では、クランプ動作を行うために制御信号ｃｌｐを“Ｈ”とする期間のみ、制御クロックＣＬＫに対する制御回路２００の制御信号ｐｈｉ１の分周比を変化させている。即ち、図１０の例では、制御信号ｃｌｐを“Ｈ”とする期間のみ、制御信号ｐｈｉ１の立下りが遅くなるように制御信号ｐｈｉ１の分周比を大きくしている。これにより、クランプ期間ｔ_ＣＬＰを一画素分の読出し期間ｔ_ＳＩＧと比して長くすることが可能になる。

また、図１１に示す例では、クランプ動作を行うために制御信号ｃｌｐを“Ｈ”とする期間のみ、制御クロックＣＬＫのクロック周波数を低速にしている。このような手法でも、制御信号ｐｈｉ１の立下りを遅くしてクランプ期間ｔ_ＣＬＰを長くすることが可能になる。

また、図１２に示す例では、クランプ動作を行うためにクランプ動作により電圧を保持する画素より前の画素から制御信号ｃｌｐを“Ｈ”に変更しておき、目標の画素でクランプ動作を完了させるようにしている。この図１２の例は、例えば、図８のような画素構成では、２画素以上をクランプ画素として用いることに相当する。このような手法でも、クランプ期間ｔ_ＣＬＰを長くすることが可能になる。

以上説明したように、本実施形態によれば、クランプ動作時に発生するリンギングの影響を受けることなく、アナログ信号の読み出し時間を短縮することが可能になる。

また、電荷の蓄積時間の異なる画素列毎にクランプ動作を行うことで、画素列毎に基準信号を保持することができ、これによって画素列毎に、画素信号の読み出し誤差をなくすことができる。

以上実施形態に基づいて本発明を説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。

さらに、上記した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適当な組合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、上述したような課題を解決でき、上述したような効果が得られる場合には、この構成要件が削除された構成も発明として抽出され得る。

カメラの測距用センサで用いられているＣＣＤイメージセンサ部及びその制御回路の例を示す図である。 ＣＣＤイメージセンサ部の各制御信号及び出力信号波形を示すタイミングチャートである。 図２のタイミングチャートにおける画素読み出しモードに係る部分を抜き出して拡大したタイミングチャートである。 ＣＣＤイメージセンサ部からの出力の読み出し回路の例を示す図である。 クランプ回路の回路構成を示す図である。 図４の読み出し回路におけるアナログ信号出力回路に対する各制御信号及び各回路からの出力信号波形を示すタイミングチャートである。 図４の読み出し回路における演算回路に対する制御信号及び出力信号波形を示すタイミングチャートである。 ＣＣＤイメージセンサ部の受光部の画素構成の概略を示した図である。 クランプ動作時のシーケンスの概要を示すタイミングチャートである。 クランプ期間ｔ_ＣＬＰを一画素の読み出し期間ｔ_ＳＩＧよりも長くするための第一の具体的手段について示した図である。 クランプ期間ｔ_ＣＬＰを一画素の読み出し期間ｔ_ＳＩＧよりも長くするための第二の具体的手段について示した図である。 クランプ期間ｔ_ＣＬＰを一画素の読み出し期間ｔ_ＳＩＧよりも長くするための第三の具体的手段について示した図である。 従来例における画素信号読み出しの概要を示す第一のタイミングチャートである。 従来例における画素信号読み出しの概要を示す第二のタイミングチャートである。 図１５（ａ）はクランプ動作中に発生するリンギングについて示す図であり、図１５（ｂ）は過渡期間中のクランプ動作によって発生する電圧信号Ｖｏｕｔの誤差について示す図である。

符号の説明

１００…ＣＣＤイメージセンサ部、１０１…受光部、１０２…蓄積ゲート部、１０３…ストレージ部、１０４…転送ゲート部、１０５…ＣＣＤ転送路、１０６…ＦＤＡ回路、１０７…モニタ画素部、１１０…センシング部、１１１…蓄積終了判定回路、２００…制御回路、３００…アナログ信号出力回路、３０１…ＣＤＳ回路、３０２…第一のサンプルホールド（ＳＨ）回路、３０３…第二のＳＨ回路、４００…演算回路、４０１…クランプ回路

Claims (8)

1. クロックに同期して区切られたアナログ信号を出力するアナログ信号出力回路と、
   基準信号を保持するクランプ動作状態及び保持した前記基準信号を中心に前記アナログ信号に所定の演算を実行して有効な信号を出力させる信号出力動作状態の二つの動作状態を持つ演算回路と、
   前記演算回路が前記クランプ動作状態となる期間が、前記演算回路が前記信号出力動作状態のときに前記アナログ信号の一区切り分を出力する期間よりも長くなるように前記演算回路を制御する制御回路と、
   を具備することを特徴とする信号処理装置。
2. 前記アナログ信号出力回路は、
   光電変換により電荷を蓄積する複数の受光素子を備える受光部と、
   前記受光部の各受光素子からの電荷をそれぞれ蓄える複数のストレージ部と、
   前記各ストレージ部からの電荷を順次転送する転送部と、
   を有し、
   前記受光部は、互いに隣り合う複数の前記受光素子からなる画素列毎に前記電荷の蓄積時間が制御され、
   前記演算回路は、蓄積時間の異なる前記画素列毎に前記クランプ動作状態になることを特徴とする請求項１に記載の信号処理装置。
3. 前記演算回路は、
   オペアンプと、
   一端が前記オペアンプの反転入力端子に接続され、他端が前記アナログ信号出力回路に接続された第一の容量と、
   一端が前記オペアンプの反転入力端子に接続される第二の容量と、
   一端が前記第二の容量に接続され、他端が前記オペアンプの出力端子又は前記基準信号の入力端子に接続される前記第一のスイッチと、
   前記オペアンプの反転入力端子と出力端子間との間に接続される第二のスイッチと、
   前記オペアンプの非反転入力端子に接続される参照信号源と、
   を有し、
   前記制御回路は、前記第二のスイッチが閉になる期間を、前記アナログ信号出力回路の前記アナログ信号の一区切り分の期間よりも長くすることを特徴とする請求項１又は２に記載の信号処理装置。
4. 前記制御回路は、前記演算回路の動作状態の変化に同期して前記クロックに対する分周比を変化させることで、前記演算回路が前記クランプ動作状態となる期間を、前記演算回路が前記信号出力動作状態のときに前記アナログ信号の一区切り分を出力する期間よりも長くすることを特徴とする請求項１乃至３の何れか１項に記載の信号処理装置。
5. 前記制御回路は、前記演算回路が前記クランプ動作状態のときの前記クロックに対する分周比を、前記演算回路が前記信号出力動作状態のときの前記クロックに対する分周比に比べて大きくすることを特徴とする請求項４に記載の信号処理装置。
6. 前記制御回路に印加される前記クロックの周波数を前記演算回路の動作状態の変化に同期して変化させることで、前記演算回路が前記クランプ動作状態となる期間を、前記演算回路が前記信号出力動作状態のときに前記アナログ信号の一区切り分を出力する期間よりも長くすることを特徴とする請求項１乃至３の何れか１項に記載の信号処理装置。
7. 前記演算回路が前記クランプ動作状態のときの前記クロックの周波数が、前記演算回路が前記信号出力動作状態のときの前記クロックの周波数よりも低いことを特徴とする請求項６に記載の信号処理装置。
8. 前記アナログ信号は、前記クロックに同期して区切られ、前記演算回路が前記信号出力動作状態のときに前記所定の演算が実行される有効アナログ信号を含み、
   前記演算回路がクランプ動作状態になる期間は、前記アナログ信号出力回路が前記有効アナログ信号以外の前記アナログ信号を出力する期間に対応し、
   前記制御回路は、前記演算回路がクランプ動作状態になる期間を、前記有効アナログ信号の一区切り分に対応した期間よりも長くすることを特徴とする請求項１乃至７の何れか１項に記載の信号処理装置。

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