JP2018098698A - 撮像素子 - Google Patents

Abstract

【課題】従来の撮像素子では、画素回路からの信号読み出し経路上で信号に重畳されるノイズの影響を低減することが出来ない問題がある。
【解決手段】一実施の形態によれば、撮像素子は、画素回路から出力される信号をサンプリングする第１のサンプルホールド回路５１と、第１のサンプルホールド回路５１で保持された信号を増幅するバッファ回路５２と、バッファ回路５２が出力する信号をサンプリングする第２のサンプルホールド回路５３と、を有し、画素回路から出力される信号を第１のサンプルホールド回路５１、バッファ回路５２、第２のサンプルホールド回路５３の順に通過させてアナログデジタル変換回路２４に伝達することで、画素回路が出力した信号のデジタル値を得る。
【選択図】図３

Description

本発明は撮像素子に関し、例えばフローティングディフュージョンをリセットした際に得られるダークレベル信号と、受光素子の受光量に応じて出力される撮像信号と、を読み出して、読み出した２つの信号の差分に基づき画素で得られた信号の信号レベルに応じたデジタル値を出力する撮像素子に関する。

撮像素子の回路構成の一例が特許文献１に開示されている。特許文献１に記載の回路構成では、撮像素子は、フォトダイオードと、その光電流量に応じた光電流検出信号、及び、その暗電流量に応じた暗電流検出信号を各々保持する信号保持回路と、信号保持回路から順次入力される光電流検出信号と暗電流検出信号を各々緩衝増幅して順次出力するバッファと、バッファから順次入力される光電流検出信号と暗電流検出信号の差分信号を生成する信号減算回路と、差分信号を保持して出力するサンプルホールド回路１４と、を有する。

特開２００９−２５３９３０号公報

しかしながら、特許文献１に記載の撮像素子では、光電流検出信号と暗電流検出信号とが、それぞれが、スイッチを含む異なる信号経路を経由する。また、異なるスイッチをオン・オフさせた場合、プロセスのバラツキ等に起因して、スイッチ毎に異なる波形のノイズが発生する。そのため、特許文献１に記載の撮像素子では、光電流検出信号と暗電流検出信号とに異なる波形のノイズが重畳され、このノイズは、光電流検出信号と暗電流検出信号との差分信号を生成した際に残存ノイズとして残ってしまう。つまり、特許文献１に記載の撮像素子では、残存ノイズにより画質の劣化を招くという問題があった。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、撮像素子は、画素回路から出力される信号をサンプリングする第１のサンプルホールド回路と、第１のサンプルホールド回路で保持された信号を増幅するバッファ回路と、バッファ回路が出力する信号をサンプリングする第２のサンプルホールド回路と、を有し、画素回路から出力される信号を第１のサンプルホールド回路、バッファ回路、第２のサンプルホールド回路の順に通過させてアナログデジタル変換回路に伝達することで、画素回路が出力した信号のデジタル値を得る。

前記一実施の形態によれば、撮像素子から得られるデジタル値から生成される画像の画質を向上させることができる。

実施の形態１にかかる撮像素子を含むカメラシステムのブロック図である。 実施の形態１にかかる撮像素子のフロアレイアウトの概略図である。 実施の形態１にかかる撮像素子の画素回路、画素電流源及び増幅回路の回路図である。 実施の形態１にかかる撮像素子のＡＤ変換回路のブロック図である。 実施の形態１にかかる撮像素子のタイミング制御回路の回路図である。 実施の形態１にかかる撮像素子の前段サンプルホールド回路、バッファ回路及び後段サンプルホールド回路の第１の例を示す回路図である。 実施の形態１にかかる撮像素子の画素読み出し動作を簡単に説明するタイミングチャートである。 実施の形態１にかかる撮像素子の画素読み出し動作を詳細に説明するタイミングチャートである。 実施の形態１にかかる撮像素子の前段サンプルホールド回路、バッファ回路及び後段サンプルホールド回路の第２の例を示す回路図である。 実施の形態１にかかる撮像素子の前段サンプルホールド回路、バッファ回路及び後段サンプルホールド回路の第３の例を示す回路図である。 実施の形態２にかかる撮像素子の画素回路、画素電流源及び増幅回路の回路図である。 実施の形態２にかかる撮像素子の画素読み出し動作を簡単に説明するタイミングチャートである。 実施の形態２にかかる撮像素子の画素読み出し動作を詳細に説明するタイミングチャートである。 実施の形態３にかかる撮像素子の画素回路、画素電流源及び増幅回路の回路図である。 実施の形態４にかかる撮像素子の画素回路、画素電流源及び増幅回路の回路図である。 実施の形態４にかかる撮像素子の画素読み出し動作を詳細に説明するタイミングチャートである。 実施の形態５にかかる撮像素子の画素回路、画素電流源及び増幅回路の回路図である。 実施の形態５にかかる撮像素子の画素読み出し動作を詳細に説明するタイミングチャートである。 実施の形態６にかかる撮像素子の画素回路、画素電流源及び増幅回路の回路図である。 実施の形態７にかかる撮像素子の画素回路、画素電流源及び増幅回路の回路図である。 実施の形態７にかかる撮像素子の画素読み出し動作を詳細に説明するタイミングチャートである。

実施の形態１
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

図１に実施の形態１にかかるカメラシステム１のブロック図を示す。図１に示すように、カメラシステム１は、ズームレンズ１１、絞り機構１２、固定レンズ１３、フォーカスレンズ１４、撮像素子１５、ズームレンズアクチュエータ１６、フォーカスレンズアクチュエータ１７、信号処理回路１８、システム制御ＭＣＵ１９、モニタ、記憶装置を有する。ここで、モニタ及び記憶装置は、カメラシステム１で撮影した画像を確認及び記憶するものであり、これらをカメラシステム１とは切り離した別のシステム上に設けても良い。

ズームレンズ１１、絞り機構１２、固定レンズ１３及びフォーカスレンズ１４は、カメラシステム１のレンズ群を構成する。ズームレンズ１１は、ズームアクチュエータ１６により位置の変更が行われる。フォーカスレンズ１４は、フォーカスアクチュエータ１７により位置の変更が行われる。そして、カメラシステム１では、各種アクチュエータによりレンズを移動させることでズーム倍率、フォーカスを変更し、かつ、絞り機構１２を動作させることで入射光量を変更する。

ズームアクチュエータ１６は、システム制御ＭＣＵ１９が出力するズーム制御信号ＳＺＣに基づきズームレンズ１１を移動させる。フォーカスアクチュエータ１７は、フォーカスアクチュエータ１７は、システム制御ＭＣＵ１９が出力するフォーカス制御信号ＳＦＣに基づきフォーカスレンズ１４を移動させる。絞り機構１２は、システム制御ＭＣＵ１９が出力する絞り制御信号ＳＤＣにより絞り量を調節する。

撮像素子１５は、例えば、フォトダイオード等の受光素子を有し、当該受光素子から得られた受光画素情報をデジタル値に変換して画像情報Ｄｏを出力する。また、撮像素子１５は、撮像素子１５が出力する画像情報Ｄｏを解析して画像情報Ｄｏの特徴を表す画像特徴情報ＤＣＩを出力する。この画像特徴情報ＤＣＩには、後述するオートフォーカス処理において取得される２つの画像が含まれる。さらに、撮像素子１５は、モジュール制御ＭＣＵ１８から与えられるセンサ制御信号ＳＳＣに基づき画像情報Ｄｏの画素毎のゲイン制御、画像情報Ｄｏの露光制御、及び、画像情報ＤｏのＨＤＲ（High Dynamic Range）制御を行う。撮像素子１５の詳細については後述する。

信号処理回路１８は、撮像素子１５から受信した画像情報Ｄｏに画像補正等の画像処理を施して画像データＤｉｍｇを出力する。信号処理回路１８は、受信した画像情報Ｄｏを解析して色空間情報ＤＣＤを出力する。色空間情報ＤＣＤには、例えば、画像情報Ｄｏの輝度情報、及び、色情報が含まれる。

システム制御ＭＣＵ１９は、撮像素子１５から出力される画像特徴情報ＤＣＩに基づきレンズ群のフォーカスを制御する。より具体的には、システム制御ＭＣＵ１９は、フォーカス制御信号ＳＦＣをフォーカスアクチュエータ１７に出力することでレンズ群のフォーカスを制御する。システム制御ＭＣＵ１９は、絞り制御信号ＳＤＣを絞り機構１２に出力して絞り機構１２の絞り量を調節する。さらに、システム制御ＭＣＵ１９は、外部から与えられるズーム指示に従ってズーム制御信号ＳＺＣを生成し、ズーム制御信号ＳＺＣをズームアクチュエータ１６に出力することでレンズ群のズーム倍率を制御する。

より具体的には、ズームアクチュエータ１６によりズームレンズ１１を移動することでフォーカスがずれる。そこで、システム制御ＭＣＵ１９は、撮像素子１５から得た画像特徴情報ＤＣＩに含まれる２つの画像に基づき２つの物体像間の位置的位相差を算出し、この位置的位相差に基づきレンズ群のデフォーカス量を算出する。システム制御ＭＣＵ１９は、このデフォーカス量に応じて自動的にフォーカスを合わせる。この処理がオートフォーカス制御である。

また、システム制御ＭＣＵ１９は、信号処理回路１８が出力する色空間情報ＤＣＤに含まれる輝度情報に基づき撮像素子１５の露出設定を指示する露出制御値を算出して、信号処理回路１８から出力される色空間情報ＤＣＤに含まれる輝度情報が露出制御値に近づくように撮像素子１５の露光設定及びゲイン設定を制御する。このとき、システム制御ＭＣＵ１９は、露出を変更する際に絞り機構１２の制御値を算出しても良い。

また、システム制御ＭＣＵ１９は、ユーザーからの指示に基づき画像データＤｉｍｇの輝度或いは色を調整する色空間制御信号ＳＩＣを出力する。なお、システム制御ＭＣＵ１９は、信号処理回路１８から取得した色空間情報ＤＣＤとユーザーから与えられた情報との差分に基づき色空間制御信号ＳＩＣを生成する。

実施の形態１にかかるカメラシステム１では、センサ１５内においてフォトダイオードから画素情報を読み出す際の制御方法に特徴の１つを有する。そこで、以下では、撮像素子１５についてより詳細に説明する。

図２に実施の形態１にかかる撮像素子１５のフロアレイアウトの一部の概略図を示す。図２では、撮像素子１５のフロアレイアウトのうち画素垂直制御部２０、画素アレイ２１、画素電流源２２、増幅回路２３、アナログデジタル変換回路２４、画素値生成回路（例えば、ＣＤＳ（Correlated Double Sampling）回路）２５、水平転送回路２６、タイミングジェネレータ２７、出力制御部２８、出力インタフェース２９のフロアレイアウトのみを示した。

画素垂直制御部２０は、画素アレイ２１に格子状に配置される画素回路の動作を行毎に制御する。画素電流源２２は、画素アレイ２１に配置される画素回路の列毎に設けられる電流源を有する。増幅回路２３は、画素回路から読み出した信号の増幅及びゲイン調整を行う。アナログデジタル変換回路２４は、増幅回路２３でゲイン調整された信号をデジタル値に変換する。ＣＤＳ回路２５は、画素回路内のフローティングディフュージョンをリセットした際に得られるダークレベル信号に対応するダークレベル値と、画素回路が受光量に応じて出力する撮像信号の信号レベルに対応するピクセル値と、の差分値を画素値として出力する。また、ＣＤＳ回路２５が出力する画素値は、画素情報となる。ＣＤＳ回路２５により撮像信号に重畳されているノイズが除去される。水平転送回路２６は、ＣＤＳ回路２５でノイズ除去された画素情報を出力制御部２８に近い方から順に出力制御部２８に転送する。タイミングジェネレータ２７は、画素垂直制御部２０、画素電流源２２、増幅回路２３、ＡＤ変換回路２４、ＣＤＳ回路２５が動作するタイミングを制御する。出力制御部２８は、水平転送回路２６により転送された画素情報を出力インタフェース２９に出力する。出力インタフェース２９は、撮像素子１５の出力インタフェース回路である。

実施の形態１にかかる撮像素子では、増幅回路２３に特徴の１つを有する。そこで、以下では増幅回路２３について詳細に説明する。図３に実施の形態１にかかる画素アレイ２１、画素電流源２２及び増幅回路２３の回路図を示す。図３では、画素回路の各素子に与える制御信号及び画素電流源２２、増幅回路２３に与える制御信号を説明するために画素垂直制御部２０及びタイミング制御回路（例えば、タイミングジェネレータ２７）を示した。また、図３では、増幅回路２３の後段に設けられるアナログデジタル変換回路２４についても回路の全体像を説明するために示した。なお、図３では、１つの画素列に関する回路のみを示した。図３では、以下の説明で用いる電圧を示す符号を括弧内に示した。

図３に示すように、実施の形態１にかかる画素アレイ２１は、１本の垂直信号線ＳＬに対してｎ個の画素回路（図３中の画素回路３１〜３ｎ）が設けられる。画素回路３１〜３ｎは同じ回路であるため、図３では、画素回路３１のみ詳細な回路を示した。画素回路３１は、予め設定されたリセットレベルに応じた信号レベルを有するダークレベル信号と、受光素子（例えば、フォトダイオード）の受光量に応じた信号レベルを有する撮像信号と、を異なるタイミングで出力する。画素回路３１は、光電変換素子（例えば、フォトダイオード４１）、転送トランジスタ４２、リセットトランジスタ４３、増幅トランジスタ４４、選択トランジスタ４５を有する。

フォトダイオード４１は、撮像素子１５に入射する光の光量に応じた電荷を生成する。転送トランジスタ４２は、ＮＭＯＳトランジスタであり、フォトダイオード４１から電荷を読み出す。転送トランジスタ４２は、ソースにフォトダイオード４１が接続され、ドレインがフローティングディフュージョンＦＤに接続され、ゲートに読み出し制御信号ＴＸ１が与えられる。フローティングディフュージョンＦＤは、転送トランジスタ４２を介して読み出された電荷を蓄積する。リセットトランジスタ４３は、ＮＭＯＳトランジスタであり、フローティングディフュージョンＦＤと電源配線ＰＷＲとの間に接続される。リセットトランジスタ４３のゲートには、リセット制御信号ＲＳＴ１が与えられる。増幅トランジスタ４３は、ＮＭＯＳトランジスタであり、フローティングディフュージョンＦＤがゲートに接続され、ドレインに電源配線ＰＷＲが接続され、ソースが出力配線に接続される。そして、増幅トランジスタ４４は、フローティングディフュージョンＦＤに蓄積された電荷量に応じた電圧を有する画素情報Ｖｏｐｘを出力する。選択トランジスタ４５は、ＮＭＯＳトランジスタであり、増幅トランジスタ４４のソースと垂直信号線ＳＬとの間に設けられ、ゲートに選択信号ＳＥＬ１が与えられる。

また、垂直信号線ＳＬには寄生容量ＣｖｓＬが形成される。この寄生容量ＣｖｓＬは垂直信号線ＳＬの配線容量である。垂直信号線ＳＬの端部には、画素電流源２２が設けられる。画素電流源２２は、スイッチＳＷｉｐｘ及び定電流源４６を有する。スイッチＳＷｉｐｘは、定電流源４６と垂直信号線ＳＬとの間に設けられる。定電流源４６は、垂直信号線ＳＬから定電流の引き抜きを行う。

増幅回路２３は、第１のサンプルホールド回路（例えば、前段サンプルホールド回路５１）、バッファ回路５２、第２のサンプルホールド回路（例えば、後段サンプルホールド回路５３）を有する。

前段サンプルホールド回路５１は、画素回路３１〜３ｎから出力される信号を垂直信号線ＳＬを介して受信し、受信した信号をサンプリングする。前段サンプルホールド回路５１は、スイッチＳＷｓｈｆ、コンデンサＣｓｈｆを有する。スイッチＳＷｓｈｆは、垂直信号線ＳＬを介して入力される信号の入力端と、後段回路に接続される出力端との間に設けられる。コンデンサＣｓｈｆは、出力端と接地配線との間に設けられる。スイッチＳＷｓｈｆは、タイミングジェネレータ２７が出力する第１のサンプルホールド制御信号Ｓｓｗｓｈｂにより開閉状態が制御される。

バッファ回路５２は、第１のサンプルホールド回路で保持された信号を増幅する。より具体的には、バッファ回路５２は、コンデンサＣｓｈｆに保持された電荷の流出を防止しながら、後段の後段サンプルホールド回路５３にコンデンサＣｓｈｆに保持された電圧値を伝達する。

後段サンプルホールド回路５３は、バッファ回路５２が出力する信号をサンプリングする。後段サンプルホールド回路５３は、スイッチＳＷｓｈｂ、コンデンサＣｓｈｂを有する。スイッチＳＷｓｈｂは、バッファ回路５２の出力端子が接続される信号の入力端と、後段回路に接続される出力端との間に設けられる。コンデンサＣｓｈｂは、出力端と接地配線との間に設けられる。スイッチＳＷｓｈｂは、タイミングジェネレータ２７が出力する第２のサンプルホールド制御信号Ｓｓｗｓｈｂにより開閉状態が制御される。

アナログデジタル変換回路２４は、第２のサンプルホールド回路５３に保持された信号に応じたデジタル値を生成する。タイミングジェネレータ２７は、前段サンプルホールド回路５１と後段サンプルホールド回路５３のサンプリング動作及びホールド動作を制御する。タイミングジェネレータ２７は、サンプリング動作とホールド動作とを制御する信号として第１のサンプルホールド制御信号Ｓｓｗｓｈｆ及び第２のサンプルホールド制御信号Ｓｓｗｓｈｂを出力する。なお、図３で示したタイミングジェネレータ２７は、タイミングジェネレータ２７全体のうち第１のサンプルホールド制御信号Ｓｓｗｓｈｆ及び第２のサンプルホールド制御信号Ｓｓｗｓｈｂを出力する部分のみである。

なお、図４に実施の形態１にかかるアナログデジタル変換回路２４のブロック図をしめす。図４に示すようにアナログデジタル変換回路２４は、ランプ信号生成回路Ｖｒａｍｐ、比較器ＣＭＰ、カウンタＣＮＴを有する。アナログデジタル変換回路２４では、ランプ信号生成回路Ｖｒａｍｐが予め決められた電圧値から時間と共に電圧が低下するランプ信号を生成する。そして、比較器ＣＭＰにおいて後段サンプルホールド回路５３が出力するホールド信号Ｖｓｈとランプ信号とを比較して、ランプ信号の電圧変化の開始タイミングから比較器ＣＭＰの出力が反転するまでの時間をカウンタＣＮＴでカウントする。そして、このカウント値が、ダークレベル値或いはピクセル値となる。

また、図４では、アナログデジタル変換回路２４の後段に配置されるＣＤＳ回路２５及び出力回路２６を示した。ＣＤＳ回路２５はダークレベル値とピクセル値との差分を算出し、算出した値を画素で取得された出力値として出力する。出力回路２６は、ＣＤＳ回路２５が出力した出力値を更に後段の回路に伝達する。

ここで、タイミングジェネレータ２７及び増幅回路２３についてより詳細に説明する。まず、図５に実施の形態１にかかる撮像素子のタイミングジェネレータ２７の回路図を示す。図５に示すように、インバータ６１〜６３、ＮＡＮＤ回路６４、６５を有する。

インバータ６１は、クロック信号ＣＬＫが入力され、入力されたクロック信号を反転して出力する。インバータ６２は、インバータ６１の後段に配置され、インバータ６１が出力するクロック信号ＣＬＫをさらに反転して出力する。インバータ６３は、インバータ６２の後段に配置され、インバータ６２が出力するクロック信号ＣＬＫをさらに反転して出力する。

ＮＡＮＤ回路６４は、インバータ６１に入力されるクロック信号ＣＬＫとインバータ６２が出力するクロック信号ＣＬＫとの反転論理和を演算して、演算結果を第１のサンプルホールド制御信号Ｓｓｗｓｈｆとして出力する。ＮＡＮＤ回路６６は、インバータ６１が出力するクロック信号ＣＬＫとインバータ６３が出力するクロック信号ＣＬＫとの反転論理和を演算して、演算結果を第２のサンプルホールド制御信号Ｓｓｗｓｈｂとして出力する。

上記回路構成を有することで、タイミングジェネレータ２７は、前段サンプルホールド回路５１及び後段サンプルホールド回路５３をサンプリング動作とホールド動作とを連続したタイミングで交互に実施するように制御を行う。

より具体的には、タイミングジェネレータ２７は、ダークレベル信号に関する前段サンプルホールド回路５１によるサンプリング動作と後段サンプルホールド回路５３によるサンプリング動作とを連続した異なるタイミングで実施し、後段サンプルホールド回路５３がダークレベル信号をホールドしている期間に前段サンプルホールド回路５１による撮像信号のサンプリング動作を実施し、後段サンプルホールド回路５３による撮像信号のサンプリング動作を前段サンプルホールド回路５１による撮像信号のサンプリング動作の後の連続した異なるタイミングで実施するように、前段サンプルホールド回路５１及び後段サンプルホールド回路５３を制御する。

続いて、図６に実施の形態１にかかる撮像素子の前段サンプルホールド回路５１、バッファ回路５２及び後段サンプルホールド回路５３の第１の例を示す回路図を示す。図６に示すように、前段サンプルホールド回路５１は、スイッチＳＷｓｈｆに対応するスイッチトランジスタと、コンデンサＣｓｈｆと、を有する。スイッチＳＷｓｈｆは、ＮＭＯＳトランジスタであり、ドレインが垂直信号線ＳＬに接続され、ソースがバッファ回路５２に接続される。コンデンサＣｓｈｆは、一端がスイッチＳＷｓｈｆのソースに接続され、他端が接地配線に接続される。スイッチＳＷｓｈｆのドレインには、画素情報Ｖｏｐｘが入力される。この画素情報Ｖｏｐｘは、画素回路３１の動作タイミングに応じてダークレベル信号又は撮像信号となるものである。

バッファ回路５２は、増幅トランジスタＭＡ１と、電流源ＩＳ１と、を有する。増幅トランジスタＭＡ１は、ゲートに前段サンプルホールド回路５１のコンデンサＣｓｈｆにホールドされた電圧信号が入力される。増幅トランジスタＭＡ１のドレインは、電源配線に接続される。増幅トランジスタＭＡ１のソースは、電流源ＩＳ１を介して接地配線に接続される。電流源ＩＳ１は、定電流源である。また、増幅トランジスタＭＡ１のソースは、バッファ回路５２の出力端子となる。つまり、バッファ回路５２は、増幅トランジスタＭＡ１によりソースフォロワ回路を構成する。

後段サンプルホールド回路５３は、スイッチＳＷｓｈｂに対応するスイッチトランジスタと、コンデンサＣｓｈｂと、を有する。スイッチＳＷｓｈｂは、ＮＭＯＳトランジスタであり、ドレインがバッファ回路５２の出力端子に接続され、ソースが後段に配置されるアナログデジタル変換回路２４に接続される。コンデンサＣｓｈｂは、一端がスイッチＳＷｓｈｆのソースに接続され、他端が接地配線に接続される。スイッチＳＷｓｈｂのドレインには、バッファ回路５２の出力信号が入力される。バッファ回路５２は、コンデンサＣｓｈｂにホールドされた電荷に基づき生成される電圧をホールド信号Ｖｓｈとして出力する。このホールド信号Ｖｓｈの電圧レベルは、画素回路３１の動作タイミングに応じてダークレベル信号の電圧レベル又は撮像信号の電圧レベルとなるものである。

ここで、前段サンプルホールド回路５１のスイッチＳＷｓｈｆには、ゲートとソースとの間に寄生容量Ｃｓｗｆが存在する。また、後段サンプルホールド回路５３のスイッチＳＷｓｈｂには、ゲートとソースとの間に寄生容量Ｃｓｗｂが存在する。２つのスイッチは、ゲートに入力される矩形波により開閉状態が制御される。そのため、このスイッチの開閉状態の切り替わりが行われると寄生容量Ｃｓｈｆ、Ｃｓｈｂに起因して、各サンプルホールド回路でホールドされている信号にノイズ重畳される。実施の形態１にかかる撮像素子１５では、ダークレベル信号と撮像信号とを増幅回路２３を介した同じ経路によりアナログデジタル変換回路２４に伝達することで、ダークレベル信号及び撮像信号に重畳されるノイズが同じ波形となる。そして、実施の形態１にかかる撮像素子１５では、アナログデジタル変換回路２４の後段で行われる処理で、ダークレベル信号に対応するダークレベル値と、撮像信号の信号レベルに対応するピクセル値と、の差分を画素値とする演算を行うことで、スイッチＳＷｓｈｆ及びスイッチＳＷｓｈｂで生じるノイズをキャンセルする。

そこで、実施の形態１にかかる撮像素子１５の動作について説明する。図７に実施の形態１にかかる撮像素子の画素読み出し動作を簡単に説明するタイミングチャートを示す。図７に示すタイミングチャートは、処理の流れを示すもので有り、各処理の長さ等は考慮されていないものである。また、図７に示す動作は、１画素分の画素回路からの画素情報の読み出しを示すものである。

図７に示すように、実施の形態１にかかる撮像素子１５では、画素回路は、４つの動作を経て撮像信号を出力する。第１の動作は、フローティングデュフュージョンのリセット処理（ＦＤリセット）である。第２の動作は、垂直信号線ＳＬ及びコンデンサＣｓｈｆの電圧レベルを、リセット処理により生じたダークレベル信号の電圧レベルに静定させるダークレベル信号静定処理である。第３の動作は、フォトダイオードからフローティングディフュージョンに電荷を転送する転送処理である。第４の処理は、垂直信号線ＳＬ及びコンデンサＣｓｈｆの電圧レベルを、転送処理により生じた撮像信号の電圧レベルに静定させる撮像信号静定処理である。

実施の形態１にかかる撮像素子１５では、上記画素回路の動作に応じて、前段サンプルホールド回路５１及びバッファ回路５２のサンプリング動作とホールド動作とを制御する。具体的には、画素回路が第１の動作を行っているときの前段サンプルホールド回路５１及びバッファ回路５２の動作以下のようになる。この期間では、前段サンプルホールド回路５１はスイッチＳＷｓｈｆをオフしてそれ以前の期間にサンプリングした撮像信号をホールドする。また、後段サンプルホールド回路５３は、スイッチＳＷｓｈｂをオンさせて、前段サンプルホールド回路５１がホールドしている撮像信号をサンプリングする。また、後段サンプルホールド回路５３によるサンプリング動作が行われている期間は、後段サンプルホールド回路５３が出力するホールド信号Ｖｓｈが変動するため、アナログデジタル変換回路２４は変換処理を行わない。

また、画素回路が第２の動作を行っているときの前段サンプルホールド回路５１及びバッファ回路５２の動作は以下のようになる。この期間では、垂直信号線ＳＬの電圧がダークレベル信号の電圧レベルに変化する。そのため、この期間では、前段サンプルホールド回路５１は、スイッチＳＷｓｈｆをオンして、ダークレベル信号をサンプリングする。また、後段サンプルホールド回路５３は、スイッチＳＷｓｈｂをオフさせて、それ以前の期間でサンプリングした撮像信号をホールドする。また、後段サンプルホールド回路５３によるホールド動作が行われている期間は、後段サンプルホールド回路５３が出力するホールド信号Ｖｓｈが安定しているため、アナログデジタル変換回路２４は後段サンプルホールド回路５３でホールドされている撮像信号の変換処理を行う。

また、画素回路が第３の動作を行っているときの前段サンプルホールド回路５１及びバッファ回路５２の動作以下のようになる。この期間では、前段サンプルホールド回路５１はスイッチＳＷｓｈｆをオフしてそれ以前の期間にサンプリングしたダークレベル信号をホールドする。また、後段サンプルホールド回路５３は、スイッチＳＷｓｈｂをオンさせて、前段サンプルホールド回路５１がホールドしているダークレベル信号をサンプリングする。また、後段サンプルホールド回路５３によるサンプリング動作が行われている期間は、後段サンプルホールド回路５３が出力するホールド信号Ｖｓｈが変動するため、アナログデジタル変換回路２４は変換処理を行わない。

また、画素回路が第４の動作を行っているときの前段サンプルホールド回路５１及びバッファ回路５２の動作以下のようになる。この期間では、垂直信号線ＳＬの電圧が撮像信号の電圧レベルに変化する。そのため、この期間では、前段サンプルホールド回路５１は、スイッチＳＷｓｈｆをオンして、撮像信号をサンプリングする。また、後段サンプルホールド回路５３は、スイッチＳＷｓｈｂをオフさせて、それ以前の期間でサンプリングしたダークレベル信号をホールドする。また、後段サンプルホールド回路５３によるホールド動作が行われている期間は、後段サンプルホールド回路５３が出力するホールド信号Ｖｓｈが安定しているため、アナログデジタル変換回路２４は後段サンプルホールド回路５３でホールドされているダークレベル信号の変換処理を行う。

つまり、実施の形態１にかかる撮像素子１５では、前段サンプルホールド回路５１と後段サンプルホールド回路５３とで、交互にサンプリング動作とホールド動作とを繰り返す。これにより、実施の形態１にかかる撮像素子１５は、後段サンプルホールド回路５３にホールドされている信号のアナログデジタル変換処理と、前段サンプルホールド回路５１による信号のサンプリング動作と、を並列して行う。

続いて、実施の形態１にかかる撮像素子１５の動作について更に詳細に説明する。そこで、図８に実施の形態１にかかる撮像素子の画素読み出し動作を詳細に説明するタイミングチャートを示す。図８に示す例では、画素回路３１と画素回路３２から撮像信号を読み出す場合の撮像素子１５の動作を示すものである。

図８に示すように、実施の形態１にかかる撮像素子１５では、まず、読み出す順番に画素回路に含まれるフォトダイオードをリセット電圧とするＰＤリセット処理を行う。図８に示す例では、リセットトランジスタ４３と転送トランジスタ４２とが同時にオン状態となる期間がＰＤリセットを行う期間である。このＰＤリセット処理が終了すると、リセットトランジスタ４３と転送トランジスタ４２とがオフされ、フォトダイオード毎の露光処理が始まる。

そして、フォトダイオードの露光期間中に、画素回路内でリセットトランジスタ４３をオン、転送トランジスタ４２をオフに制御してフローティングディフュージョンのリセット処理（以下ＦＤリセット処理と称す）が画素回路毎に異なるタイミングで行われる。画素回路は、ＦＤリセット処理の後に、選択トランジスタ４５をオンすることで、まず、リセット電圧に相当する電圧レベルを有するダークレベル信号を垂直信号線ＳＬに出力する。また、ダークレベル信号を出力した後に、選択トランジスタ４５をオン状態を維持しながら転送トランジスタ４２をオンさせることで、画素回路は撮像信号を垂直信号線ＳＬに出力する。

ここで、実施の形態１にかかる撮像素子１５では、画素回路３１の選択トランジスタ４５がオンした後の期間Ｔ１１〜期間Ｔ１４（及び期間Ｔ２２以降の期間）において、図７を用いて説明した第１の動作から第４の動作を行うことで、ダークレベル信号に対応するダークレベル値と、撮像信号の信号レベルに対応するピクセル値と、を得る。なお、図７では、格子状に配置される画素回路のうち１行目に配置される画素回路３１から読み出し処理を開始する例を示したものであり、１行目の読み出し処理に対応する期間Ｔ１〜Ｔ４の処理については他の期間と若干の違いが有る。

具体的には、画素回路３１の読み出し処理を行う場合には、前段サンプルホールド回路５１及び後段サンプルホールド回路５３にサンプリング又はホールドされている信号がないため、期間Ｔ１〜Ｔ４では、前段サンプルホールド回路５１及び後段サンプルホールド回路５３のサンプリング動作及びホールド動作が並列して行われない場合がある。

期間Ｔ１では、画素回路３１のフローティングディフュージョンのリセット処理が行われる。このとき、前段サンプルホールド回路５１及び後段サンプルホールド回路５３には、サンプリング又はホールドされた信号は存在しない。

期間Ｔ２では、画素回路３１の選択トランジスタ４５及びスイッチＳＷｓｈｆをオン状態、かつ、スイッチＳＷｓｈｂをオフ状態に制御して、垂直信号線ＳＬ及びコンデンサＣｓｈｂの電圧レベルを画素回路３１が出力するダークレベル信号Ｄａｒｋ１の電圧レベルに静定する。つまり、期間Ｔ２では、コンデンサＣｓｈｆへのダークレベル信号Ｄａｒｋ１のサンプリングが行われる。

期間Ｔ３では、スイッチＳＷｓｈｆをオフ状態、かつ、スイッチＳＷｓｈｂをオン状態とすることで、コンデンサＣｓｈｂでホールドされたダークレベル信号Ｄａｒｋ１の信号レベルをコンデンサＣｓｈｂがサンプリングする。また、期間Ｔ３では、選択トランジスタ４５をオン状態としたまま、画素回路３２の転送トランジスタ４２をオンさせることで、画素回路３１から垂直信号線ＳＬに撮像信号Ｓｉｇ１が出力され、垂直信号線ＳＬが撮像信号Ｓｉｇ１の電圧レベルに静定される。

期間Ｔ４では、コンデンサＣｓｈｂでホールドされたダークレベル信号Ｄａｒｋ１に相当するホールド信号Ｖｓｈに対してアナログデジタル変換処理を行う。また、期間Ｔ４では、スイッチＳＷｓｈｆをオン状態、かつ、スイッチＳＷｓｈｂをオフ状態とすることで、コンデンサＣｓｈｆへの撮像信号Ｓｉｇ１のサンプリングが行われる。また、期間Ｔ４が終了するタイミングで画素回路３１の選択トランジスタ４５はオン状態からオフ状態に切り替えられる。

期間Ｔ１１で行われる動作は、図７で説明した第１の動作である。期間Ｔ１１では、画素回路３２のフローティングディフュージョンのリセット処理が行われる。また、期間Ｔ１１では、スイッチＳＷｓｈｆをオフ状態、かつ、スイッチＳＷｓｈｂをオン状態とすることでコンデンサＣｓｈｂでホールドされた撮像信号Ｓｉｇ１の信号レベルをコンデンサＣｓｈｂがサンプリングする。これにより、後段サンプルホールド回路５３が出力するホールド信号Ｖｓｈが撮像信号Ｓｉｇ１の電圧レベルとなる。

期間Ｔ１２で行われる動作は、図７で説明した第２の動作である。期間Ｔ１２では、画素回路３２の選択トランジスタ４５及びスイッチＳＷｓｈｆをオン状態、かつ、スイッチＳＷｓｈｂをオフ状態に制御して、垂直信号線ＳＬ及びコンデンサＣｓｈｂの電圧レベルを画素回路３２が出力するダークレベル信号Ｄａｒｋ２の電圧レベルに静定する。つまり、期間Ｔ１２では、コンデンサＣｓｈｆへのダークレベル信号Ｄａｒｋ２のサンプリングが行われる。また、期間Ｔ１２では、コンデンサＣｓｈｂが撮像信号Ｓｉｇ１をホールドしているため、撮像信号Ｓｉｇ１に対するアナログデジタル変換処理が行われる。

期間Ｔ１３で行われる動作は、図７で説明した第３の動作である。期間Ｔ１３では、スイッチＳＷｓｈｆをオフ状態、かつ、スイッチＳＷｓｈｂをオン状態とすることで、コンデンサＣｓｈｂでホールドされたダークレベル信号Ｄａｒｋ２の信号レベルをコンデンサＣｓｈｂがサンプリングする。また、期間Ｔ１３では、選択トランジスタ４５をオン状態としたまま、画素回路３２の転送トランジスタ４２をオンさせることで、画素回路３２から垂直信号線ＳＬに撮像信号Ｓｉｇ２が出力され、垂直信号線ＳＬが撮像信号Ｓｉｇ２の電圧レベルに静定される。

期間Ｔ１４で行われる動作は、図７で説明した第４の動作である。期間Ｔ１４では、コンデンサＣｓｈｂでホールドされたダークレベル信号Ｄａｒｋ２に相当するホールド信号Ｖｓｈに対してアナログデジタル変換処理を行う。また、期間Ｔ１４では、スイッチＳＷｓｈｆをオン状態、かつ、スイッチＳＷｓｈｂをオフ状態とすることで、コンデンサＣｓｈｆへの撮像信号Ｓｉｇ２のサンプリングが行われる。また、期間Ｔ１４が終了するタイミングで画素回路３２の選択トランジスタ４５はオン状態からオフ状態に切り替えられる。

期間Ｔ１４以降は、動作を読み出し対象とする画素回路を変えながら期間Ｔ１１〜Ｔ１４で説明した動作を繰り返し行う。

上記説明より、実施の形態１にかかる撮像素子１５では、ダークレベル信号と撮像信号とを、前段サンプルホールド回路５１及び後段サンプルホールド回路５３を含む同一経路を介してアナログデジタル変換回路２４に伝達する。そして、アナログデジタル変換回路２４が出力する、ダークレベル信号に対応するダークレベル値と撮像信号の信号レベルに対応するピクセル値との差分値をＣＤＳ回路２５で算出し、算出した値を画素値として出力する。これにより、実施の形態１にかかる撮像素子１５は、信号伝達経路で２つの信号に重畳するノイズ成分をキャンセルし、画素値のノイズを大きく低減することができる。

また、実施の形態１にかかる撮像素子１５では、列毎の画素値のノイズレベルが均等にキャンセルされるため、列間のノイズレベル差に起因して画面内に定常的に発生する縦筋ノイズを低減することができる。また、縦筋ノイズが発生した場合、補正回路等により縦筋ノイズを補正することができるが、実施の形態１にかかる撮像素子１５では、縦筋ノイズを回路構成により低減できるため、この補正回路等を用いる必要が無い。つまり、実施の形態１にかかる撮像素子１５では、補正回路を省略して、回路規模を小さくすることができる。

また、撮像素子における画素値の読み出し処理では、垂直信号線ＳＬの電圧の静定及びアナログデジタル変換処理は、共に長い時間を要する処理である。実施の形態１にかかる撮像素子１５では、画素回路が出力する信号により垂直信号線ＳＬの静定及びコンデンサＣｓｈｆのサンプリング動作と、現時点で画素回路が出力している信号よりも１つ前のタイミングで画素回路が出力した信号のアナログデジタル変換処理と、を並列して行う。つまり、実施の形態１にかかる撮像素子１５では、長い時間を要する処理を並列して行うことで、１画素分の画素値の読み出しに要する時間を短縮することができる。近年、撮像素子の画素数は増加しており、読み出し処理に要する時間を短縮できる効果は、画素数が増えるほど大きくなる。

ここで、図６で説明した前段サンプルホールド回路５１、バッファ回路５２及び後段サンプルホールド回路５３については様々な変形例が考えられる。そこで、以下で、これら回路の変形例について説明する。まず、図９に実施の形態１にかかる撮像素子の前段サンプルホールド回路、バッファ回路及び後段サンプルホールド回路の第２の例を示す回路図を示す。

図９に示すように、第２の例は、増幅回路２３の変形例となる増幅回路２３ａである。増幅回路２３ａは、前段サンプルホールド回路５１ａ、バッファ回路５２ａ、後段サンプルホールド回路５３ａを有する。

前段サンプルホールド回路５１ａ及び後段サンプルホールド回路５３ａは、それぞれスイッチＳＷｓｈｆ及びスイッチＳＷｓｈｂをトランスファスイッチを用いて構成したものである。バッファ回路５２ａは、ＮＭＯＳトランジスタを増幅トランジスタＭＡ１として用いた第１のソースフォロワ回路と、ＰＭＯＳトランジスタを増幅トランジスタＭＡ２として用いた第２のソースフォロワ回路と、を直列に接続したものである。

この第２の例にかかる増幅回路２３ａでは、スイッチＳＷｓｈｆ及びスイッチＳＷｓｈｂの別の構成例を示した。また、増幅回路２３ａでは、異なる導電型のトランジスタを増幅トランジスタとして用いた２つのソースフォロワ回路を直列に接続することで、ソースフォロワ回路で生じる増幅トランジスタによる電圧シフトをキャンセルすることができる。

次いで、図１０に実施の形態１にかかる撮像素子の前段サンプルホールド回路、バッファ回路及び後段サンプルホールド回路の第３の例を示す回路図を示す。図１０に示すように、第３の例は、増幅回路２３の変形例となる増幅回路２３ｂである。増幅回路２３ｂは、前段サンプルホールド回路５１、バッファ回路５２ｂ、後段サンプルホールド回路５３を有する。

バッファ回路５２ｂは、コンデンサＣ１、Ｃ２の容量比により増幅率が決まる正転増幅回路を用いた増幅回路である。このような、帰還増幅器をバッファ回路として用いることで、前段サンプルホールド回路５１から後段サンプルホールド回路５３に伝達される信号の電圧レベルの誤差を第２の例よりも更に小さくすることができる。

実施の形態２
実施の形態２では、実施の形態１にかかる撮像素子１５の変形例について説明する。なお、実施の形態２の説明において、実施の形態１で説明した構成要素と同じ構成要素については、実施の形態１と同じ符号を付して説明を省略する。

図１１に実施の形態２にかかる撮像素子の画素回路、画素電流源及び増幅回路の回路図を示す。図１１に示すように、実施の形態２にかかる撮像素子は、前段サンプルホールド回路５１と垂直信号線ＳＬとの間に可変ゲインアンプ２３１を追加したものである。

可変ゲインアンプ２３１は、入力容量Ｃｉ、帰還容量Ｃｆ、増幅器ａｍｐ３、基準電圧源、リセットスイッチＳＷｒｓを有する。入力容量Ｃｉは、一端に画素情報Ｖｏｐｘが入力され、他端が増幅器ａｍｐ３の反転入力端子に接続される。帰還容量Ｃｆは、増幅器ａｍｐ３の出力端子と反転入力端子との間に接続される。基準電圧源は、基準電圧Ｖｒｅｆを生成する電圧源であり、増幅器ａｍｐ３の正転入力端子に基準電圧Ｖｒｅｆを与える。リセットスイッチＳＷｒｓは、帰還容量Ｃｆに並列に接続される。このリセットスイッチＳＷｒｓは、タイミングジェネレータ２７ａが出力するリセットスイッチ制御信号Ｓｓｗｒｓに基づき開閉状態が制御される。タイミングジェネレータ２７ａは、タイミングジェネレータ２７にリセットスイッチ制御信号Ｓｓｗｒｓを出力する機能を追加したものである。

可変ゲインアンプ２３１は、入力容量Ｃｉと帰還容量Ｃｆとの容量比を変化させることでゲインが変化する。そして、可変ゲインアンプ２３１は、読み出し対象の画素毎に予め設定された増幅率に基づき読み出し対象の画素毎に入力容量Ｃｉと帰還容量Ｃｆとの容量比が変更される。入力容量Ｃｉと帰還容量Ｃｆとの容量比の制御は図示しない増幅率制御回路により行われる。

続いて、実施の形態２にかかる撮像素子の動作について説明する。まず、図１２に実施の形態２にかかる撮像素子の画素読み出し動作を簡単に説明するタイミングチャートを示す。図１２に示すように、可変ゲインアンプ２３１は、垂直信号線ＳＬの電圧が変動するタイミングで動作する。具体的には、画素回路が、垂直信号線ＳＬ及び可変ゲインアンプ２３１の入力容量Ｃｉの電圧を、自らが出力したダークレベル信号の電圧とする、ダークレベル信号静定処理に応じて、可変ゲインアンプ２３１は動作する。また、画素回路が、垂直信号線ＳＬ及び可変ゲインアンプ２３１の入力容量Ｃｉの電圧を、自らが出力した撮像信号の電圧とする、撮像信号静定処理に応じて、可変ゲインアンプ２３１は動作する。

次いで、図１３に実施の形態２にかかる撮像素子の画素読み出し動作を詳細に説明するタイミングチャートを示す。アナログデジタル変換回路２４を用いても、画素回路、増幅回路２３等の動作に違いはない。一方、可変ゲインアンプ２３１については、垂直信号線ＳＬへのダークレベル信号又は撮像信号の出力が開始された後であって、コンデンサＣｓｈｆへのサンプリング動作が開始される前の期間にリセットスイッチＳＷｒｓをオンさせることで、リセット動作を行う。このリセット動作は、帰還容量Ｃｆの電荷をゼロとし、かつ、可変ゲインアンプ２３１の出力信号を基準電圧Ｖｒｅｆとする処理である。

実施の形態２では、可変ゲインアンプ２３１を介して前段サンプルホールド回路５１に信号を与える。これにより、実施の形態２では、画素毎のバラツキに起因して生じる固定パターンノイズを低減することができる。また、可変ゲインアンプ２３１を設けることで、垂直信号線ＳＬを介して前段サンプルホールド回路５１に与えられる信号を増幅した状態で前段サンプルホールド回路５１に与えることができるため、前段サンプルホールド回路５１のサンプリング動作のバラツキを抑えることができる。これにより、実施の形態２にかかる撮像素子では、前段サンプルホールド回路５１で発生するランダムノイズを低減することができる。

実施の形態３
実施の形態３では、実施の形態２にかかる撮像素子１５の変形例について説明する。なお、実施の形態３の説明において、実施の形態１、２で説明した構成要素と同じ構成要素については、実施の形態１、２と同じ符号を付して説明を省略する。

図１４に実施の形態３にかかる撮像素子の画素回路、画素電流源及び増幅回路の回路図を示す。図１４に示すように、実施の形態３にかかる撮像素子は、実施の形態２にかかる撮像素子に、後段バッファ回路２３２を追加したものである。後段バッファ回路２３２は、後段サンプルホールド回路５３とアナログデジタル変換回路２４との間に設けられる。後段バッファ回路２３２は、増幅器ａｍｐ４を用いて構成した反転増幅器である。

この実施の形態３にかかる撮像素子の動作は、実施の形態２にかかる撮像素子と同じになるため、タイミングチャート等を用いた動作説明は省略する。実施の形態３にかかる撮像素子では、後段バッファ回路２３２を設けることで、後段サンプルホールド回路５３の出力インピーダンスを低下させる。これにより、実施の形態３にかかる撮像素子では、アナログデジタル変換回路２４が動作することで発生するノイズが後段サンプルホールド回路５３に及ぼす影響を低減させることができる。つまり、実施の形態３にかかる撮像素子では、実施の形態１、２よりも低ノイズな画素値を生成して、画質を向上させることができる。

実施の形態４
実施の形態４では、実施の形態１にかかる画素回路の変形例について説明する。なお、実施の形態４の説明において、実施の形態１で説明した構成要素と同じ構成要素については、実施の形態１と同じ符号を付して説明を省略する。

図１５に実施の形態４にかかる撮像素子の画素回路、画素電流源及び増幅回路の回路図を示す。なお、実施の形態４にかかる画素アレイ２１は、画素回路３１ａ〜３ｎａを有するが、画素回路３１ａ〜３ｎａは同じ回路であるため、詳細な回路は画素回路３１ａのみ示した。

図１５に示すように、実施の形態４にかかる画素回路３１ａは、一組のリセットトランジスタ４３、増幅トランジスタ４４、選択トランジスタ４５に対して、２つのフォトダイオード及び転送トランジスタの組を有する。図１５に示す例では、画素回路３１ａ内に、フォトダイオード４１ａ、４１ｂと、転送トランジスタ４２ａ、４２ｂと、を有する。

ここで、実施の形態４にかかる撮像素子の動作について説明する。そこで、図１６に実施の形態４にかかる撮像素子の画素読み出し動作を詳細に説明するタイミングチャートを示す。

図１６に示すように、実施の形態４にかかる撮像素子では、増幅回路２３、タイミングジェネレータ２７、アナログデジタル変換回路２４の動作は実施の形態１と同じである。一方、画素回路からの信号出力制御については実施の形態１との間に違いが有る。そこで、この画素回路の制御方法の違いについて説明する。

図１６に示すように、実施の形態４にかかる画素回路では、２つのフォトダイオードからの画素信号の取り出しが行われる前の期間に２つのフォトダイオードのリセット処理を行う。また、２つのフォトダイオードに対するリセット処理は異なるタイミングで行う。そして、所定の露光時間が経過した時点で転送トランジスタ４２ａ、４２ｂを順次オン状態とすることで、それぞれのフォトダイオードからの撮像信号の出力が行われる。また、実施の形態４にかかる撮像素子では、異なるフォトダイオードから撮像信号の出力を行う場合には、前タイミングで出力対象であった撮像信号の出力が完了した後であって、現タイミングで出力対象とする撮像信号の出力を開始する前に、フローティングディフュージョンのリセット処理が行われる。

このように、２つのフォトダイオードに対して一組のリセットトランジスタ４３、増幅トランジスタ４４、選択トランジスタ４５を有する回路構成とすることで、実施の形態４にかかる撮像素子では、画素回路の面積に対するフォトダイオードの面積の比率を高めることができる。つまり、実施の形態４にかかる撮像素子では、同一面積中に形成できるフォトダイオードの数を実施の形態１よりも高めることができる。

実施の形態５
実施の形態５では、実施の形態１にかかる画素回路の変形例について説明する。なお、実施の形態５の説明において、実施の形態１で説明した構成要素と同じ構成要素については、実施の形態１と同じ符号を付して説明を省略する。

図１７に実施の形態５にかかる撮像素子の画素回路、画素電流源及び増幅回路の回路図を示す。なお、実施の形態５にかかる画素アレイ２１は、画素回路３１ｂ〜３ｎｂを有するが、画素回路３１ｂ〜３ｎｂは同じ回路であるため、詳細な回路は画素回路３１ｂのみ示した。

図１７に示すように、実施の形態５にかかる画素回路３１ｂは、一組のリセットトランジスタ４３、増幅トランジスタ４４、選択トランジスタ４５に対して、４つのフォトダイオード及び転送トランジスタの組を有する。図１７に示す例では、画素回路３１ｂ内に、フォトダイオード４１ａ〜４１ｄと、転送トランジスタ４２ａ〜４２ｄと、を有する。

ここで、実施の形態５にかかる撮像素子の動作について説明する。そこで、図１８に実施の形態５にかかる撮像素子の画素読み出し動作を詳細に説明するタイミングチャートを示す。

図１８に示すように、実施の形態５にかかる撮像素子では、増幅回路２３、タイミングジェネレータ２７、アナログデジタル変換回路２４の動作は実施の形態１と同じである。一方、画素回路からの信号出力制御については実施の形態１との間に違いが有る。そこで、この画素回路の制御方法の違いについて説明する。

図１８に示すように、実施の形態５にかかる画素回路では、４つのフォトダイオードからの画素信号の取り出しが行われる前の期間に４つのフォトダイオードのリセット処理を行う。また、４つのフォトダイオードに対するリセット処理は異なるタイミングで行う。そして、所定の露光時間が経過した時点で転送トランジスタ４２ａ〜４２ｄを順次オン状態とすることで、それぞれのフォトダイオードからの撮像信号の出力が行われる。また、実施の形態５にかかる撮像素子では、異なるフォトダイオードから撮像信号の出力を行う場合には、前タイミングで出力対象であった撮像信号の出力が完了した後であって、現タイミングで出力対象とする撮像信号の出力を開始する前に、フローティングディフュージョンのリセット処理が行われる。

このように、４つのフォトダイオードに対して一組のリセットトランジスタ４３、増幅トランジスタ４４、選択トランジスタ４５を有する回路構成とすることで、実施の形態５にかかる撮像素子では、画素回路の面積に対するフォトダイオードの面積の比率を高めることができる。つまり、実施の形態５にかかる撮像素子では、同一面積中に形成できるフォトダイオードの数を実施の形態１、４よりも高めることができる。

実施の形態６
実施の形態６では、実施の形態１にかかる画素回路の変形例について説明する。なお、実施の形態６の説明において、実施の形態１で説明した構成要素と同じ構成要素については、実施の形態１と同じ符号を付して説明を省略する。

図１９に実施の形態６にかかる撮像素子の画素回路、画素電流源及び増幅回路の回路図を示す。なお、実施の形態６にかかる画素アレイ２１は、画素回路３１ｃ〜３ｎｃを有するが、画素回路３１ｃ〜３ｎｃは同じ回路であるため、詳細な回路は画素回路３１ｃのみ示した。

図１９に示すように、実施の形態６にかかる画素回路３１ｃは、増幅トランジスタ４４のドレインと電源配線ＰＷＲとの間に選択トランジスタ４５ｃが設けられる。一方、実施の形態１にかかる画素回路３１において設けられていた選択トランジスタ４５は削除され、選択トランジスタ４５のソースが直接垂直信号線ＳＬに接続される。つまり、実施の形態６にかかる画素回路３１ｃは、実施の形態１にかかる画素回路３１の選択トランジスタの位置を変更したものである。この画素回路３１ｃを含む実施の形態６にかかる撮像素子の動作は、図７で示した実施の形態１にかかる撮像素子１５の動作と同じになるため、実施の形態６にかかる撮像素子の動作の説明は省略する。

このように、画素回路内の選択トランジスタの配置は、実施の形態１で説明した画素回路３１の配置に限られず、様々な形態を考えることができる。

実施の形態７
実施の形態７では、実施の形態１にかかる画素回路の変形例について説明する。なお、実施の形態７の説明において、実施の形態１で説明した構成要素と同じ構成要素については、実施の形態１と同じ符号を付して説明を省略する。

図２０に実施の形態７にかかる撮像素子の画素回路、画素電流源及び増幅回路の回路図を示す。なお、実施の形態７にかかる画素アレイ２１は、画素回路３１ｄ〜３ｎｄを有するが、画素回路３１ｄ〜３ｎｄは同じ回路であるため、詳細な回路は画素回路３１ｄのみ示した。

図２０に示すように、実施の形態７にかかる画素回路３１ｄは、画素回路３１の選択トランジスタ４５を削除し、選択トランジスタ４５のソースを直接垂直信号線ＳＬに接続したものである。また、実施の形態７にかかる画素回路３１ｄでは、転送トランジスタ４２のドレインにリセット電源配線Ｖｒｓｔ１を接続する。実施の形態７にかかる画素回路３１ｄは、リセット電源配線Ｖｒｓｔ１を介して転送トランジスタ４２のドレインに与える電圧と転送トランジスタ４２の開閉状態とを制御することで、増幅トランジスタ４４を活性化させるか否かを制御し、この活性化制御により選択トランジスタ４５があるときと同じ動作を行う。そこで、画素回路３１ｄの動作を図２１を用いて説明する。図２１は、実施の形態７にかかる撮像素子の画素読み出し動作を詳細に説明するタイミングチャートである。
図２１に示すように、実施の形態７においても、増幅回路２３、タイミングジェネレータ２７、アナログデジタル変換回路２４の動作は実施の形態１と同じである。一方、画素回路からの信号出力制御については実施の形態１との間に違いが有る。そこで、この画素回路の制御方法の違いについて説明する。

図２１に示すように、実施の形態７にかかる画素回路３１ｄでは、フローティングディフュージョンに対するリセット処理が完了した後から、画素信号の出力が完了するまでの期間、つまり、画素回路３１の選択トランジスタ４５がオン状態となる期間に、リセット制御信号をロウレベルとして転送トランジスタ４２をオフ状態とする。これにより、垂直信号線ＳＬに画素回路から信号を出力する必要がある期間は、増幅トランジスタ４４がフローティングディフュージョンの電圧に応じた電圧レベルを有する信号を垂直信号線ＳＬに出力する。一方、画素回路３１ｄでは、フォトダイオード及びフローティングディフュージョンのリセット処理を行う際には、転送トランジスタ４２をオンさせた状態でリセット電源配線を介して転送トランジスタ４２のドレインに与える電圧をリセット電圧とする。また、画素回路３１ｄでは、フォトダイオード及びフローティングディフュージョンのリセット処理を行わない期間には、転送トランジスタ４２をオンさせた状態でリセット電源配線を介して転送トランジスタ４２のドレインに与える電圧をロウレベル（例えば、接地電圧）とする。これにより、増幅トランジスタ４４のゲートに増幅トランジスタ４４をオフ状態とする電圧が与えられることになるため、画素回路３１ｄから垂直信号線ＳＬへの信号の出力は防がれる。

このように、画素回路内のリセット制御信号とリセット電源配線Ｖｒｓｔにより、選択トランジスタの開閉状態と同じ動作を行うことで、選択トランジスタ４５を画素回路から省略することができる。これにより、実施の形態７にかかる撮像素子では、画素回路の開路面積を削減して、チップ内により多くの画素を配置することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

１ カメラシステム
１１ ズームレンズ
１２ 絞り機構
１３ 固定レンズ
１４ フォーカスレンズ
１５ 撮像素子
１６ ズームレンズアクチュエータ
１７ フォーカスレンズアクチュエータ
１８ 信号処理回路
１９ システム制御ＭＣＵ
２０ 画素垂直制御部
２１ 画素アレイ
２２ 画素電流源
２３ 増幅回路
２４ アナログデジタル変換回路
２５ ＣＤＳ回路
２６ 水平転送回路
２７ タイミングジェネレータ
２８ 出力制御部
２９ 出力インタフェース
３１ 画素回路
４１ フォトダイオード
４２ 転送トランジスタ
４３ リセットトランジスタ
４４ 増幅トランジスタ
４５ 選択トランジスタ
４６ 定電流源
５１ 前段サンプルホールド回路
５２ バッファ回路
５３ 後段サンプルホールド回路
６１ インバータ
６２ インバータ
６３ インバータ
６４ ＮＡＮＤ回路
６５ ＮＡＮＤ回路
２３１ 可変ゲインアンプ
２３２ 後段バッファ回路
Ｃｓｈｆ コンデンサ
Ｃｓｈｂ コンデンサ
Ｃｓｗｆ 寄生コンデンサ
Ｃｓｗｂ 寄生コンデンサ
ＳＷｓｈｆ スイッチ
ＳＷｓｈｂ スイッチ
ＳＷｒｓ リセットスイッチ
Ｓｓｗｓｈｆ 第１のサンプルホールド制御信号
Ｓｓｗｓｈｂ 第２のサンプルホールド制御信号
Ｓｓｗｒｓ リセットスイッチ制御信号
ａｍｐ１〜ａｍｐ４ 増幅器
ＳＬ 垂直信号線
ＰＷＲ 電源配線
Ｖｒｓｔ リセット電源配線
ＲＳＴ リセット制御信号
ＲＳＴＨ リセット制御信号
ＴＸ 読み出し制御信号
ＳＥＬ 選択信号
ＦＤ フローティングディフュージョン
Ｖｒｅｆ 基準電圧
ＣｖｓＬ 寄生容量
Ｃｆ 帰還容量
Ｃｉ 入力容量
Ｖｏｐｘ 画素情報
Ｖｏｕｔ 変換対象画素情報
Ｖｓｈ ホールド信号

Claims (6)

1. 予め設定されたリセットレベルに応じた信号レベルを有するダークレベル信号と、受光量に応じた信号レベルを有する撮像信号と、を異なるタイミングで出力する画素回路と、
   前記画素回路から出力される信号をサンプリングする第１のサンプルホールド回路と、
   前記第１のサンプルホールド回路で保持された信号を増幅するバッファ回路と、
   前記バッファ回路が出力する信号をサンプリングする第２のサンプルホールド回路と、
   前記第２のサンプルホールド回路に保持された信号に応じたデジタル値を生成するアナログデジタル変換回路と、
   前記第１のサンプルホールド回路と前記第２のサンプルホールド回路のサンプリング動作及びホールド動作を制御するタイミング制御回路と、
   を有する撮像素子。
2. 前記タイミング制御回路は、
   前記ダークレベル信号に関する前記第１のサンプルホールド回路によるサンプリング動作と前記第２のサンプルホールド回路によるサンプリング動作とを連続した異なるタイミングで実施し、
   前記第２のサンプルホールド回路が前記ダークレベル信号をホールドしている期間に前記第１のサンプルホールド回路による前記撮像信号のサンプリング動作を実施し、
   前記第２のサンプルホールド回路による前記撮像信号のサンプリング動作を前記第１のサンプルホールド回路による前記撮像信号のサンプリング動作の後の連続した異なるタイミングで実施するように、前記第１のサンプルホールド回路及び前記第２のサンプルホールド回路を制御する請求項１に記載の撮像素子。
3. 前記アナログデジタル変換回路が異なるタイミングで出力する、前記ダークレベル信号に対応するダークレベル値と、前記撮像信号の信号レベルに対応するピクセル値と、の差分値を画素値として出力する画素値生成回路を更に有する請求項１に記載の撮像素子。
4. 前記第１のサンプルホールド回路及び前記第２のサンプルホールド回路は、それぞれ、信号の入力端と出力端との間に設けられるスイッチと、
   前記出力端と接地配線との間に設けられるコンデンサと、を有する請求項１に記載の撮像素子。
5. 前記画素回路から出力される信号が伝達される垂直信号線と、前記第１のサンプルホールド回路と、の間に設けられる可変ゲインアンプを更に有する請求項１に記載の撮像素子。
6. 前記第２のサンプルホールド回路と、前記アナログデジタル変換回路と、の間に設けられる後段バッファ回路を更に有する請求項１に記載の撮像素子。

Images