JP2009177802A5

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Publication number: JP2009177802A5
Application number: JP2008329261A
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Filing date: 2008-12-25
Publication date: 2011-04-14
Anticipated expiration: 2022-05-15

Claims

エンコードされたデータのブロックの変換を決定する装置であって、該エンコードされたデータのブロックは複数のデータ要素を具備する、前記装置は：
所定の量のデータ要素を受信するために構成された入力レジスタ；
該入力レジスタに接続された少なくとも１のバタフライプロセッサ、該バタフライプロセッサは、処理されたデータ要素の出力を生成するために、選択された対のデータ要素に少なくとも１の数学演算を実施するために構成される；
該バタフライプロセッサに接続された少なくとも１の中間レジスタ、該中間レジスタは、該処理されたデータ要素を一時的に記憶するために構成される；及び
該中間レジスタ及び該バタフライプロセッサに接続するフィードバックループ、ここで、該フィードバックループは、追加の数学演算を実施するために該適切なバタフライプロセッサに該処理されたデータ要素の第１の部分を転送するためにイネーブルにされ、及び、少なくとも１の保持レジスタに該処理されたデータ要素の第２の部分を転送するためにディスエーブルにされる、ここで、該データ要素の第１の部分は、該データ要素のうち該追加の数学演算を必要とする部分であり、そして該データ要素の第２の部分は、該データ要素のうち該追加の数学演算を必要としない部分である、
ここで、該保持レジスタは、該データ要素の第１の部分に対する該追加の数学演算が終了するまで、該処理された該データ要素の第２の部分を記憶するために構成される、を具備する装置。
請求項１に記載の装置であって、該フィードバックループ及び該中間レジスタに接続する少なくとも１の入力マルチプレクサをさらに具備する、ここで、各入力マルチプレクサは、データ要素を一時的に選択するため、及び該適切なバタフライプロセッサにデータ要素を転送するために構成される。
請求項１に記載の装置であって、該バタフライプロセッサ及び該中間レジスタに接続する少なくとも１の出力マルチプレクサをさらに具備する、ここで、各出力マルチプレクサは、データ要素を一時的に選択するため、及び該適切な中間レジスタにデータ要素を転送するために構成される。
請求項１に記載の装置、ここで、該変換は、離散コサイン変換（ＤＣＴ）、差分カッドツリー変換（ＤＱＴ）、逆離散コサイン変換（ＩＤＣＴ）、及び逆差分カッドツリー変換（ＩＤＱＴ）からなるグループから選択される。
請求項１に記載の装置、ここで、該エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わすことができる、及び、該入力レジスタに接続されたトランスポーズランダムアクセスメモリ（ＲＡＭ）をさらに具備する、ここで、該トランスポーズＲＡＭは、該カラムデータが処理されている間、該ローデータを記憶するために構成され、及びここで、該トランスポーズＲＡＭは、該ローデータが処理されている間、該カラムデータを記憶するために構成される。
請求項５に記載の装置、ここで、該トランスポーズＲＡＭは、エンコードされたデータの２個のブロックを記憶するために構成できる。
請求項５に記載の装置であって、該保持レジスタに接続する書き込みマルチプレクサをさらに具備する、ここで、該書き込みマルチプレクサは、１次元変換を終了するためにデータ要素を再び順番に並べるために構成される。
請求項１に記載の装置、ここで、該データ要素は、該ブロックの少なくとも２個のサブブロックからのデータ要素であり、ここで、該バタフライプロセッサは、ブロックサイズ割当てに関係なく該サブブロックのそれぞれに対する変換の少なくとも一部を実行する。
請求項１に記載の装置、ここで、該バタフライプロセッサは、該変換のタイプに関係なく変換の少なくとも一部を実行する。
請求項１に記載の装置、ここで、該バタフライプロセッサは、該変換の該部分のある数学演算に関係なく変換の少なくとも一部を実行する。
請求項１に記載の装置であって、該フィードバックループに接続された制御シーケンサをさらに具備する、ここで、該制御シーケンサは、該フィードバックループをイネーブル若しくはディスエーブルにするために構成される。
請求項１１に記載の装置、ここで、該制御シーケンサは、スカラーを有する該バタフライプロセッサを与える。
請求項１２に記載の装置、ここで、該スカラーは、ビー・ジー・リーのアルゴリズムに基づいて選択される。
請求項１１に記載の装置、ここで、該制御シーケンサは、ブロックサイズ割当てに基づいて特定の１の該入力レジスタをイネーブルにする。
請求項１１に記載の装置、ここで、該制御シーケンサは、ブロックサイズ割当てに基づいて該バタフライプロセッサへ該ブロックの該処理されたデータ要素の第１の部分を転送するために該フィードバックループをイネーブルにする。
請求項１１に記載の装置、ここで、該制御シーケンサは、ブロックサイズ割当てに基づいて特定の１の該中間レジスタをイネーブルにする。
請求項１１に記載の装置、ここで、該制御シーケンサは、ブロックサイズ割当てに基づいて特定の１の該出力レジスタをイネーブルにする。
請求項１に記載の装置、ここで、該数学演算は、足し算、掛け算、及び引き算のうちの１つである。
請求項１に記載の装置、ここで、各バタフライプロセッサは、１次元変換の一部分を実施する。
請求項１に記載の装置、ここで、該バタフライプロセッサは、エンコードされたデータのブロックの該変換を一連の１次元変換として実行する。
エンコードされたデータのブロックの変換を決定する装置であって、該エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わされることができ、各ロー及びカラムは、複数のデータ要素を具備する、前記装置は:
該エンコードされたデータのブロックを記憶するために構成されたトランスポーズランダムアクセスメモリ（ＲＡＭ）；
該トランスポーズＲＡＭに接続された少なくとも１の入力レジスタ、該入力レジスタは、該トランスポーズＲＡＭからデータのカラムを受信するために構成される；
該入力レジスタに接続された少なくとも１のバタフライプロセッサ、該バタフライプロセッサは、１次のカラムデータの出力を生成するために該カラムデータから選択された対のデータ要素について１次元変換の一部分を実施するために構成される；
該バタフライプロセッサに接続された少なくとも１の中間レジスタ、該中間レジスタは、該１次のカラムデータを一時的に記憶するために構成される；及び
該中間レジスタ及び該バタフライプロセッサに接続するフィードバックループ、ここで、該フィードバックループは、１次元変換の追加の部分を実施するために該バタフライプロセッサに該１次のカラムデータの該データ要素の第１の部分を転送するためにイネーブルにされ、そして、保持レジスタに該１次のカラムデータの該データ要素の第２の部分を転送するためにディスエーブルにされる、ここで、該カラムデータの該データ要素の第１の部分は、該データ要素のうち該追加の１次元変換を必要とする部分であり、そして該データ要素の第２の部分は、該データ要素のうち該追加の１次元変換を必要としない部分である；
ここで、該保持レジスタは、該カラムデータに対する該１次元変換が終了すると該トランスポーズＲＡＭに該カラムデータを与える、
ここで、該入力レジスタは、その後、該トランスポーズＲＡＭからデータのローを受信するために構成される、該バタフライプロセッサは、１次のローデータの出力を生成するために該データのローからの選択された対のデータ要素について１次元変換の一部分を実施するために構成される、該中間レジスタは、該１次のローデータを一時的に記憶するために構成される、ここで、該フィードバックループは、１次元変換の追加の部分を実施するために該バタフライプロセッサに該１次のローデータの該データ要素の第１の部分を転送するためにイネーブルにされ、そして、該保持レジスタに該１次のローデータの該データ要素の第２の部分を転送するためにディスエーブルにされる、ここで、該ローデータの該データ要素の第１の部分は、該データ要素のうち該追加の１次元変換を必要とする部分であり、そして該データ要素の第２の部分は、該データ要素のうち該追加の１次元変換を必要としない部分である、
ここで、該保持レジスタは、該ローデータに対する該１次元変換が終了すると出力レジスタに該ローデータを与える、
を具備する装置。
請求項２１に記載の装置、ここで、該フィードバックループは、該カラム若しくはローについて１次元変換が終了するとディスエーブルにされる。
請求項２１に記載の装置であって、該フィードバックループ及び該中間レジスタに接続する少なくとも１の入力マルチプレクサをさらに具備する、ここで、各入力マルチプレクサは、データ要素を一時的に選択するため、及び該適切なバタフライプロセッサにデータ要素を転送するために構成される。
請求項２１に記載の装置であって、該バタフライプロセッサ及び該中間レジスタに接続する少なくとも１の出力マルチプレクサをさらに具備する、ここで、各出力マルチプレクサは、データ要素を一時的に選択するため、及び該適切な中間レジスタにデータ要素を転送するために構成される。
請求項２１に記載の装置、ここで、該変換は、離散コサイン変換（ＤＣＴ）、差分カッドツリー変換（ＤＱＴ）、逆離散コサイン変換（ＩＤＣＴ）、及び逆差分カッドツリー変換（ＩＤＱＴ）からなるグループから選択される。
請求項２１に記載の装置、ここで、該トランスポーズＲＡＭは、エンコードされたデータの２個のブロックを記憶するために構成できる。
請求項２１に記載の装置であって、該保持レジスタに接続する書き込みマルチプレクサをさらに具備する、ここで、該書き込みマルチプレクサは、該１次元変換を終了させるためにデータ要素を再び順番に並べるために構成される。
請求項２１に記載の装置、ここで、該バタフライプロセッサは、ブロックサイズ割当て、変換のタイプ若しくは数学演算のタイプに関係なく変換の少なくとも一部を実行する。
請求項２１に記載の装置であって、該フィードバックループに接続された制御シーケンサをさらに具備する、ここで、該制御シーケンサは、該フィードバックループをイネーブル若しくはディスエーブルにするために構成される。
請求項２９に記載の装置、ここで、該制御シーケンサは、スカラーを有する該バタフライプロセッサを与える。
請求項２９に記載の装置、ここで、該スカラーは、ビー・ジー・リーのアルゴリズムに基づいて選択される。
請求項２９に記載の装置、ここで、該制御シーケンサは、所定の基準に基づいて特定の該入力レジスタ、バタフライプロセッサ、中間レジスタ、若しくは出力レジスタをイネーブルにする。
請求項２１に記載の装置、ここで、該数学演算は、足し算、掛け算、及び引き算のうちの１つである。
請求項２１に記載の装置、ここで、各バタフライプロセッサは、１次元変換の一部分を実施する。
請求項２１に記載の装置、ここで、該バタフライプロセッサは、エンコードされたデータのブロックの該変換を一連の１次元変換として実行する。
エンコードされたデータのブロックの逆離散コサイン変換を決定するための装置であって、該エンコードされたデータのブロックは複数のデータ要素を具備する、前記装置は: 所定の量のデータ要素を受信するために構成された入力レジスタ；
該入力レジスタに接続された少なくとも１のバタフライプロセッサ、該バタフライプロセッサは、処理されたデータ要素の出力を生成するために、選択された対のデータ要素について該逆離散コサイン変換の少なくとも１の数学演算を実施するために構成される；
該バタフライプロセッサに接続された少なくとも１の中間レジスタ、該中間レジスタは、該処理されたデータ要素を一時的に記憶するために構成される；及び
該中間レジスタ及び該バタフライプロセッサに接続するフィードバックループ、ここで、該フィードバックループは、追加の数学演算を実施するために該適切なバタフライプロセッサに該処理されたデータ要素の第１の部分を転送するためにイネーブルにされ、そして、少なくとも１の保持レジスタに該処理されたデータ要素の第２の部分を転送するためにディスエーブルにされる、ここで、該データ要素の第１の部分は、該データ要素のうち該追加の数学演算を必要とする部分であり、そして該データ要素の第２の部分は、該データ要素のうち該追加の数学演算を必要としない部分である；
ここで、該保持レジスタは、該データ要素の第１の部分に対する該追加の数学演算終了するまで、該処理されたデータ要素の第２の部分を記憶するために構成される、
を具備する装置。
エンコードされたデータのブロックの変換を決定する装置であって、該エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わされることができ、各ロー及びカラムは、複数のデータ要素を具備する、前記装置は:
該エンコードされたデータのブロックを記憶するために構成されたトランスポーズランダムアクセスメモリ（ＲＡＭ）；
該トランスポーズＲＡＭに接続された少なくとも１の入力レジスタ、該入力レジスタは、該トランスポーズＲＡＭからデータのカラムを受信するために構成される；
該入力レジスタに接続された少なくとも１のバタフライプロセッサ、該バタフライプロセッサは、１次のカラムデータの出力を生成するために該カラムデータから選択された対のデータ要素について一次変換を実施するために構成される；
該バタフライプロセッサに接続された少なくとも１の中間レジスタ、該中間レジスタは、該１次のカラムデータを一時的に記憶するために構成される；
該中間レジスタ及び該バタフライプロセッサに接続するフィードバックループ、ここで、該フィードバックループは、追加の変換を実施するために該バタフライプロセッサに該１次のカラムデータの該データ要素の第１の部分を転送するためにイネーブルにされ、そして、保持レジスタに該１次のカラムデータの該データ要素の第２の部分を転送するためにディスエーブルにされる、ここで、該１次のカラムデータの該データ要素の第１の部分は、該データ要素のうち該追加の変換を必要とする部分であり、そして該データ要素の第２の部分は、該データ要素のうち該追加の変換を必要としない部分である；
ここで、該保持レジスタは、該カラムデータに対する該変換が終了すると該トランスポーズＲＡＭに該カラムデータを与える、及び
該フィードバックループに接続された制御シーケンサ、ここで、該制御シーケンサは、該フィードバックループをイネーブル若しくはディスエーブルにするために構成される；
ここで、該入力レジスタは、その後、該トランスポーズＲＡＭからデータのローを受信するために構成される、該バタフライプロセッサは、１次のローデータの出力を生成するために該データのローから選択された対のデータ要素について１次の変換を実施するために構成される、該中間レジスタは、該１次のローデータを一時的に記憶するために構成される、該フィードバックループは、追加の変換を実施するために該バタフライプロセッサに該１次のローデータの該データ要素の第１の部分を転送するためにイネーブルにされ、そして、該保持レジスタに該１次のローデータの該データ要素の第２の部分を転送するためにディスエーブルにされる、ここで、該ローデータの該データ要素の第１の部分は、該データ要素のうち該追加の変換を必要とする部分であり、そして該データ要素の第２の部分は、該データ要素のうち該追加の変換を必要としない部分である、
ここで、該保持レジスタは、該ローデータに対する該変換が終了すると出力レジスタに該ローデータを与える、
を具備する装置。
エンコードされたデータのブロックの変換を決定するための方法、該エンコードされたデータのブロックは、複数のデータ要素を具備する、前記方法は:
（ａ）入力レジスタにより所定の量のデータ要素を受信する、
（ｂ）処理されたデータ要素の出力を生成するために、上記（ａ）において受信したデータ要素から選択された対のデータ要素について少なくとも１のバタフライプロセッサにより少なくとも１の数学演算を実施する、
（ｃ）制御シーケンサにより、上記（ｂ）において該処理されたデータ要素のいずれかが追加の数学演算を必要とするか否かに関する決定をする、
（ｄ）上記（ｃ）において決定された追加の数学演算のために、フィードバックループを介して該バタフライプロセッサにフィードバックとして与えるために該処理されたデータ要素の第１の部分を、該制御シーケンサにより選択する、ここで、該データ要素の第１の部分は、該データ要素のうち該追加の数学演算を必要とする部分である、
（ｅ）上記（ｃ）において追加の数学演算が必要でないと決定された該処理されたデータ要素の第２の部分を、該制御シーケンサにより選択する、ここで、該データ要素の第２の部分は、該データ要素のうち該追加の数学演算を必要としない部分である、
（ｆ）処理されたデータ要素の第２の出力を生成するために、該バタフライプロセッサにより、上記（ｄ）において選択した対の該処理されたデータ要素の第１の部分に対して少なくとも１の追加の数学演算を実施する、ここで、該第２の出力は、該数学演算を終了した該データ要素の該第１の部分と第２の部分とを含む、及び
（ｇ）上記（ｆ）において該データ要素の第１の部分に対する該追加の数学演算が終了するまで、保持レジスタで該処理されたデータ要素の第２の部分を記憶する、
を具備する方法。
請求項３８に記載の方法であって、
（ｈ）必要に応じてステップ（ｃ）、（ｄ）、（ｅ）、（ｆ）及び（ｇ）を繰り返す、をさらに具備する。
請求項３８に記載の方法であって、
（ｉ）該エンコードされたデータのブロックの該データ要素の全てが追加の数学演算を必要としない場合、出力レジスタに該エンコードされたデータのブロックを出力する、をさらに具備する。
請求項３８に記載の方法、ここで、変換は、離散コサイン変換（ＤＣＴ）、差分カッドツリー変換（ＤＱＴ）、逆離散コサイン変換（ＩＤＣＴ）、及び逆差分カッドツリー変換（ＩＤＱＴ）からなるグループから選択される。
請求項３８に記載の方法、ここで、該エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わすことができ、及び以下をさらに具備する：
該カラムデータが処理されている間、トランスポーズランダムアクセスメモリ（ＲＡＭ）を用いて該ローデータを記憶し；及び
該ローデータが処理されている間、該トランスポーズランダムアクセスメモリ（ＲＡＭ）を用いて該カラムデータを記憶する。
請求項３８に記載の方法であって、書き込みマルチプレクサを用いて、該記憶するステップの前に、データ要素を再び順番に並べる、その結果、データ要素のその後の配信が効率的な方法で実施される、をさらに具備する。
請求項３８に記載の方法であって、ブロックサイズ割当てに基づきステップ（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）及び（ｈ）を制御する、をさらに具備する。
請求項４４に記載の方法であって、ブロックサイズ割当てに基づき特定のデータ要素に適用するために該バタフライプロセッサにスカラーを与える、をさらに具備する。
請求項４５に記載の方法、ここで、該スカラーは、ビー・ジー・リーのアルゴリズムに基づいて選択される。
請求項３８に記載の方法、ここで、該数学演算は、足し算、掛け算、及び引き算のうちの１つである。
請求項３８に記載の方法、ここで、各バタフライプロセッサは、１次元変換の一部分を実施する。
請求項３８に記載の方法、ここで、該バタフライプロセッサは、エンコードされたデータのブロックの該変換を一連の１次元変換として実行する。
一方法を実施するためにコンピュータシステムを制御するための構成を包含するコンピュータで読み取り可能な媒体であって、前記方法は:
（ａ）所定の量のデータ要素を入力レジスタにより受信する；
（ｂ）処理されたデータ要素の出力を生成するために、選択された対のデータ要素について少なくとも１の数学演算を少なくとも１のバタフライプロセッサにより実施する；
（ｃ）該処理されたデータ要素のいずれが追加の数学演算を必要とするか否かを制御シーケンサにより決定をする；
（ｄ）追加の数学演算を必要とすると決定された該処理されたデータ要素の第１の部分を該制御シーケンサにより選択する；
（ｅ）追加の数学演算を必要としないと決定された該処理されたデータ要素の第２の部分を該制御シーケンサにより選択する、ここで、該データ要素の第１の部分は、該データ要素のうち該追加の数学演算を必要とする部分であり、そして該データ要素の第２の部分は、該データ要素のうち該追加の数学演算を必要としない部分である；
（ｆ）第２の処理されたデータ要素の出力を生成するために、選択された対の該データ要素の第１の部分について少なくとも１の追加の数学演算を該少なくとも１のバタフライプロセッサにより実施する；及び
（ｇ）該データ要素の第１の部分該データ要素の第１の部分に対する該追加の数学演算が終了するまで、該処理されたデータ要素の第２の部分を保持レジスタに記憶する、を具備する方法である、コンピュータで読み取り可能な媒体。
エンコードされたデータのブロックの変換を決定する装置あって、該エンコードされたデータのブロックは複数のデータ要素を具備する、前記装置は:
（ａ）所定の量のデータ要素を受信するための手段；
（ｂ）処理されたデータ要素の出力を生成するために、選択された対のデータ要素について少なくとも１の数学演算を実施するための手段、ここで、該数学演算はバタフライ演算である；
（ｃ）該処理されたデータ要素のいずれが追加の数学演算を必要とするか否かに関する決定をするための手段；
（ｄ）追加の数学演算を必要とする該処理されたデータ要素の第１の部分を選択するための手段；
（ｅ）追加の数学演算を必要としない該処理されたデータ要素の第２の部分を選択するための手段；
（ｆ）第２の処理されたデータ要素の出力を生成するために、フィードバックループを介して選択された対の該データ要素の第１部分について少なくとも１の追加の数学演算を実施するための手段、ここで、該データ要素の第１の部分は、該データ要素のうち該追加の数学演算を必要とする部分である；及び
（ｇ）該数学演算手段により、該データ要素の第１の部分に対する該追加の数学演算終了するまで、該処理されたデータ要素の第２の部分を記憶するための手段、ここで、該データ要素の第２の部分は、該データ要素のうち該追加の数学演算を必要としない部分である、
を具備する装置。
請求項５１に記載の装置であって、
（ｈ）必要に応じて、ステップ（ｃ）、（ｄ）、（ｅ）、（ｆ）及び（ｇ）を繰り返すための手段、をさらに具備する。
請求項５１に記載の装置であって、
（ｉ）該エンコードされたデータの該ブロックのデータ要素の全てが、追加の数学演算を必要としない場合、該エンコードされたデータのブロックを出力するための手段、をさらに具備する。
請求項５１に記載の装置、ここで、該変換は、離散コサイン変換（ＤＣＴ）、差分カッドツリー変換（ＤＱＴ）、逆離散コサイン変換（ＩＤＣＴ）、及び逆差分カッドツリー変換（ＩＤＱＴ）からなるグループから選択される。
請求項５１に記載の装置であって、該エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わすことができる、及び以下をさらに具備する:
該カラムデータが処理されている間、該ローデータを記憶するための手段；及び該ローデータが処理されている間、該カラムデータを記憶するための手段。
請求項５１に記載の装置であって、該記憶するステップの前にデータ要素を再び順番に並べるための手段、その結果、データ要素のその後の配信が効率的な方法で実施される、をさらに具備する。
請求項５１に記載の装置であって、ブロックサイズ割当てに基づいて要素（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、及び（ｈ）を制御するための手段、をさらに具備する。
請求項５７に記載の装置であって、ブロックサイズ割当てに基づいて、特定のデータ要素にスカラーを与える、をさらに具備する。
請求項５８に記載の装置、ここで、該スカラーは、ビー・ジー・リーのアルゴリズムに基づいて選択される。
請求項５１に記載の装置、ここで、該数学演算は、足し算、掛け算、及び引き算のうちの１つである。
請求項５１に記載の装置、ここで、各バタフライプロセッサは、１次元変換の一部分を実施する。
エンコードされたデータの変換を決定する装置であって、該エンコードされたデータはピクセルドメイン中に複数のデータ要素を具備する、前記装置は:
該複数のデータ要素を受信するため及び該ピクセルドメイン中の複数のデータ要素グループに該要素をグループ分けするために構成されたブロックサイズアサイナ；
該ブロックサイズアサイナで受信されグループ分けされた該データ要素を該ピクセルドメインから周波数ドメインへ変換するために構成されたＤＣＴ／ＤＱＴ変換器、
を具備し、該変換器は：
該グループの所定の量のデータ要素を受信するために構成された入力レジスタ；
該入力レジスタに接続された少なくとも１のバタフライプロセッサ、該バタフライプロセッサは、処理されたデータ要素の出力を生成するために、選択された対のデータ要素について少なくとも１の数学演算を実施するために構成される；
該バタフライプロセッサに接続された少なくとも１の中間レジスタ、該中間レジスタは、該処理されたデータ要素を一時的に記憶するために構成される；及び
該中間レジスタ及び該バタフライプロセッサに接続するフィードバックループ、ここで、該フィードバックループは、追加の数学演算を実施するために該適切なバタフライプロセッサに該処理されたデータ要素の第１の部分を転送するためにイネーブルにされ、そして少なくとも１の保持レジスタに該処理されたデータ要素の第２の部分を転送するためにディスエーブルにされる、ここで、該データ要素の第１の部分は、該データ要素のうち該追加の数学演算を必要とする部分であり、そして該データ要素の第２の部分は、該データ要素のうち該追加の数学演算を必要としない部分である；
ここで、該保持レジスタは、該第１の部分のデータ要素に対する該追加の数学演算が終了するまで、該処理されたデータ要素の該第２の部分を記憶するために構成される；
を具備する変換器であり、前記装置は、
該ＤＣＴ／ＤＱＴ変換器で変換された該周波数ドメイン要素を人間の視覚システムにより敏感な要素を強調するために、及び人間の視覚システムに敏感でない要素を強調しないために、量子化するために構成されたコンタイザー；
該コンタイザーで量子化された該周波数ドメイン要素の順番に並べられたストリームを生成するために構成されたシリアライザー；及び
該シリアライザーにより生成された該ストリームから連続する周波数ドメイン要素及び不連続の周波数ドメイン要素を決定するために構成された可変長コーダ、
をさらに具備する装置。
請求項６２に記載の装置であって、該フィードバックループ及び該中間レジスタに接続する少なくとも１の入力マルチプレクサをさらに具備する、ここで、各入力マルチプレクサは、データ要素を一時的に選択するため、及び該適切なバタフライプロセッサにデータ要素を転送するために構成される。
請求項６２に記載の装置であって、該バタフライプロセッサ及び該中間レジスタに接続する少なくとも１の出力マルチプレクサをさらに具備する、ここで、各出力マルチプレクサは、データ要素を一時的に選択するため、及び該適切な中間レジスタにデータ要素を転送するために構成される。
請求項６２に記載の装置であって、該エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わすことができる、及び、該入力レジスタに接続されたトランスポーズランダムアクセスメモリ（ＲＡＭ）をさらに具備する、ここで、該トランスポーズＲＡＭは、該カラムデータが処理されている間、該ローデータを記憶するために構成され、及びここで、該トランスポーズＲＡＭは、該ローデータが処理されている間、該カラムデータを記憶するために構成される。
請求項６５に記載の装置、ここで、該トランスポーズＲＡＭは、エンコードされたデータの２個のブロックを記憶するために構成することができる。
請求項６５に記載の装置であって、該保持レジスタに接続する書き込みマルチプレクサをさらに具備する、ここで、該書き込みマルチプレクサは、１次元変換を終了するためにデータ要素を再び順番に並べるために構成される。
請求項６２に記載の装置、ここで、該データ要素は、少なくとも２個のサブブロックからのデータ要素を含み、そしてここで、該バタフライプロセッサは、ブロックサイズ割当てに関係なく該サブブロックのそれぞれに対する変換の少なくとも一部を実行する。
請求項６２に記載の装置であって、該フィードバックループに接続された制御シーケンサをさらに具備する、ここで、該制御シーケンサは、該フィードバックループをイネーブル若しくはディスエーブルにするために構成される。
請求項６９に記載の装置、ここで、該制御シーケンサは、スカラーを有する該バタフライプロセッサを与える。
請求項６９に記載の装置、ここで、該制御シーケンサは、所定のイベントに基づいて特定の１の該入力レジスタをイネーブルにする。
請求項６９に記載の装置、ここで、該制御シーケンサは、ブロックサイズ割当てに基づいて該バタフライプロセッサへ該ブロックの該処理されたデータ要素の第１の部分を転送するために該フィードバックループをイネーブルにする。
請求項６９に記載の装置、ここで、該制御シーケンサは、ブロックサイズ割当てに基づいて特定の１の該中間レジスタをイネーブルにする。
請求項６９に記載の装置、ここで、該制御シーケンサは、ブロックサイズ割当てに基づいて特定の１の該出力レジスタをイネーブルにする。
請求項６２に記載の装置、ここで、該数学演算は、足し算、掛け算、及び引き算のうちの１つである。
請求項６２に記載の装置、ここで、各バタフライプロセッサは、１次元変換の一部分を実施する。
エンコードされたデータをピクセルドメインから周波数ドメインへ変換する方法であって、該エンコードされたデータは複数のデータ要素を具備する、前記方法は:
（ａ）該ピクセルドメイン中の該複数のデータ要素を複数のブロックにグループ分けする、各ブロックは該ピクセルドメイン中に複数のデータ要素を具備する；
（ｂ）処理されたデータ要素の出力を生成するために、上記（ａ）において該グループ分けしたデータ要素から選択した対のデータ要素に対して少なくとも１のバタフライプロセッサにより少なくとも１の数学演算を実施する；
（ｃ）制御シーケンサにより、上記（ｂ）において該処理されたデータ要素のいずれが追加の数学演算を必要とするか否かに関する決定をする；
（ｄ）上記（ｃ）において追加の数学演算を必要とすると決定された該処理されたデータ要素の第１の部分を、該制御シーケンサにより選択する、ここで、該データ要素の第１の部分は、該データ要素のうち該追加の数学演算を必要とする部分である；
（ｅ）上記（ｃ）において追加の数学演算を必要としないと決定された該処理されたデータ要素の第２の部分を、該制御シーケンサにより選択する、ここで、該データ要素の第２の部分は、該データ要素のうち該追加の数学演算を必要としない部分である；
（ｆ）処理されたデータ要素の第２の出力を生成するために、上記（ｄ）において選択した対の該処理されたデータ要素の第１部分に対して該少なくとも１のバタフライプロセッサにより少なくとも１の追加の数学演算を実施する、ここで、該第２の出力は、数学演算を終了した該データ要素の該第１の部分と該第２の部分を含む、；
（ｇ）上記（ｄ）において選択した該データ要素の第１の部分に対する該追加の数学演算が終了するまで、保持レジスタで上記（ｅ）において選択した該処理されたデータ要素の第２の部分を記憶する；
（ｈ）該データ要素の全てが追加の数学演算を必要としなくなるまで、及び周波数ドメイン要素に変換されるまで、必要に応じて、ステップ（ｃ）、（ｄ）、（ｅ）、（ｆ）及び（ｇ）を繰り返す；
（ｉ）人間の視覚システムにより敏感な要素を強調するために、及び該人間の視覚システムに敏感でない要素を強調しないために、上記（ｈ）において変換された該周波数ドメインデータ要素をコンタイザーにより量子化する；
（ｊ）周波数ドメイン要素の順番に並べられたストリームを生成するために上記（ｉ）において該量子化された周波数ドメインデータ要素をスキャンシリアライザーにより順番に並べる；及び
（ｋ）連続する周波数ドメイン要素及び不連続の周波数ドメイン要素を決定するために上記（ｊ）において該順番に並べられた周波数ドメイン要素をコーダによりコーディングする、
を具備する方法。
請求項７７に記載の方法、ここで、該エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わすことができる、及び以下をさらに具備する：
該カラムデータが処理されている間、トランスポーズランダムアクセスメモリ（ＲＡＭ）を用いて該ローデータを記憶し；及び
該ローデータが処理されている間、該トランスポーズランダムアクセスメモリ（ＲＡＭ）を用いて該カラムデータを記憶する。
請求項７７に記載の方法であって、要求される制御信号に基づきステップ（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）及び（ｈ）を制御する、をさらに具備する。
請求項７９に記載の方法であって、ブロックサイズ割当てに基づき特定のデータ要素に適用するために該バタフライプロセッサにスカラーを与える、をさらに具備する。
請求項７７に記載の方法、ここで、各バタフライプロセッサは、１次元変換の一部分を実施する。
請求項７７に記載の方法、ここで、該バタフライプロセッサは、エンコードされたデータのブロックの該変換を一連の１次元変換として実行する。
請求項１５に記載の装置、ここで、該制御シーケンサは、該ブロックに対して生成されたＰＱＲデータに基づいて該バタフライプロセッサに該ブロックの該処理されたデータ要素の該第１の部分を転送するために該フィードバックループをイネーブルにする。