JP2009175341A - 画像処理装置、画像処理方法及びプログラム - Google Patents

Abstract

【課題】解像度の低いＡ／Ｄ変換部を用いて高解像度の画像データに対応可能とする。
【解決手段】アナログの画像信号を入力するＲＧＢ入力コネクタ11と、コネクタ11で入力した画像信号をサンプリングしてデジタル化するＡ／Ｄ変換部12と、Ａ／Ｄ変換部12のサンプリング速度によりコネクタ11で入力する画像信号の一括サンプリングが可能か否かを判断し、その判断結果に基づいてＡ／Ｄ変換部12を用いて入力した画像信号を１画素飛ばしの第１のサンプリング位置でサンプリングさせた後、同画像信号に対して１画素ずらした１画素飛ばしの第２のサンプリング位置でサンプリングさせるＣＰＵ29、メインメモリ30及びプログラムメモリ31と、Ａ／Ｄ変換部12から得られるデジタル値の画像信号を元の画素配列にしたがって記憶する画像変換部13及びフレームバッファ16と、フレームバッファ16で記憶した画像信号を出力する投影系17〜28とを備える。
【選択図】 図１

Description

本発明は、入力されたアナログの映像信号に応じた映像を出力する画像処理装置、画像処理方法及びプログラムに関する。

近時、パーソナルコンピュータを含むコンピュータ技術の性能向上に伴い、取扱われる画像データもより高解像度化する傾向にある。

例えば、テレビ信号の表示を行なうプロジェクタ型の液晶テレビにおいても同様であり、単体での液晶モジュールの画素数を上げることなく投写画面の映像の解像度を増大させるようにした技術が考えられている。

。（例えば、特許文献１）
特開平１１−１６０６６９号公報

上記特許文献１は、投射型液晶表示装置の出力部で、使用できる液晶モジュールの画素数に制限がある場合に、複数の液晶モジュールを用いて高解像度化を図る技術である。

一方で、それほどの高解像度化が求められることのない機器、例えばパーソナルコンピュータと接続してプレゼンテーションを行なうデータプロジェクタ装置においても、入力する画像データの解像度が装置内で取扱う本来の画像データの解像度より高い場合には、入力部で画像データを間引いてサンプリングする必要がある。

図７は、一般的なＡ／Ｄ変換におけるダウンサンプリングの概念を示す。
図７（Ａ）は、入力される画像データの解像度とサンプリング数とが一致している場合を例示するものである。同図（Ａ）中、連結された矩形が各画像データの解像度を示し、矢印がサンプリング位置を示す。このように、入力される画像データの解像度とサンプリング数とが一致している場合には、入力された画像データの解像度を活かした自然な画像を投影することが可能となる。

図７（Ｂ）は、入力される画像データの解像度に対してサンプリング数が半分である、所謂ハーフサンプリングの場合を例示する。入力される画像データ２画素毎にそのうちの１画素をサンプリングし、結果として１画素飛ばしで間引くこととなるため、データ量が文字通り半減し、低い解像度の画像しか表示（投影）することができない。

図７（Ｃ）は、入力される画像データの８／１０にダウンサンプリングする場合について例示する。図示する如く入力される画像データの画素位置に対してサンプリング位置が徐々にずれていく。そのため、例えば画像データ中に表罫線のようなパターンがあった場合、位置によっては太い線と細くなってしまう線とが混在し、非常に不自然な描写となるという不具合があった。

したがって、入力される画像データの解像度と少なくとも等しい解像度を有するＡ／Ｄ変換部を使用しなければならず、これが装置全体の製造コストの増大につながる虞がある。

このことは、換言すれば、比較的解像度の低いＡ／Ｄ変換部を用いても高解像度の画像データに対応することができれば、結果として装置全体の製造コストの低減が可能であることを意味している。

本発明は上記のような実情に鑑みてなされたもので、その目的とするところは、解像度の低いＡ／Ｄ変換部を用いて高解像度の画像データに対応することが可能な画像処理装置、画像処理方法及びプログラムを提供することにある。

請求項１記載の発明は、アナログの画像信号を入力する入力手段と、上記入力手段で入力した画像信号をサンプリングしてデジタル化するデジタル化手段と、上記デジタル化手段のサンプリング速度により上記入力手段で入力する画像信号の一括サンプリングが可能か否かを判断する判断手段と、上記判断手段での判断結果に基づき、上記デジタル化手段を用いて上記入力手段で入力した画像信号を１画素飛ばしの第１のサンプリング位置でサンプリングさせた後、同画像信号に対して１画素ずらした１画素飛ばしの第２のサンプリング位置でサンプリングさせるサンプリング制御手段と、上記サンプリング制御手段により上記デジタル化手段から得られるデジタル値の画像信号を元の画素配列にしたがって記憶する記憶手段と、上記記憶手段で記憶した画像信号を出力する出力手段とを具備したことを特徴とする。

請求項２記載の発明は、上記請求項１記載の発明において、上記出力手段は、光源、上記光源から照射された光を反射し、上記記憶手段で記憶した画像信号に対応した光像を形成するミラー素子、及び上記ミラー素子により形成された光像を投影する投影レンズユニットを含むことを特徴とする。

請求項３記載の発明は、アナログの画像信号を入力する入力部、上記入力部で入力した画像信号をサンプリングしてデジタル化するデジタル化部、及び上記デジタル化部でデジタル化した画像信号を出力する出力部を備えた装置での画像処理方法であって、上記デジタル化部でのサンプリング速度により上記入力部で入力する画像信号の一括サンプリングが可能か否かを判断する判断工程と、上記判断工程での判断結果に基づき、上記デジタル化部を用いて上記入力部で入力した画像信号を１画素飛ばしの第１のサンプリング位置でサンプリングさせた後、同画像信号に対して１画素ずらした１画素飛ばしの第２のサンプリング位置でサンプリングさせるサンプリング制御工程と、上記サンプリング制御工程により上記デジタル化部から得られる画像信号を元の画素配列にしたがって記憶する記憶工程と、上記記憶工程で記憶した画像信号を上記出力部より出力させる出力制御工程とを有したことを特徴とする。

請求項４記載の発明は、アナログの画像信号を入力する入力部、上記入力部で入力した画像信号をサンプリングしてデジタル化するデジタル化部、及び上記デジタル化部でデジタル化した画像信号を出力する出力部を備えた装置に内蔵されたコンピュータが実行するプログラムであって、上記デジタル化部でのサンプリング速度により上記入力部で入力する画像信号の一括サンプリングが可能か否かを判断する判断ステップと、上記判断ステップでの判断結果に基づき、上記デジタル化部を用いて上記入力部で入力した画像信号を１画素飛ばしの第１のサンプリング位置でサンプリングさせた後、同画像信号に対して１画素ずらした１画素飛ばしの第２のサンプリング位置でサンプリングさせるサンプリング制御ステップと、上記サンプリング制御ステップにより上記デジタル化部から得られる画像信号を元の画素配列にしたがって記憶する記憶ステップと、上記記憶ステップで記憶した画像信号を上記出力部より出力させる出力制御ステップとをコンピュータに実行させることを特徴とする。

本発明によれば、解像度の低いＡ／Ｄ変換部を用いても高解像度の画像データに対応することが可能となる。

以下本発明をＤＬＰ（登録商標）方式のデータプロジェクタ装置に適用した場合の一実施形態について図面を参照して説明する。

図１は、同実施形態に係るデータプロジェクタ装置１０が備える電子回路の機能構成を示すブロック図である。
同図で、１１はデータプロジェクタ装置１０の本体背面側に設けられるＤ−ｓｕｂ１５タイプのＲＧＢ入力コネクタであり、図示しないパーソナルコンピュータ等からのアナログのＲＧＢ信号を入力する。このＲＧＢ入力コネクタ１１より入力されたＲＧＢ信号は、Ａ／Ｄ変換部１２でデジタル化された後に、システムバスＳＢを介して画像変換部１３に入力される。

一方、１４はピンジャック（ＲＣＡ）タイプのビデオ入力コネクタ１４であり、ビデオカメラやビデオレコーダ等の外部機器からのコンポジットビデオ信号、ＹＣｂＣｒ信号、あるいはＹＰｂＰｒ信号を入力する。このビデオ入力コネクタ１４より入力されたビデオ信号は、ビデオデコーダ１５でデジタル化（デコード）された後に、システムバスＳＢを介して画像変換部１３に入力される。

画像変換部１３は、一般にスケーラとも称され、ＲＧＢ入力コネクタ１１またはビデオ入力コネクタ１４から入力された画像信号を基に、解像度数、階調数等を統一した所定のフォーマットの画像信号をフレームバッファ１６上で作成した上で投影画像処理部１７へ送る。

この際、ＯＳＤ（Ｏｎ Ｓｃｒｅｅｎ Ｄｉｓｐｌａｙ）用の文字画像やポインタ等の記号も必要に応じてフレームバッファ１６の記憶する画像信号に重畳加工した状態で投影画像処理部１７へ送る。

投影画像処理部１７は、送られてきた画像信号をビデオＲＡＭ１８に展開して記憶させ、このビデオＲＡＭ１８の記憶内容からビデオ信号を生成する。

投影画像処理部１７は、このビデオ信号のフレームレート、例えば６０［フレーム／秒］と色成分の分割数、及び表示階調数を乗算した、より高速な時分割駆動により、空間的光変調素子（ＳＯＭ）であるマイクロミラー素子１９を表示駆動する。

一方、リフレクタ２０内に配置された、例えば高圧水銀灯を用いた光源ランプ２１が高輝度の白色光を出射する。光源ランプ２１の出射した白色光は、カラーホイール２２を介して時分割で原色に着色され、インテグレータ２３で輝度分布が均一な光束とされた後にミラー２４で全反射して上記マイクロミラー素子１９に照射される。

しかして、マイクロミラー素子１９での反射光で光像が形成され、形成された光像が投影レンズユニット２５を介して、投影対象となるここでは図示しないスクリーンに投影表示される。

上記投影レンズユニット２５は、マイクロミラー素子１９で形成された光像を拡大してスクリーン等の対象に投影するものであり、合焦位置及びズーム位置（投影画角）を任意に可変できるものとする。

すなわち、投影レンズユニット２５を構成する複数の光学レンズ中、図示しないフォーカスレンズ及びズームレンズはそれぞれ光軸方向に沿って前後に移動することで制御されるもので、それらのレンズはステッピングモータ（Ｍ）２６の回動駆動により移動する。

そして、上記光源ランプ２１の点灯駆動、上記カラーホイール２２用のモータ（Ｍ）２７の回転駆動、及び上記ステッピングモータ２６の回動駆動をいずれも投影光処理部２８が実行する。

上記各回路の動作すべてをＣＰＵ２９が制御する。このＣＰＵ２９は、ＤＲＡＭで構成されたメインメモリ３０、動作プログラムや各種定型データ等を記憶した電気的書換可能な不揮発性メモリでなるプログラムメモリ３１を用いてこのデータプロジェクタ装置１０内の制御動作を実行する。

上記ＣＰＵ２９は、操作部３２からの操作信号に応じて各種投影動作を実行する。この操作部３２は、データプロジェクタ装置１０の本体に設けられるキー操作部と、このデータプロジェクタ装置１０専用の図示しないリモートコントローラからの赤外光を受信するＩｒ受信部とを含み、ユーザが直接またはリモートコントローラを介して操作したキーに基づくキーコード信号をＣＰＵ２９へ直接出力する。

上記ＣＰＵ２９はさらに、上記システムバスＳＢを介して音声処理部３３と接続される。

音声処理部３３は、ＰＣＭ音源等の音源回路を備え、投影動作時に与えられる音声データをアナログ化し、スピーカ部３４を駆動して拡声放音する一方で、必要によりビープ音等を発生させる。

次に上記実施形態の動作について説明する。
ここで上記Ａ／Ｄ変換部１２は、例えばドットクロックが本来は１１０［ＭＨｚ］のサンプリング速度まで対応可能であるものとする。これは、横１２８０ドット×縦１０２４ドットのＳＸＧＡサイズの解像度に相当する。

このＡ／Ｄ変換部１２を用いて、ドットクロックが１２１．７５［ＭＨｚ］であるＳＸＧＡ＋（横１４００ドット×縦１０５０ドット）サイズのアナログの画像信号をＲＧＢ入力コネクタ１１より入力する場合について例示する。

図２は、ＲＧＢ入力コネクタ１１より入力されるアナログの画像信号に対して、Ａ／Ｄ変換部１２がＣＰＵ２９の制御の下で実行する１回のサンプリング動作の処理内容を示すもので、その動作制御はすべてＣＰＵ２９がプログラムメモリ３１に記憶された動作プログラムを読出してメインメモリ３０に展開しながら実行する。

処理当初には、画像信号の入力タイミングに合わせてその解像度を判定し（ステップＳ１０１）、Ａ／Ｄ変換部１２の変換（サンプリング）速度と比較してダウンサンプリングの必要があるか否かを判断する（ステップＳ１０２）。

ダウンサンプリングの必要がなく、Ａ／Ｄ変換部１２の変換速度でのサンプリングが可能であると判断した場合には、入力された画像信号の水平ラインの解像度に合わせてＡ／Ｄ変換部１２の変換速度を設定した上で（ステップＳ１０３）、その設定通りにサンプリングを実行する（ステップＳ１０４）。

また、上記ステップＳ１０２でダウンサンプリングの必要があると判断した場合には、サンプリング数を入力される画像信号の水平ライン方向の解像度の半分、すなわち１４００ドットであれば７００ドット、すなわちドットクロックが６０．８７５［ＭＨｚ］とするようにＡ／Ｄ変換部１２の変換速度を設定する（ステップＳ１０５）。

その後、メインメモリ３０内に用意するハーフサンプリング（ＨＦ）用のオフセットフラグレジスタ内にフラグ“１”が設定されておらず“０”であるかどうかを判断する（ステップＳ１０６）。

ここで“０”であると判断すると、当該水平ラインの１回目のサンプリングであるものとして、ハーフサンプリングを開始すると共に、あらためて上記ハーフサンプリング（ＨＦ）用のオフセットフラグレジスタ内にフラグ“１”を設定する（ステップＳ１０７）。

図４（Ａ）は、続くステップＳ１０４で実行するハーフサンプリングのサンプリング位置を示す。当該水平ラインの先頭の第１画素位置から、１画素飛ばしで奇数番目の画素のみをサンプリングする。

こうして水平ラインの１回目のサンプリングを終了した時点で、ハーフサンプリング（ＨＦ）用のオフセットフラグレジスタ内にはフラグ“１”が設定されている。
したがって、その後にこの図２を実行する際には、上記ステップＳ１０６で当該フラグレジスタの内容が“０”ではないと判断し、当該水平ラインの２回目のサンプリングであるものとして、サンプリングの開始位置を１画素に相当する１ドットクロックの半分だけオフセットする（ステップＳ１０８）。

その後、ハーフサンプリングを開始すると共に、あらためて上記ハーフサンプリング（ＨＦ）用のオフセットフラグレジスタ内のフラグ“１”をクリアして“０”とする（ステップＳ１０９）。

図４（Ｂ）は、続くステップＳ１０４で実行するハーフサンプリングのサンプリング位置を示す。当該水平ラインの２回目のサンプリングであるので、先頭の画素位置から１画素ずらした第２画素より１画素飛ばしで偶数番目の画素のみをサンプリングする。

図５は、一般的なサンプリングと本発明に係る２回に渡るハーフサンプリングとのサンプリング位置の違いを、ドットクロックＤｃｌの幅を揃えて説明する。

図５（Ａ）は、一般的なサンプリングでのサンプリング位置を矢印で示す。ドットクロックＤｃｌが“Ｈ”レベルである各１画素毎のタイミングで、連続してサンプリングを実行することにより、結果として、入力される画像信号１水平ラインあたり１回の走査で全画素をサンプリングすることができる。

これに対して図５（Ｂ）、図５（Ｃ）は、本発明の２回に渡るハーフサンプリングのサンプリング位置を示すもので、図５（Ｂ）が１回目、図５（Ｃ）が２回目を示す。これらの図に示すように、入力される画像信号の１水平ラインあたり２回の走査で全画素をサンプリングすることができる。

次に図３により、上記のようにしてサンプリングを行なった画像信号をフレームバッファ１６に一時的に記憶させる画像変換部１３の処理内容について説明する。この画像変換部１３もまた、ＣＰＵ２９の制御に基づいて以下の処理を実行するものであり、その動作制御はすべてＣＰＵ２９がプログラムメモリ３１に記憶された動作プログラムを読出してメインメモリ３０に展開しながら実行する。

その処理当初には、入力される画像信号の解像度からＡ／Ｄ変換部１２でダウンサンプリングの必要があったか否かを判断する（ステップＳ２０１）。

ダウンサンプリングの必要がなく、Ａ／Ｄ変換部１２の変換速度でのサンプリングが可能であったと判断した場合には、フレームバッファ１６の書込み開始を通常通りに設定した上で（ステップＳ２０２）、その設定通りにＡ／Ｄ変換部１２からの画像信号をフレームバッファ１６に書込む（ステップＳ２０３）。

また、上記ステップＳ２０１でＡ／Ｄ変換部１２のサンプリング時にダウンサンプリングの必要があったと判断した場合には、フレームバッファ１６への画像信号の書込み位置が１画素飛ばしとなるようにアドレス位置制御の設定を行なう（ステップＳ２０４）。

その後、メインメモリ３０内に用意するフレームバッファ（ＦＢ）用のオフセットフラグレジスタ内にフラグ“１”が設定されておらず“０”であるかどうかを判断する（ステップＳ２０５）。

ここで“０”であると判断すると、当該水平ラインの１回目のサンプリング結果である画像信号がＡ／Ｄ変換部１２から送られてくるものとして、あらためて上記フレームバッファ（ＦＢ）用のオフセットフラグレジスタ内にフラグ“１”を設定する（ステップＳ２０６）。

その後、Ａ／Ｄ変換部１２から送られてくる画像信号をフレームバッファ１６の当該ラインの先頭位置より１画素飛ばしで書込む（ステップＳ２０３）。

図６は、フレームバッファ１６に書込まれる画像信号をサンプリングのタイミングの違いにより区分して示すものである。同図中、「○」で示す位置が１回目のサンプリングで得られた画像信号の記憶位置を示し、各水平ライン中、先頭に位置する書込み開始位置ＳＰ１から１画素飛ばしで画像信号が書込まれることがわかる。

こうして水平ラインの１回目のサンプリングで得られた画像信号のフレームバッファ１６への書込みを終了した時点で、フレームバッファ（ＦＢ）用のオフセットフラグレジスタ内にはフラグ“１”が設定されている。
したがって、その後にこの図３を実行する際には、上記ステップＳ２０５で当該フラグレジスタの内容が“０”ではないと判断し、当該水平ラインの２回目のサンプリング結果を書込むものとして、データ書込みの開始位置を１画素分だけオフセットする（ステップＳ２０７）。

その後、あらためて上記フレームバッファ（ＦＢ）用のオフセットフラグレジスタ内のフラグ“１”をクリアして“０”とする（ステップＳ２０８）。

その後、Ａ／Ｄ変換部１２から送られてくる画像信号をフレームバッファ１６の当該ラインの先頭位置から１画素分ずらした位置より１画素飛ばしで書込む（ステップＳ２０３）。

上記図６においては、「△」で示す位置が２回目のサンプリングで得られた画像信号の記憶位置を示し、各水平ライン中、先頭から１画素ずらした書込み開始位置ＳＰ２から１画素飛ばしで画像信号が書込まれる。

以上のようにしてフレームバッファ１６に１フレーム分の画像信号が書込まれた後、画像変換部１３はフレームバッファ１６に書込まれた画像信号を用いてスケーリングを行ない、投影に適した画像データを得て投影画像処理部１７に送出する。

投影画像処理部１７は、送られてきた画像データによりビデオＲＡＭ１８を用いながらマイクロミラー素子１９を表示駆動することで、マイクロミラー素子１９で形成された光像が投影レンズユニット２５により投影対象となるスクリーンに投影表示される。

このように本実施形態によれば、本来は解像度の低いＡ／Ｄ変換部１２を用いながらも高解像度の画像データに対応することが可能となる。したがって、装置で取扱いを想定している画像信号の解像度よりも低い解像度のＡ／Ｄ変換部１２を使用することが可能となり、Ａ／Ｄ変換部１２を安価なＬＳＩチップで構成することができるため、データプロジェクタ装置１０全体の製造コストをより低減できる。

なお、上記実施形態は、パーソナルコンピュータ等と接続するデータプロジェクタ装置に適用した場合について説明したものであるが、本発明はこれに限らず、アナログ値の画像信号を入力してデジタル化し、何らの処理を施して出力するような画像処理装置であれば、デジタルスチルカメラ、デジタルムービーカメラ、ビデオレコーダ、外部入力機能を有するテレビ受像機など、各種画像処理を行なうあらゆる装置に適用することが可能となる。

その他、本発明は上述した実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上述した実施形態で実行される機能は可能な限り適宜組合わせて実施しても良い。上述した実施形態には種々の段階が含まれており、開示される複数の構成要件により適宜の組合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、効果が得られるのであれば、この構成要件が削除された構成が発明として抽出され得る。

本発明の一実施形態に係るデータプロジェクタ装置の回路構成を示すブロック図。 同実施形態に係るＡ／Ｄ変換部でのサンプリング処理の内容を示すフローチャート。 同実施形態に係る画像変換部でのフレームバッファへの画像データの書込処理の内容を示すフローチャート。 同実施形態に係る２回のハーフサンプリングのサンプリング位置を説明する図。 同実施形態に係る通常のサンプリング処理と２回のハーフサンプリング処理とでのサンプリング位置の相違を説明する図。 同実施形態に係るフレームバッファに書込まれた画像信号のサンプリングタイミングの違いを示す図。 一般的なＡ／Ｄ変換でのダウンサンプリングの概念を示す図。

符号の説明

１０…データプロジェクタ装置、１１…ＲＧＢ入力コネクタ、１２…Ａ／Ｄ変換部、１３…画像変換部、１４…ビデオ入力コネクタ、１５…ビデオデコーダ、１６…フレームバッファ、１７…投影画像処理部、１８…ビデオＲＡＭ、１９…マイクロミラー素子（ＳＯＭ）、２０…リフレクタ、２１…光源ランプ、２２…カラーホイール、２３…インテグレータ、２４…ミラー、２５…投影レンズユニット、２６…ステッピングモータ（Ｍ）、２７…モータ（Ｍ）、２８…投影光処理部、２９…ＣＰＵ、３０…メインメモリ、３１…プログラムメモリ、３２…操作部、３３…音声処理部、３４…スピーカ部、ＳＢ…システムバス。

Claims (4)

1. アナログの画像信号を入力する入力手段と、
   上記入力手段で入力した画像信号をサンプリングしてデジタル化するデジタル化手段と、
   上記デジタル化手段のサンプリング速度により上記入力手段で入力する画像信号の一括サンプリングが可能か否かを判断する判断手段と、
   上記判断手段での判断結果に基づき、上記デジタル化手段を用いて上記入力手段で入力した画像信号を１画素飛ばしの第１のサンプリング位置でサンプリングさせた後、同画像信号に対して１画素ずらした１画素飛ばしの第２のサンプリング位置でサンプリングさせるサンプリング制御手段と、
   上記サンプリング制御手段により上記デジタル化手段から得られるデジタル値の画像信号を元の画素配列にしたがって記憶する記憶手段と、
   上記記憶手段で記憶した画像信号を出力する出力手段と
   を具備したことを特徴とする画像処理装置。
2. 上記出力手段は、
   光源、
   上記光源から照射された光を反射し、上記記憶手段で記憶した画像信号に対応した光像を形成するミラー素子、及び
   上記ミラー素子により形成された光像を投影する投影レンズユニット
   を含むことを特徴とする請求項１記載の画像処理装置。
3. アナログの画像信号を入力する入力部、上記入力部で入力した画像信号をサンプリングしてデジタル化するデジタル化部、及び上記デジタル化部でデジタル化した画像信号を出力する出力部を備えた装置での画像処理方法であって、
   上記デジタル化部でのサンプリング速度により上記入力部で入力する画像信号の一括サンプリングが可能か否かを判断する判断工程と、
   上記判断工程での判断結果に基づき、上記デジタル化部を用いて上記入力部で入力した画像信号を１画素飛ばしの第１のサンプリング位置でサンプリングさせた後、同画像信号に対して１画素ずらした１画素飛ばしの第２のサンプリング位置でサンプリングさせるサンプリング制御工程と、
   上記サンプリング制御工程により上記デジタル化部から得られる画像信号を元の画素配列にしたがって記憶する記憶工程と、
   上記記憶工程で記憶した画像信号を上記出力部より出力させる出力制御工程と
   を有したことを特徴とする画像処理方法。
4. アナログの画像信号を入力する入力部、上記入力部で入力した画像信号をサンプリングしてデジタル化するデジタル化部、及び上記デジタル化部でデジタル化した画像信号を出力する出力部を備えた装置に内蔵されたコンピュータが実行するプログラムであって、
   上記デジタル化部でのサンプリング速度により上記入力部で入力する画像信号の一括サンプリングが可能か否かを判断する判断ステップと、
   上記判断ステップでの判断結果に基づき、上記デジタル化部を用いて上記入力部で入力した画像信号を１画素飛ばしの第１のサンプリング位置でサンプリングさせた後、同画像信号に対して１画素ずらした１画素飛ばしの第２のサンプリング位置でサンプリングさせるサンプリング制御ステップと、
   上記サンプリング制御ステップにより上記デジタル化部から得られる画像信号を元の画素配列にしたがって記憶する記憶ステップと、
   上記記憶ステップで記憶した画像信号を上記出力部より出力させる出力制御ステップと
   をコンピュータに実行させることを特徴とするプログラム。

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