JP2009168834A - アクティブマトリックス型表示装置 - Google Patents

Abstract

【課題】高解像度化により表示領域のゲートラインの数が増加しても、ゲートドライバの数を増加させることなく十分な書き込み時間を確保できるようにすること。
【解決手段】各列に対応する画素電極が一方の表示領域と他方の表示領域で異なるソースラインＬｄに接続されているアクティブマトリックス型表示装置の、行毎に前記一方の表示領域の画素電極に接続される複数のゲートラインＬｇそれぞれを、前記他方の表示領域における何れかの行に対応する画素電極に接続することで、１個のゲートドライバ１４Ｇでの１本のゲートラインＬｇの選択により２行分の画素電極を同時に駆動する。
【選択図】図１

Description

本発明は、各列に対応する画素電極が一方の表示領域と他方の表示領域で異なるソースラインに接続されているアクティブマトリックス型表示装置に関する。

携帯電話機等の携帯型の電子機器では、表示装置として、軽量化、薄型化、低消費電力化が可能な液晶表示装置が多く用いられている。特に、アクティブ素子として薄膜トランジスタ（ＴＦＴ）を用いたアクティブマトリックス型表示装置が多用されている。

そのようなアクティブマトリックス型表示装置は、複数のゲートライン及び複数のソースラインをマトリックス状に配置し、各交点近傍に配列された表示画素がゲートラインにＴＦＴを介して接続されている表示マトリックス部と、前記表示マトリックス部の前記複数のゲートラインを選択すると共に、前記複数のソースラインに、表示すべき情報に従った映像信号を出力するドライバ回路と、を備えている。

近年、このようなアクティブマトリックス型表示装置においても、高解像度化の要求は益々高まっている。高解像度化に応じてゲートラインの数が多くなっていくが、１画面の表示を行う１フレーム期間を従来と同じにしようとすると、１本のゲートラインＬｇの選択期間である１水平期間（１Ｈ）、つまり表示マトリックス部の行あたりの映像信号の書き込み時間が短くなり、書き込み不足が生じる。

そのような問題に対処するための技術が例えば特許文献１に開示されている。

図６（Ａ）は、その特許文献１のアクティブマトリックス型表示装置の概略構成図であり、図６（Ｂ）は、表示マトリックス部（表示領域）を構成する各表示画素の一例を示す等価回路図である。なお、図６（Ａ）は、表示マトリックス部が４８０×４８０個の表示画素を備える場合の例である。

前記特許文献１に開示されたアクティブマトリックス型表示装置は、図６（Ａ）に示すように、表示装置基板１００上に、複数のゲートラインＬｇと複数のソースラインＬｄとがそれぞれ直交して配設され、各交点近傍に表示画素が形成されている表示マトリックス部１０２と、該表示マトリックス部１０２の各表示画素を駆動制御するドライバ回路１０４とが実装されたものである。

ここで、前記表示マトリックス部１０２の各表示画素１０６は、図６（Ｂ）に示すように、薄膜トランジスタ（ＴＦＴ）１０８を介してゲートラインＬｇ及びソースラインＬｄに接続された画素電極１１０と、該画素電極１１０に対向する位置に配置された対向電極１１２と、それら画素電極１１０と対向電極１１２との間に液晶が充填されてなる画素容量１１４と、該画素容量１１４と並列接続され、該画素容量１１４の印加電圧を保持する補助容量１１６とから構成され、画素電極１１０と対向電極１１２との間に形成される電界により液晶の配列が変化することを用いて、画像表示が実現される。

より詳細には、ＴＦＴ１０８のゲートがゲートラインＬｇに接続され、ソース電極がソースラインＬｄに接続され、ドレイン電極が画素容量１１４の画素電極１１０及び補助容量１１６の一方の電極に接続されている。また、対向電極１１２には、所定の共通電圧（対向電極信号）Ｖｃｏｍが印加され、補助容量１１６の他方の電極は共通ライン（補助容量ライン）Ｌｃに接続されて、前記所定の共通電圧（対向電極信号）Ｖｃｏｍが印加されている。そして、ゲートラインＬｇを介してＴＦＴ１０８のゲートに高電位が印加されてＴＦＴ１０８がＯＮとなると、画素電極１１０にソースラインＬｄの電位が印加されることで画素電極１１０と対向電極１１２との間に電界が形成され、かかる電極間に充填されている液晶が駆動される。

また、前記表示マトリックス部１０２の各ソースラインＬｄは、該表示マトリックス部１０２の水平方向中央で上下に二分割された構成となっている。つまり、各列に対応する画素電極が上側の表示領域と下側の表示領域で異なるソースラインに接続されている。

一方、前記ドライバ回路１０４は、前記表示マトリックス部１０２の前記複数のゲートラインＬｇの内、上側半分（図６（Ａ）の例では４８０本のゲートラインＬｇの内の上側２４０本）を選択するための上側ゲートドライバ１０４ＧＵと、下側半分（図６（Ａ）の例では４８０本のゲートラインＬｇの内の下側２４０本）を選択するための下側ゲートドライバ１０４ＧＬと、上側の前記複数（図６（Ａ）の例では４８０本）のソースラインＬｄに、表示すべき情報に従った信号を出力する上側ソースドライバ１０４ＳＵと、下側の前記複数（図６（Ａ）の例では４８０本）のソースラインＬｄに、表示すべき情報に従った信号を出力する下側ソースドライバ１０４ＳＬと、を含む。

即ち、表示マトリックス部１０２の上側半分のゲートラインＬｇは、上側ゲートドライバ１０４ＧＵの２４０個のゲート出力端子Ｇ１〜Ｇ２４０に電気的に接続され、表示マトリックス部１０２の下側半分のゲートラインＬｇは、下側ゲートドライバ１０４ＧＬの２４０個のゲート出力端子Ｇ２４１〜Ｇ４８０に電気的に接続されている。また、表示マトリックス部１０２の上側半分のソースラインＬｄは、上側ソースドライバ１０４ＳＵの４８０個のソース出力端子Ｓ１Ｕ〜Ｓ４８０Ｕに電気的に接続され、表示マトリックス部１０２の下側半分のソースラインＬｄは、下側ソースドライバ１０４ＳＬの４８０個のソース出力端子Ｓ１Ｌ〜Ｓ４８０Ｌに電気的に接続されている。

なお、表示装置では、表示画像を視覚的に捉えられるようにするため、例えば表示マトリックス部１０２の裏面にＬＥＤ等によるバックライトが設けられ、液晶の配列によってバックライトの射出光の透過量が制御されて、各表示画素の輝度が調整される。

図７は、前記ドライバ回路１０４による４８０本のゲートラインＬｇの選択信号（走査信号）と、二分割された４８０本のソースラインＬｄに出力される、表示すべき情報に従った映像信号と、からなるタイミングチャートを示す図である。即ち、図７において、Ｇ１〜Ｇ４８０は、上側及び下側ゲートドライバ１０４ＦＵ，１０４ＧＬのゲート出力端子Ｇ１〜Ｇ４８０から出力される走査信号（ゲート信号）の波形を示しており、該走査信号がハイレベルのとき選択状態となり、対応するゲートラインＬｇを介して表示画素１０６のＴＦＴ１０８のゲートに高電位が印加されて、液晶が駆動される。また、Ｓ１Ｕ〜Ｓ４８０Ｕは上側ソースドライバ１０４ＳＵのソース出力端子Ｓ１Ｕ〜Ｓ４８０Ｕから出力される、またＳ１Ｌ〜Ｓ４８０Ｌは下側ソースドライバ１０４ＳＬのソース出力端子Ｓ１Ｌ〜Ｓ４８０Ｌから出力される、表示すべき情報に従った映像信号（ソース信号）を表すもので、それら映像信号を区別するために、その時点で選択されているゲートラインＬｇの番号（表示マトリックス部１０２の表示画素１０６の行番号）に合わせてＤ１〜Ｄ４８０の参照符号により、映像信号を示している。なお、ダッシュを付して示す映像信号は、次フレームでの映像信号を表しており、例えば映像信号Ｄ１とＤ１’は、表示すべき情報により、同一の映像信号である場合もあるし、異なる映像信号となる場合もある。

図７に示すように、ドライバ回路１０４は、１本のゲートラインＬｇの選択期間である１水平期間（１Ｈ）毎に、上側と下側それぞれ１本ずつゲートラインＬｇを順次選択し、それら選択したゲートラインＬｇに対応する各表示画素１０６に表示するべき映像信号を、上側、下側の各４８０本のソースラインＬｄへ出力していくことで、１フレームで１枚の画像を表示マトリックス部１０２に表示させるようになっている。

なお、一方向の電界が長く印加されることによって発生する液晶の劣化現象を防止するために、ドライバ回路１０４からソースラインＬｄに印加する映像信号の極性を、共通電圧Ｖｃｏｍに対して、フレーム毎、ライン毎、又はドット毎に反転させる反転駆動が一般に行われている。

以上のように、前記特許文献１では、表示マトリックス部を上下二分割し、１水平期間にそれぞれの領域で１本ずつゲートラインを選択することで、２行分の表示画素１０６に同時に映像信号を書き込むことにより、１フレーム期間に必要な時間を半減できるようにしている。これは、逆に言えば、従来と同じ１フレーム期間の時間であれば、表示マトリックス部１０２の行あたりの映像信号の書き込み時間を２倍にできるということであり、高解像度化によりゲートラインの数が増加しても、十分な書き込み時間を確保できるようになる。
特開平８−３３４７４３号公報

しかしながら、前述の特許文献１に開示されたような技術では、ゲートドライバが上側と下側とに分割された表示領域毎に必要であるので、コストアップを招くと共に、表示装置基板１００の小型化の妨げとなるという問題があった。

本発明は、前記の点に鑑みてなされたもので、表示領域のゲートラインの数が増加しても、ゲートドライバの数を増加させることなく十分な書き込み時間を確保できるアクティブマトリックス型表示装置を提供することを目的とする。

請求項１に記載のアクティブマトリックス型表示装置は、各列に対応する画素電極が一方の表示領域と他方の表示領域で異なるソースラインに接続されているアクティブマトリックス型表示装置であって、前記一方の表示領域の画素電極と前記他方の表示領域の画素電極とに共通に接続されるゲートラインを備えたことを特徴とする。
請求項２に記載のアクティブマトリックス型表示装置は、各列に対応する画素電極が一方の表示領域と他方の表示領域で異なるソースラインに接続されているアクティブマトリックス型表示装置であって、行毎に前記一方の表示領域の画素電極に接続される複数のゲートラインを備え、前記各ゲートラインは、それぞれ、前記他方の表示領域における何れかの行に対応する画素電極に接続されていることを特徴とする。
請求項３に記載のアクティブマトリックス型表示装置は、請求項２に記載のアクティブマトリックス型表示装置において、前記各ゲートラインは、それぞれが交差することのないように前記一方及び前記他方の表示領域の画素電極に接続されていることを特徴とする。
請求項４に記載のアクティブマトリックス型表示装置は、請求項２または３に記載のアクティブマトリックス型表示装置において、前記一方の表示領域で前段側から後段側に向かって順次配列されている前記各ゲートラインが、前記他方の表示領域では後段側から前段側に向かって順次配列されていることを特徴とする。
請求項５に記載のアクティブマトリックス型表示装置は、請求項４に記載のアクティブマトリックス型表示装置において、前記各ゲートラインは、表示領域の外側でコの字状に折り曲げられていることを特徴とする。

請求項６に記載のアクティブマトリックス型表示装置は、請求項２から５の何れかに記載のアクティブマトリックス型表示装置において、前記各ゲートラインは、前記一方の表示領域と前記他方の表示領域とで走査方向が逆になるように各画素電極に接続されていることを特徴とする。
請求項７に記載のアクティブマトリックス型表示装置は、請求項６に記載のアクティブマトリックス型表示装置において、前記各ゲートラインを駆動するゲートドライバを備え、前記ゲートドライバは、前記各表示領域での走査される画素電極の行が、順次遠ざかっていくように前記各ゲートラインを駆動することを特徴とする。
請求項８に記載のアクティブマトリックス型表示装置は、請求項６に記載のアクティブマトリックス型表示装置において、前記各ゲートラインを駆動するゲートドライバを備え、前記ゲートドライバは、前記各表示領域での走査される画素電極の行が、順次近づいてくるように前記各ゲートラインを駆動することを特徴とする。
請求項９に記載のアクティブマトリックス型表示装置は、請求項２から５の何れかに記載のアクティブマトリックス型表示装置において、前記各ゲートラインを駆動するゲートドライバを備え、前記ゲートドライバは、前記一方の表示領域に関しては、前記複数のゲートラインのうちの１本おきの前記ゲートラインを駆動し、前記他方の表示領域に関しては、残りの１本おきの前記ゲートラインを駆動することを特徴とする。
請求項１０に記載のアクティブマトリックス型表示装置は、請求項９に記載のアクティブマトリックス型表示装置において、前記ゲートドライバは、前記各表示領域での走査される画素電極の行が、順次遠ざかっていくように前記各ゲートラインを駆動することを特徴とする。
請求項１１に記載のアクティブマトリックス型表示装置は、請求項９に記載のアクティブマトリックス型表示装置において、前記ゲートドライバは、前記各表示領域での走査される画素電極の行が、順次近づいてくるように前記各ゲートラインを駆動することを特徴とする。

本発明によれば、表示領域のゲートラインの数が増加しても、ゲートドライバの数を増加させることなく十分な書き込み時間を確保できる。

以下、本発明を実施するための最良の形態を、図面を参照して説明する。

［第１実施形態］
図１は、本発明の第１実施形態に係るアクティブマトリックス型表示装置の概略構成図である。なお、図１は、表示マトリックス部（表示領域）が４８０×４８０個の表示画素を備える場合の例であるが、表示画素の数はこれに限定されない。

本実施形態に係るアクティブマトリックス型表示装置は、図１に示すように、表示装置基板１０上に、複数のゲートラインＬｇと複数のソースラインＬｄとがそれぞれ直交して配設され、各交点近傍に表示画素１０６（図１では図示せず）が形成されている表示マトリックス部１２と、該表示マトリックス部１２の各表示画素を駆動制御する駆動回路であるドライバ回路１４とが実装されたものである。ここで、前記ドライバ回路１０４は、ゲートドライバ１０４Ｇと、上側ソースドライバ１０４ＳＵと、下側ソースドライバ１０４ＳＬと、を含む。

表示マトリックス部１２の各表示画素１０６は、図６（Ｂ）を参照して前述した通り、ＴＦＴ１０８を介してゲートラインＬｇ及びソースラインＬｄに接続された画素電極１１０と、該画素電極１１０に対向する位置に配置された対向電極１１２と、それら画素電極１１０と対向電極１１２との間に液晶が充填されてなる画素容量１１４と、該画素容量１１４と並列接続され、該画素容量１１４の印加電圧を保持する補助容量１１６とから構成され、画素電極１１０と対向電極１１２との間に形成される電界により液晶の配列が変化することを用いて、画像表示が実現される。

前記表示マトリックス部１２の複数（図１の例では４８０本）のソースラインＬｄは、該表示マトリックス部１２の水平方向中央でそれぞれ上下に二分割された構成となっている。そして、表示マトリックス部１０２の上側半分のソースラインＬｄは、上側ソースドライバ１０４ＳＵの４８０個のソース出力端子Ｓ１Ｕ〜Ｓ４８０Ｕに電気的に接続され、表示マトリックス部１０２の下側半分のソースラインＬｄは、下側ソースドライバ１０４ＳＬの４８０個のソース出力端子Ｓ１Ｌ〜Ｓ４８０Ｌに電気的に接続されている。つまり、表示マトリックス部１０２は、上側の表示領域と下側の表示領域とに領域分割され、各列に対応する画素電極１１０が上側の表示領域と下側の表示領域で異なるソースラインＬｄに接続されている。

一方、前記表示マトリックス部１２の各ゲートラインＬｇは、一端側がゲートドライバ１４Ｇに電気的に接続されると共にそこから表示マトリックス部１２内に延伸し、ゲートドライバ１４Ｇが配置される側と反対側における表示マトリックス部１２の外側領域で“コ”の字状に折り曲げられて、再び表示マトリックス部１２内に延伸するように形成されている。このとき、ゲートラインＬｇの他端側は、ゲートドライバ１４Ｇが配置される側における表示マトリックス部１２の外側領域で終端する。即ち、各ゲートラインＬｇは、１本のゲートラインＬｇで表示マトリックス部１２の２行分の表示画素１０６の画素電極１１０を走査できるように構成されている。この場合、各ゲートラインＬｇは、上側と下側の表示領域それぞれを延伸するように配置されている。即ち、１番目のゲートラインＬｇが表示マトリックス部１２の表示画素１０６の行のうちの最上段である１行目（Ｌ１）と表示マトリックス部１２の最下段である４８０行目（Ｌ４８０）に、２番目のゲートラインＬｇが２行目（Ｌ２）と４７９行目（Ｌ４７９）に、３番目のゲートラインＬｇが３行目（Ｌ３）と４７８行目（Ｌ４７８）に、・・・というように、各ゲートラインＬｇは、表示マトリックス１２の最上段及び最下段それぞれから中央に向かって順々の組み合わせで、２行分の画素電極１１０に接続される構成となっている。つまり、行毎に上側の表示領域に相当する１行目から２４０行目の画素電極１１０に接続される各ゲートラインＬｇが、それぞれ、下側の表示領域に相当する２４１行目から４８０行目における何れかの行に対応する画素電極１１０に接続されるとともに、上側の表示領域で前段側から後段側に向かって順次配列されている各ゲートラインＬｇが、下側の表示領域では後段側から前段側に向かって順次配列されている。

また、各ゲートラインＬｇのゲートドライバ１４Ｇへの電気的な接続に関しては、表示マトリックス１２の１行目（Ｌ１）と４８０行目（Ｌ４８０）の画素電極に接続されるゲートラインＬｇをゲートドライバ１４Ｇのゲート出力端子Ｇ１に、３行目（Ｌ３）と４７８行目（Ｌ４７８）の画素電極に接続されるゲートラインＬｇをゲートドライバ１４Ｇのゲート出力端子Ｇ２に、・・・、４７９行目（Ｌ４７９）と２行目（Ｌ２）の画素電極に接続されるゲートラインＬｇをゲートドライバ１４Ｇのゲート出力端子Ｇ２４０に、というように、表示マトリックス部１２の行に対して上側から１行おきにゲートラインＬｇをゲート出力端子から表示マトリックス部１２に向かって延伸するように接続している。

このようなゲートラインＬｇの配線形状とすることで、１本のゲートラインＬｇは表示マトリックス部１２の２行分の画素電極に接続することが可能となるので、ゲートドライバ１４Ｇによる１本のゲートラインＬｇの選択で表示マトリックス部１２の２行分に接続された画素電極１１０に同時に映像信号を書き込むことができる。従って、画素電極１１０を４８０行（Ｌ１〜Ｌ４８０）有する表示マトリックス部１２の場合、ゲートドライバ１４Ｇは、２４０端子分のゲート出力端子Ｇ１〜Ｇ２４０を持つもの１個で良いこととなる。また、ゲートドライバ１４Ｇのゲート出力端子を表示マトリックス部の２行分の画素電極に対して１つとなるように配置すればよいので、各ゲート出力端子間の間隔を比較的広く設定することができ、ゲートドライバ１４Ｇの実装が容易になる。さらに、各ゲートラインＬｇは、それぞれが交差することのないように上側及び下側の表示領域の画素電極１１０に接続できるため、製造プロセスを増やすことなくゲートラインＬｇを形成することができる。

図２は、前記ドライバ回路１４による２４０本のゲートラインＬｇの選択信号（走査信号）と、上下各４８０本のソースラインＬｄに出力される、表示すべき情報に従った映像信号と、からなるタイミングチャートを示す図である。即ち、図２において、Ｇ１〜Ｇ２４０は、ゲートドライバ１４Ｇのゲート出力端子Ｇ１〜Ｇ２４０から出力される走査信号（ゲート信号）の波形を示しており、該走査信号がハイレベルのとき選択状態となり、対応する１本のゲートラインＬｇによって表示マトリックス部１２の２行分の表示画素１０６のＴＦＴ１０８のゲートに高電位が印加されて、これらの表示画素に映像信号が書き込まれる。また、Ｓ１Ｕ〜Ｓ４８０Ｕは、上側ソースドライバ１４ＳＵの上側ソース出力端子Ｓ１Ｕ〜Ｓ４８０Ｕから出力される、表示すべき情報に従った映像信号（ソース信号）を表し、Ｓ１Ｌ〜Ｓ４８０Ｌは、下側ソースドライバ１４ＳＬの下側ソース出力端子Ｓ１Ｌ〜Ｓ４８０Ｌから出力される、表示すべき情報に従った映像信号（ソース信号）を表す。それら映像信号を区別するために、その時点で選択されている表示マトリックス部１２の行番号に合わせてＤ１〜Ｄ４８０の参照符号により、映像信号を示している。なお、ダッシュを付して示す映像信号は、次フレームでの映像信号を表しており、例えば映像信号Ｄ１とＤ１’は、表示すべき情報により、同一の映像信号である場合もあるし、異なる映像信号となる場合もある。

図２に示すように、ゲートドライバ１４Ｇは、ハイレベルとなる走査信号を出力するゲート出力端子を１本のゲートラインＬｇの選択期間である１水平期間（１Ｈ）毎に順次切り替えることで、当該ゲート出力端子から延出する１本のゲートラインＬｇを順次選択し、その選択した１本のゲートラインＬｇに接続された表示マトリックス部１２の２行分の各表示画素１０６に表示するべき映像信号を、上側ソース出力端子Ｓ１Ｕ〜Ｓ４８０Ｕ及び下側ソース出力端子Ｓ１Ｌ〜Ｓ４８０Ｌより各ソースラインＬｄへ出力していくことで、１フレームで１画面分の画像を表示マトリックス部１０２に表示させるようになっている。

例えば、ゲートドライバ１４Ｇがゲート出力端子Ｇ１から出力する走査信号をハイベルにする１Ｈ期間では、該ゲート出力端子Ｇ１に電気的に接続されるとともに表示マトリックス部１２の１行目（Ｌ１）と４８０行目（Ｌ４８０）の画素電極に接続されるゲートラインＬｇが選択されることとなる。従って、この場合には、上側ソースドライバ１４ＳＵは、上側ソース出力端子Ｓ１Ｕ〜Ｓ４８０Ｕより、表示マトリックス部１２の上側４８０本のソースラインＬｄに、表示マトリックス部１２の１行目（Ｌ１）の表示画素１０６に書き込むべき映像信号Ｄ１を印加し、また、これと同時に、下側ソースドライバ１４ＳＬは、下側ソース出力端子Ｓ１Ｌ〜Ｓ４８０Ｌより、表示マトリックス部１２の下側４８０本のソースラインＬｄに、表示マトリックス部１２の４８０行目（Ｌ４８０）の表示画素１０６に書き込むべき映像信号Ｄ４８０を印加する。

次の１Ｈ期間では、ゲートドライバ１４Ｇは、ゲート出力端子Ｇ２の走査信号をハイベルとして、該ゲート出力端子Ｇ２に電気的に接続されるとともに表示マトリックス部１２の３行目（Ｌ３）と４７８行目（Ｌ４７８）の画素電極に接続されるゲートラインＬｇを選択し、上側ソースドライバ１４ＳＵは、上側ソース出力端子Ｓ１Ｕ〜Ｓ４８０Ｕより、表示マトリックス部１２の３行目（Ｌ３）の表示画素１０６に映像信号Ｄ３を印加し、同時に、下側ソースドライバ１４ＳＬは、下側ソース出力端子Ｓ１Ｌ〜Ｓ４８０Ｌより、表示マトリックス部１２の４７８行目（Ｌ４７８）の表示画素１０６に映像信号Ｄ４７８を印加する。

以下同様にして、１本のゲートラインＬｇ毎の走査信号オンにより、表示マトリックス部１２の上下で合計２行分毎、表示画素に映像信号を書き込む。

以上のように、本第１実施形態によれば、１水平期間に１本のゲートラインＬｇを選択することで、表示マトリックス部１２の２行分の表示画素に同時に映像信号を書き込むことができるので、表示領域のゲートラインの数が増加しても、つまり、高解像度化しても、ゲートドライバの数を増加させることなく十分な書き込み時間を確保することができる。表示装置基板１０の小型化の妨げを回避することも可能となる。

更に、表示マトリックス部１２の中央部では、折り返して形成される各ゲートラインＬｇの配線全長が短く且つ各ソースラインＬｄの配線全長が長く、逆に、表示マトリックス部１２の上下部では、各ゲートラインＬｇの配線全長が長く且つ各ソースラインＬｄの配線全長が短いため、信号線遅延関係を相補し易い組み合わせ構造であり、該アクティブマトリックス表示装置を見るユーザの表示ムラの認識率を低減できる。

［第２実施形態］
上述の第１実施形態では、上段側のゲート出力端子Ｇ１に接続されているゲートラインＬｇから下段側のゲート出力端子Ｇ２４０に接続されているゲートラインＬｇに向かって順に、それぞれのゲートラインＬｇを走査する場合について説明したが、第２実施形態では、映像信号が書き込まれる表示画素が、上側と下側の表示領域間で順次遠ざかっていくように各ゲートラインＬｇを走査する場合について説明する。

なお、本発明の第２実施形態に係るアクティブマトリックス型表示装置の構成は、前述した第１実施形態で説明した図１と同様になるので、その説明は省略する。

図３は、本発明の第２実施形態に係るアクティブマトリックス型表示装置における前記ドライバ回路１４による２４０本のゲートラインＬｇの選択信号（走査信号）と、上下各４８０本のソースラインＬｄに出力される、表示すべき情報に従った映像信号と、からなるタイミングチャートを示す図である。なお、図中の参照符号は、前述した図２の説明通りである。

本第２実施形態においては、図３に示すように、ゲートドライバ１４Ｇは、表示マトリックス部１２の中心方向から上下方向に向かって走査させるようにしている（各表示領域での走査される画素電極の行が、順次遠ざかっていくように各ゲートラインＬｇを駆動している）。

即ち、ゲートドライバ１４Ｇは、まず、２４０個のゲート出力端子Ｇ１〜Ｇ２４０のうちの、中央のゲート出力端子Ｇ１２１の走査信号をハイレベルとし、この１Ｈ期間に、該ゲート出力端子Ｇ１２１に電気的に接続された延伸するゲートラインＬｇによって構成される表示マトリックス部１２の２４０行目（Ｌ２４０）と２４１行目（Ｌ２４１）とを選択する。このとき、上側ソースドライバ１４ＳＵは、上側ソース出力端子Ｓ１Ｕ〜Ｓ４８０Ｕより、表示マトリックス部１２の上側４８０本のソースラインＬｄに、表示マトリックス部１２の２４０行目（Ｌ２４０）の表示画素１０６に書き込むべき映像信号Ｄ２４０を印加し、また、これと同時に、下側ソースドライバ１４ＳＬは、下側ソース出力端子Ｓ１Ｌ〜Ｓ４８０Ｌより、表示マトリックス部１２の下側４８０本のソースラインＬｄに、表示マトリックス部１２の２４１行目（Ｌ２４１）の表示画素１０６に書き込むべき映像信号Ｄ２４１を印加する。

次の１Ｈ期間では、ゲートドライバ１４Ｇは、ゲート出力端子Ｇ１２０の走査信号をハイベルとして、表示マトリックス部１２の２３９行目（Ｌ２３９）と２４２行目（Ｌ２４２）とを選択し、上側ソースドライバ１４ＳＵは、上側ソース出力端子Ｓ１Ｕ〜Ｓ４８０Ｕより、表示マトリックス部１２の２３９行目（Ｌ２３９）の表示画素１０６に映像信号Ｄ２３９を印加し、また、下側ソースドライバ１４ＳＬは、下側ソース出力端子Ｓ１Ｌ〜Ｓ４８０Ｌより、表示マトリックス部１２の２４２行目（Ｌ２４２）の表示画素１０６に映像信号Ｄ２４２を印加する。

そして、次の１Ｈ期間では、ゲートドライバ１４Ｇは、ゲート出力端子Ｇ１２２の走査信号をハイベルとして、表示マトリックス部１２の２３８行目（Ｌ２３８）と２４３行目（Ｌ２４３）とを選択し、上側ソースドライバ１４ＳＵは、上側ソース出力端子Ｓ１Ｕ〜Ｓ４８０Ｕより、表示マトリックス部１２の２３８行目（Ｌ２３８）の表示画素１０６に映像信号Ｄ２３８を印加し、また、下側ソースドライバ１４ＳＬは、下側ソース出力端子Ｓ１Ｌ〜Ｓ４８０Ｌより、表示マトリックス部１２の２４３行目（Ｌ２４３）の表示画素１０６に映像信号Ｄ２４３を印加する。

以下同様にして、１本のゲートラインＬｇの走査信号オンにより、表示マトリックス部１２の上下で２行分の映像信号を、表示マトリックス部１２の中心方向から上下方向に向かって書き込んでいく。つまり、ゲートドライバ１４Ｇは、上側の表示領域と下側の表示領域とで走査方向が逆になるように各ゲートラインＬｇを駆動すると共に、各表示領域での走査される画素電極の行が、順次遠ざかっていくように各ゲートラインＬｇを駆動する。

本実施形態では、ゲートラインＬｇを交差させることなく走査される画素電極の行の方向を上下で変えることができるので、表示マトリックス部１２の中央部の見易い部分から映像信号を書き込むことができ、人間の目がまず表示マトリックス部１２の中央部を見るため、表示ムラの認識率を更に低減することができる。

［第３実施形態］
図４は、本発明の第３実施形態に係るアクティブマトリックス型表示装置の概略構成図である。なお、図４は、表示マトリックス部（表示領域）が４８０×４８０個の表示画素を備える場合の例であるが、表示画素の数はこれに限定されない。

ここで、前述した第１実施形態と同様の構成については、説明を省略する。

本実施形態に係るアクティブマトリックス型表示装置においては、図４に示すように、各ゲートラインＬｇは、一端側がゲートドライバ１４Ｇに電気的に接続されると共にそこから表示マトリックス部１２内に延伸し、ゲートドライバ１４Ｇが配置される側と反対側における表示マトリックス部１２の外側領域で“コ”の字状に折り曲げられて、再び表示マトリックス部１２内に延伸することで、１本のゲートラインＬｇで表示マトリックス部１２の２行分の表示画素１０６に映像信号を書き込むことができるように構成されている。この場合、各ゲートラインＬｇは、上側と下側の表示領域それぞれを延伸するように配置されている。即ち、１番目のゲートラインＬｇが表示マトリックス部１２の表示画素１０６の行のうちの最上段である１行目（Ｌ１）と表示マトリックス部１２の最下段である４８０行目（Ｌ４８０）に、２行目（Ｌ２）が４７９行目（Ｌ４７９）に、３行目（Ｌ３）が４７８行目（Ｌ４７８）に、・・・というように、各ゲートラインＬｇは、表示マトリックス１２の最上段及び最下段それぞれから中央に向かって順々の組み合わせで、２行分の画素電極１１０に接続される構成となっている。つまり、行毎に上側の表示領域に相当する１行目から２４０行目の画素電極１１０に接続される各ゲートラインＬｇが、それぞれ、下側の表示領域相当する２４１行目から４８０行目における何れかの行に対応する画素電極１１０に接続されると共に、上側の表示領域で前段側から後段側に向かって順次配列されている各ゲートラインＬｇが、下側の表示領域では後段側から前段側に向かって順次配列されている。

また、各ゲートラインＬｇのゲートドライバ１４Ｇへの電気的な接続に関しては、表示マトリックス１２の１行目（Ｌ１）と４８０行目（Ｌ４８０）を構成するゲートラインＬｇをゲートドライバ１４Ｇのゲート出力端子Ｇ１に、２行目（Ｌ２）と４７９行目（Ｌ４７９）を構成するゲートラインＬｇをゲートドライバ１４Ｇのゲート出力端子Ｇ２に、・・・、２４０行目（Ｌ２４０）と２４１行目（Ｌ２４１）を構成するゲートラインＬｇをゲートドライバ１４Ｇのゲート出力端子Ｇ２４０に、というように、表示マトリックス部１２の上側から順にゲートラインＬｇをゲートドライバ１４Ｇに接続するようにしている。これにより、走査方向が上側の表示領域と下側の表示領域とで走査方向が逆になる。

このようなゲートラインＬｇの配線形状とすることで、１本のゲートラインＬｇは表示マトリックス部１２の２行分を構成するので、ゲートドライバ１４Ｇによる１本のゲートラインＬｇの選択で表示マトリックス部１２の２行に接続された画素電極１１０を同時に選択することができる。従って、画素電極を４８０行（Ｌ１〜Ｌ４８０）持つ表示マトリックス部１２の場合、ゲートドライバ１４Ｇは、２４０個のゲート出力端子Ｇ１〜Ｇ２４０を持つもの１個で良いこととなる。また、各ゲートラインＬｇは、それぞれが交差することのないように上側及び下側の表示領域の画素電極１１０に接続できるため、製造プロセスを増やすことなくゲートラインＬｇを形成することができる。

図５は、本発明の第３実施形態に係るアクティブマトリックス型表示装置における前記ドライバ回路１４による２４０本のゲートラインＬｇの選択信号（走査信号）と、上下各４８０本のソースラインＬｄに出力される、表示すべき情報に従った映像信号と、からなるタイミングチャートを示す図である。なお、図中の参照符号は、前述した図２の説明通りである。

本第３実施形態においては、図５に示すように、ゲートドライバ１４Ｇは、表示マトリックス部１２の中心方向から上下方向に向かって走査させるようにしている（各表示領域での走査される画素電極の行が、順次遠ざかっていくように各ゲートラインＬｇを駆動する）。

即ち、ゲートドライバ１４Ｇは、まず、２４０個のゲート出力端子Ｇ１〜Ｇ２４０のうちの、最後のゲート出力端子Ｇ２４０の走査信号をハイベルとし、この１Ｈ期間に、該ゲート出力端子Ｇ２４０に電気的に接続された延伸する１本のゲートラインＬｇで構成される表示マトリックス部１２の２４０行目（Ｌ２４０）と２４１行目（Ｌ２４１）の２行分を選択する。このとき、上側ソースドライバ１４ＳＵは、上側ソース出力端子Ｓ１Ｕ〜Ｓ４８０Ｕより、表示マトリックス部１２の上側４８０本のソースラインＬｄに、表示マトリックス部１２の２４０行目（Ｌ２４０）の表示画素１０６に書き込むべき映像信号Ｄ２４０を印加し、また、これと同時に、下側ソースドライバ１４ＳＬは、下側ソース出力端子Ｓ１Ｌ〜Ｓ４８０Ｌより、表示マトリックス部１２の下側４８０本のソースラインＬｄに、表示マトリックス部１２の２４１行目（Ｌ２４１）の表示画素１０６に書き込むべき映像信号Ｄ２４１を印加する。

次の１Ｈ期間では、ゲートドライバ１４Ｇは、ゲート出力端子Ｇ２３９の走査信号をハイベルとして、表示マトリックス部１２の２３９行目（Ｌ２３９）と２４２行目（Ｌ２４２）とを構成するゲートラインＬｇを選択し、上側ソースドライバ１４ＳＵは、上側ソース出力端子Ｓ１Ｕ〜Ｓ４８０Ｕより、表示マトリックス部１２の２３９行目（Ｌ２３９）の表示画素１０６に映像信号Ｄ２３９を印加し、また、下側ソースドライバ１４ＳＬは、下側ソース出力端子Ｓ１Ｌ〜Ｓ４８０Ｌより、表示マトリックス部１２の２４２行目（Ｌ２４２）の表示画素１０６に映像信号Ｄ２４２を印加する。

そして、次の１Ｈ期間では、ゲートドライバ１４Ｇは、ゲート出力端子Ｇ２３８の走査信号をハイベルとして、表示マトリックス部１２の２３８行目（Ｌ２３８）と２４３行目（Ｌ２４３）を構成するゲートラインＬｇを選択し、上側ソースドライバ１４ＳＵは、上側ソース出力端子Ｓ１Ｕ〜Ｓ４８０Ｕより、表示マトリックス部１２の２３８行目（Ｌ２３８）の表示画素１０６に映像信号Ｄ２３８を印加し、また、下側ソースドライバ１４ＳＬは、下側ソース出力端子Ｓ１Ｌ〜Ｓ４８０Ｌより、表示マトリックス部１２の２４３行目（Ｌ２４３）の表示画素１０６に映像信号Ｄ２４３を印加する。

以下同様にして、１本のゲートラインＬｇの走査信号オンにより、表示マトリックス部１２の上下で２行分の映像信号を書き込む。つまり、ゲートドライバ１４Ｇは、上側の表示領域と下側の表示領域とで走査方向が逆になるように各ゲートラインＬｇを駆動すると共に、各表示領域での走査される画素電極の行が、順次遠ざかっていくように各ゲートラインＬｇを駆動する。

このような第３実施形態によっても、前記第２実施形態と同様の効果を奏することができる。

以上、実施形態に基づいて本発明を説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。

例えば、スイッチング素子は、ＴＦＴに限らず、ダイオード等でも良い。

また、表示マトリックス部１２のゲートラインＬｇ及びソースラインＬｄの数は、図１の例に限定されないことは勿論であり、そのライン数に応じて、ゲートドライバ１４Ｇ、上側及び下側ソースドライバ１４ＳＵ，１４ＳＬの出力端子数も変わることは言うまでもない。

また、前記第２及び第３実施形態では、前記ゲートドライバ１４Ｇは、各表示領域での走査される画素電極の行が、順次遠ざかっていくように各ゲートラインＬｇを駆動するものとしたが、逆に、前記各表示領域での走査される画素電極の行が、順次近づいてくるように前記各ゲートラインＬｇを駆動するようにしても良い。

本発明の第１実施形態に係るアクティブマトリックス型表示装置の概略構成図である。 第１実施形態に係るアクティブマトリックス型表示装置におけるゲートラインの選択信号（走査信号）と、ソースラインに出力される、表示すべき情報に従った映像信号と、からなるタイミングチャートを示す図である。 本発明の第２実施形態に係るアクティブマトリックス型表示装置におけるゲートラインの選択信号と、ソースラインに出力される、表示すべき情報に従った映像信号と、からなるタイミングチャートを示す図である。 本発明の第３実施形態に係るアクティブマトリックス型表示装置の概略構成図である。 第３実施形態に係るアクティブマトリックス型表示装置におけるゲートラインの選択信号と、ソースラインに出力される、表示すべき情報に従った映像信号と、からなるタイミングチャートを示す図である。 （Ａ）は従来のアクティブマトリックス型表示装置の概略構成図であり、（Ｂ）は表示マトリックス部の画素の構成の一例を示す等価回路図である。 従来のアクティブマトリックス型表示装置におけるドライバ回路によるゲートラインの選択信号と、ソースラインに出力される、表示すべき情報に従った映像信号と、からなるタイミングチャートを示す図である。

符号の説明

１０…表示装置基板、 １２…表示マトリックス部、 １４…ドライバ回路、 １４Ｇ…ゲートドライバ、 １４ＳＵ…上側ソースドライバ、 １４ＳＬ…下側ソースドライバ、 １０６…表示画素、 １０８…薄膜トランジスタ（ＴＦＴ）、 １１０…画素電極、 １１２…対向電極、 １１４…画素容量、 １１６…補助容量、 Ｌｇ…ゲートライン、 Ｌｄ…ソースライン、 Ｇ１〜Ｇ２４０…ゲート出力端子、 Ｓ１Ｕ〜Ｓ４８０Ｕ…上側ソース出力端子、 Ｓ１Ｌ〜Ｓ４８０Ｌ…下側ソース出力端子。

Claims (11)

1. 各列に対応する画素電極が一方の表示領域と他方の表示領域で異なるソースラインに接続されているアクティブマトリックス型表示装置であって、
   前記一方の表示領域の画素電極と前記他方の表示領域の画素電極とに共通に接続されるゲートラインを備えたことを特徴とするアクティブマトリックス型表示装置。
2. 各列に対応する画素電極が一方の表示領域と他方の表示領域で異なるソースラインに接続されているアクティブマトリックス型表示装置であって、
   行毎に前記一方の表示領域の画素電極に接続される複数のゲートラインを備え、
   前記各ゲートラインは、それぞれ、前記他方の表示領域における何れかの行に対応する画素電極に接続されていることを特徴とするアクティブマトリックス型表示装置。
3. 前記各ゲートラインは、それぞれが交差することのないように前記一方及び前記他方の表示領域の画素電極に接続されていることを特徴とする請求項２に記載のアクティブマトリックス型表示装置。
4. 前記一方の表示領域で前段側から後段側に向かって順次配列されている前記各ゲートラインが、前記他方の表示領域では後段側から前段側に向かって順次配列されていることを特徴とする請求項２または３に記載のアクティブマトリックス型表示装置。
5. 前記各ゲートラインは、表示領域の外側でコの字状に折り曲げられていることを特徴とする請求項４に記載のアクティブマトリックス型表示装置。
6. 前記各ゲートラインは、前記一方の表示領域と前記他方の表示領域とで走査方向が逆になるように各画素電極に接続されていることを特徴とする請求項２から５の何れかに記載のアクティブマトリックス型表示装置。
7. 前記各ゲートラインを駆動するゲートドライバを備え、
   前記ゲートドライバは、前記各表示領域での走査される画素電極の行が、順次遠ざかっていくように前記各ゲートラインを駆動することを特徴とする請求項６に記載のアクティブマトリックス型表示装置。
8. 前記各ゲートラインを駆動するゲートドライバを備え、
   前記ゲートドライバは、前記各表示領域での走査される画素電極の行が、順次近づいてくるように前記各ゲートラインを駆動することを特徴とする請求項６に記載のアクティブマトリックス型表示装置。
9. 前記各ゲートラインを駆動するゲートドライバを備え、
   前記ゲートドライバは、前記一方の表示領域に関しては、前記複数のゲートラインのうちの１本おきの前記ゲートラインを駆動し、前記他方の表示領域に関しては、残りの１本おきの前記ゲートラインを駆動することを特徴とする請求項２から５の何れかに記載のアクティブマトリックス型表示装置。
10. 前記ゲートドライバは、前記各表示領域での走査される画素電極の行が、順次遠ざかっていくように前記各ゲートラインを駆動することを特徴とする請求項９に記載のアクティブマトリックス型表示装置。
11. 前記ゲートドライバは、前記各表示領域での走査される画素電極の行が、順次近づいてくるように前記各ゲートラインを駆動することを特徴とする請求項９に記載のアクティブマトリックス型表示装置。

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