JP2009164635A - 高誘電率薄膜を用いた半導体装置の製造方法 - Google Patents

Abstract

【課題】高誘電率薄膜形成時および成膜後の各種工程での界面反応層の成長を制御・抑制することができる、電気的特性に優れた高誘電率薄膜を用いた半導体装置の製造方法の提供。
【解決手段】高誘電率薄膜の成膜工程又は成膜後の処理工程において、雰囲気中残留酸素分圧及び残留水分圧を所定の値以下に設定することにより、気相中から高誘電率薄膜を透過してシリコン基板との界面に供給される酸素量を低減してシリコン基板界面に形成される界面反応膜の膜厚を原子層レベルに制御し、ゲート絶縁膜として用いるZrO₂等の高誘電率薄膜の膜厚を大きくすることにより、ゲート層を流れるトンネル電流の低減を図る。
【選択図】図１

Description

本発明は、高誘電率薄膜の成膜方法及び高誘電率薄膜を用いた半導体装置の製造方法に関し、特に、MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor）の高集積化と高速化に不可欠な極薄ゲート絶縁膜層の成膜に用いて好適な高誘電率薄膜の成膜方法及び高誘電率薄膜を用いた半導体装置の製造方法に関する。

シリコン酸化膜はプロセス上の安定性や優れた絶縁特性を有し、MOSFETのゲート絶縁膜材料として用いられている。近年の素子微細化と共にゲート絶縁膜の薄層化が進んでおり、ゲート長が１００ｎｍ程度以下になるとスケーリング則の要請からゲート絶縁膜であるシリコン酸化膜の厚さは１．５ｎｍ以下であることが必要となっている。しかし、この様な極薄の絶縁膜を用いた場合、ゲートバイアス印加時に絶縁層を挿んでのトンネル電流がソース／ドレイン電流に対して無視できない値となり、MOSFETの高性能化と低消費電力化における大きな課題となっている。

そこで、実効的なゲート絶縁膜を薄くし、かつトンネル電流をデバイス設計上の許容値内に抑える為の研究開発が進められている。その一つの方法は、シリコン酸化膜中に窒素を添加する事で純粋なシリコン酸化膜に比べて誘電率を増大させ、物理的な膜厚を薄層化する事なしに実効的なゲート絶縁層の膜厚を減少させる方法であるが、シリコン酸化膜への窒素添加による高誘電率化には限界があることが指摘されている。

二つ目の方法は、誘電率３．９であるシリコン酸化膜に代わって、誘電率１０以上の薄膜材料、またはこれらの材料とシリコンとの複合材料であるシリケート薄膜をゲート絶縁膜に採用するという方法である。この様な高誘電率薄膜としては、Al₂O₃、ZrO₂やHfO₂、およびY₂O₃などの希土類元素酸化物、さらにはランタノイド系元素の酸化物が候補材料として検討されている。これらの高誘電率膜を用いれば、ゲート長を微細にしてもスケーリング則に則ったゲート絶縁膜容量を保持しつつ、ゲート絶縁膜としてトンネル電流を防げる厚さにすることができる。

なお、ゲート絶縁膜の種類によらず、ゲート絶縁膜材料がシリコン酸化膜であると仮定して、ゲート容量から逆算して得られるシリコン酸化膜の膜厚をシリコン酸化膜換算膜厚と呼ぶ。すなわち、絶縁膜とシリコン酸化膜の比誘電率をそれぞれεｈ、εｏとし、絶縁膜の厚さをｄｈとした時、シリコン酸化膜換算膜厚ｄeは、式１で与えられる。

式１は、εｏに較べて大きな誘電率εｈをもった材料を用いれば、絶縁膜が厚くても薄いシリコン酸化膜と同等になりうることを示している。すなわち、シリコン酸化膜の比誘電率εｏは３．９程度なので、例えばεｈ＝３９の高誘電体膜を用いれば１５ｎｍの厚さにしても１．５ｎｍのシリコン酸化膜換算膜厚になり、トンネル電流を激減できるということになる。

しかしながら、上述したように、各種の高誘電率薄膜はゲート絶縁膜として優れた特性を有するが、高誘電率薄膜の成膜時および成膜後の加熱工程で、シリコン基板との界面にシリコン酸化膜を主成分とした界面遷移層が形成されるという問題がある。

MOSFETにおけるゲート絶縁膜の作製では、高誘電率薄膜に比べて誘電率の低い界面層（シリコン酸化膜層）が形成されると、実効的な絶縁層厚が増加してしまうため、シリコン酸化膜換算膜厚で１．５ｎｍ以下の極薄ゲート絶縁膜開発において大きな課題となっている。例えば、厚さｄｈ、比誘電率εｈの高誘電体の下に比誘電率εｏのシリコン酸化膜がｄｏの厚さで存在すると、単位面積当たりの容量は式２のようになる。

εeは複合膜を単一膜と見なした場合の実効的な比誘電率である。従って、シリコン酸化膜換算膜厚は式３のようになる。

ここで、仮に、シリコン酸化膜が存在せず（ｄｏ＝０）、εｈ＝３９の高誘電率膜を採用して１．５ｎｍ厚の換算膜厚とするには、１５ｎｍの厚さにすればよいが、１ｎｍのシリコン酸化膜が界面に存在した場合には、高誘電率膜の膜厚は５ｎｍにしなければならない。εｈがさらに小さい場合には、シリコン酸化膜が挟まれば膜厚はますます小さいものとなり、トンネル電流を防ぐことができなくなってしまう。

高誘電率薄膜の成膜では、一般的に膜厚の均一性や膜質がシリコン酸化膜に比べて悪いため、高誘電率薄膜自体の薄層化にも限界がある。この結果、界面シリコン酸化膜層を薄くして、高誘電率層の膜厚を比較的厚く設定しないと優れた特性を期待できない。従って、界面シリコン酸化膜層の増減を原子層レベルでコントロールしなければ製造でのロッド間、ロッド内、さらにウエハ間でのシリコン酸化膜換算膜厚deの制御が実質的に困難となる。

この様に原子層レベルでの界面層制御が要求されるにも関わらず、MOSFETの製造工程ではドーパント活性化のために１０００℃前後の熱処理が必要であり、従来技術では界面層の熱安定性確保が困難である。また、高誘電率薄膜の成膜時においても、基板との界面に反応層（酸化膜層）が形成されることが報告されており、上述の熱安定性と共にデバイス開発上の大きな課題である。

上記高誘電率膜形成後の高温での熱処理工程を回避する対応策としては、ダミーゲート電極作製後にドーパント活性化の為の高温熱処理を実施し、ダミーゲート等を除去してから高誘電体ゲート薄膜を堆積する方法が検討されている。しかしながら、本手法では製造プロセスが複雑となるだけでなく、ダミーゲート除去工程時に発生する汚染等の問題が生じてしまう。従って、従来のMOSFET製造プロセスの利点を生かすためには、高誘電率ゲート薄膜とシリコン基板界面の高温下での熱安定性を確保する事が必要である。

一方、高誘電率薄膜とシリコン基板との界面特性の理解が不十分であるのに対して、シリコンとシリコン酸化膜との界面は電気的な欠陥準位密度が少なく、またシリコン酸化膜は高誘電体薄膜に比べてバンドギャップが大きいため、デバイス特性の観点からは高誘電率薄膜との界面にシリコン酸化膜層が存在する方が望ましい。しかし、上述の様に、極薄ゲート絶縁層の実現には、誘電率の低いシリコン酸化膜層（界面層）の厚さは数原子層程度である事が要求される。

以上の点を総合的に勘案すると、シリコン基板と高誘電率薄膜との界面にシリコン酸化膜層を意図的に挿入した工程を採用するかどうかに関らず、高誘電率薄膜の成膜やその後の処理工程において、界面遷移層（酸化膜層）の形成や成長を原子層レベルで制御・抑制する技術を確立する事が重要となっている。

本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、高誘電率薄膜形成時および成膜後の各種工程での界面反応層の成長を制御・抑制することができる、電気的特性に優れた高誘電率薄膜の成膜方法及び高誘電率薄膜を用いた半導体装置の製造方法を提供することにある。

上記目的を達成するため、本発明は、高誘電率薄膜の成膜後の処理工程を、シリコン基板界面に形成される界面反応膜の膜厚を原子層レベルに制御可能な、所定の残留酸素分圧及び残留水分圧以下の雰囲気中で行うものである。

本発明においては、前記所定の残留酸素分圧及び残留水分圧が、１×１０^-4Torr、５×１０^-6Torr、又は、１×１０^-8Torrに設定される構成とすることができる。

また、本発明においては、前記成膜後の処理が、ドーパントの活性化処理を含むことが好ましい。

また、本発明においては、前記高誘電率薄膜の成膜又は前記成膜後の処理を、減圧雰囲気下又は不活性ガスを含む雰囲気下で行うことが好ましい。

このように、本発明は上記構成により、高誘電率薄膜とシリコン基板との界面遷移層（シリコン酸化膜層）の成長を制御・抑制することができ、実効的なゲート絶縁膜厚を薄層化することにより、ゲート層を流れるトンネル電流を飛躍的に低減させ、高性能かつ低消費電力のMOSFETを製造することができる。

以上説明したように、本発明の高誘電体薄膜の成膜方法および処理方法によれば、成膜中および処理中の残留酸素分圧ならびに残留水分圧を所定の値以下に低減することにより、高誘電率薄膜とシリコン基板との界面遷移層（シリコン酸化膜層）の成長を制御・抑制することができるという効果がある。そして、実効的なゲート絶縁膜厚を１ｎｍレベルにまで薄層化することにより、ゲート層を流れるトンネル電流を飛躍的に低減させ、高性能かつ低消費電力のMOSFETを製造することが可能となるという効果がある。

シリコン基板上にシリコン酸化膜が形成される様子を模式的に示す断面図である。 本発明の一実施例に係るZrO₂/SiO₂/Si積層ゲート構造を作製する場合のプロセス工程を示す図である。 本発明の高誘電体薄膜を成膜するプロセス装置の例を示す断面図である。

本発明に係る高誘電率薄膜の成膜方法は、その好ましい一実施の形態において、高誘電率薄膜の成膜工程又は成膜後の処理工程において、雰囲気中残留酸素分圧及び残留水分圧を所定の値以下に設定することにより、気相中から高誘電率薄膜を透過してシリコン基板との界面に供給される酸素量を低減してシリコン基板界面に形成される界面反応膜の膜厚を原子層レベルに制御し、ゲート絶縁膜として用いるZrO₂等の高誘電率薄膜の膜厚を大きくすることにより、ゲート層を流れるトンネル電流の低減を図るものである。

具体的には、高誘電率薄膜の成膜時においては、雰囲気中の残留酸素分圧を１×１０^-4Torr以下に低減することで界面反応層（酸化層）の成長を１ｎｍ以下に抑制することができ、残留酸素分圧を５×１０^-6Torr以下に低減することで界面反応層の成長を０．３ｎｍ以下に抑制することが可能となり、高誘電率薄膜の成膜工程を減圧下あるいは不活性ガスを含む雰囲気下で行う場合にも、上述の様に残留酸素分圧と水分圧を低減することによって界面反応層の成長を抑制することが可能となる。

また、高誘電率薄膜成膜後の処理工程においては、残留酸素分圧ならびに水分圧を１×１０^-8Torr以下とすることで界面反応を停止させることができ、これらの分圧を５×１０^-6Torr以下にすることで界面反応層を０．３ｎｍ以下に、１×１０^-4Torr以下にすることで界面反応層を１ｎｍ以下に抑制することができる。更に、この高誘電率薄膜処理工程を減圧下あるいは不活性ガスを含む雰囲気中で実施する場合でも、上記に示したような低残留酸素分圧ならびに低残留水分圧条件下で処理することで、界面反応層の成長を停止または抑制することが可能である。特に、界面反応の進行は高温下で顕著となるため、残留酸素分圧と水分圧の低減効果は加熱処理工程に対して顕著となる。

ここで、残留酸素分圧と水分圧の低減効果について、図１を参照して以下に説明する。ZrO₂やHfO₂などの高誘電率薄膜とシリコン基板との界面には、シリコン酸化膜を主成分とした界面遷移層（シリケート層の場合もある）が形成されることが報告されている。この問題を解決するプロセス改善において重要な事項は、図１に示すように、界面酸化を引き起こす酸素は高誘電率薄膜層１０３中から供給されるのではなく、気相中の残留酸素１０６が高誘電率薄膜層１０３を透過してシリコン基板１０１との界面に到達し、シリコン原子１０４と結合することによってシリコン基板１０１の酸化反応が進行している点である。

この現象は、シリコン基板１０１上にZrO₂等の高誘電率薄膜１０３を堆積した試料を残留酸素（残留水分）が存在する雰囲気下で熱処理した場合には界面酸化層が成長するのに対して、１×１０^-8Torr以下の超高真空中で熱処理を行った場合では界面酸化膜層が全く成長しない実験事実から明らかである。

また、一般に種々の熱処理工程において、雰囲気中の残留酸素や残留水分がシリコン基板の酸化を引き起こすことは周知である。しかし、シリコン酸化膜については、残留酸素が存在してもドーパント活性化のための１０００℃以上の熱処理を実施してもシリコン酸化膜厚が増加する問題は生じない。これは、シリコン酸化膜層を透過する酸素量は、上述の高誘電率膜中を透過する酸素量に比べて非常に少ないため、熱処理工程で残留酸素が存在してもシリコン酸化膜とシリコン基板との界面での酸化反応は進行しないからである。従って、上述の高誘電率薄膜を用いる場合には、従来技術に比べて遥かに高精度にプロセス雰囲気中の残留酸素分圧や残留水分圧を制御することが重要となる。

さらに同様の現象は、高誘電率薄膜の成膜時やその後の電極形成等の成膜プロセスにおいて、高誘電率薄膜層の一部が処理雰囲気に曝される際にも当てはまり、シリコン酸化膜に対しては問題とならない程度の残留酸素や水分が気相中に存在する場合でも、高誘電率薄膜を有するデバイスの作製工程では界面酸化膜層の成長によって致命的な問題が生じる。

以上の作用を考慮すれば、高誘電率薄膜を有するデバイスの製造工程においては、界面酸化膜層の増加量として許容される値を把握し、各プロセス中の残留酸素分圧を制御することが必要である。例えば、キャパシターなどの様に、絶縁層厚がまだ原子レベルにまで薄層化されていない工程では、１ｎｍ程度の界面反応層の成長が許される場合があるが、MOSFETのゲート絶縁膜の作製においては注意が必要であり、特にシリコン酸化膜換算膜厚で１．５ｎｍを下回るような極薄ゲートを作製する場合には、数原子層の界面酸化層の成長が素子特性を大きく左右するため、残留酸素分圧や水分圧の厳密な制御が必要となる。

また、界面電気特性改善のため、高誘電率薄膜とシリコン基板との界面に原子層厚のシリコン酸化膜層を挿入した構造においても、各種のプロセス工程によって初期の積層構造から界面酸化膜厚の原子層程度の増加を精密に制御しなければならない。

このように、絶縁層厚増加の許容値により要求される残留酸化分圧のレベルが異なるが、本発明では、高誘電率薄膜の膜厚制御性等を勘案してシリコン酸化膜換算膜厚を１．５ｎｍ以下とすることができる代表的なプロセス条件を例示している。具体的には、界面酸化膜層の膜厚が略１ｎｍ、略０．３ｎｍとなる残留酸素分圧や残留水分圧を各々規定し、極薄ゲート絶縁膜形成の指標としている。

上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の一実施例について、図２及び図３を参照して説明する。図２は、本実施例の高誘電率薄膜の成膜プロセスを工程順に示したフロー図であり、図３は、本実施例の高誘電率薄膜の成膜に用いるプロセス装置の例を示す断面図である。

以下、図２のフロー図に従って、本実施例の成膜方法によりZrO₂/SiO₂/Si積層構造からなる高誘電体ゲート絶縁層を有するMOSFETデバイスの作製を行った例について説明する。本実施例は、シリコン基板２０１と高誘電率薄膜層２０５との界面に意図的に３原子層厚のシリコン酸化膜層２０３を挿入した場合の成膜プロセスを示すものであり、このシリコン酸化膜層２０３上へのZrO₂膜の形成は、金属Zr層を堆積後に減圧酸素雰囲気中で金属層を酸化処理することにより行った。なお、図２では簡略化のために素子作製領域のみを模式化して示すこととする。

まず、図２（ａ）に示すように、シリコンウエハ洗浄後にフッ酸溶液処理によりその表面を水素原子２０２にて終端したシリコン基板２０１を、図３に示した極薄ゲート絶縁膜形成装置の試料交換室に導入した。そして、交換室の真空排気後、シリコン基板２０１を処理室に搬送し、真空中５００℃にて熱処理を施し、表面を終端していた水素を脱離させて清浄なシリコン表面を得た。さらに、熱処理温度を８５０℃に上げ、真空中で保持して高温下でのシリコン原子の表面拡散と昇華反応によってデバイス作製領域の平坦化処理を実施した（図２（ｂ）参照）。本工程により、原子間力顕微鏡で測定した表面粗さの指標ＲＭＳは０．１７ｎｍ以下となり、原子レベルで平坦な表面が形成された事を確認した。

シリコン基板２０１表面に意図的に原子層レベルのシリコン酸化膜層２０３を形成する工程では、以下の様に酸化条件を階段状に変化させることで原子層毎の酸化工程を実施した。まず、水素脱離、平坦化が完了したシリコン基板２０１を基板温度６３５℃、酸素分圧２×１０^-6Torrにて１０分間酸化処理を行い、表面から第２原子層目までを酸化し、その後、基板温度７２０℃、酸素分圧４×１０^-5Torrに酸化条件を変えて２０分間の処理を実施し、第３原子層目までの酸化を完了した（図２（ｃ）参照）。

本工程は、過去に報告されているシリコン表面の原子層毎の酸化処理条件に基づくプロセスであり、上記の工程によって３原子層厚（約０．６ｎｍ）のシリコン酸化膜層２０３が形成されていることをＸ線光電子分光法や電子顕微鏡法によって確認した。

上記の酸化膜形成工程に続いて、基板温度を室温に下げ、酸素ガスの排気を十分に行った後、電子ビーム蒸着法によりZr金属原料をシリコン酸化膜層２０３上に供給してZr堆積層２０４を形成した（図２（ｄ）参照）。その後、再び処理室中に酸素ガスを導入し、基板温度５５０℃、酸素分圧１×１０^-4Torrの条件でZr堆積層２０４の酸化処理を行い、ZrO₂層２０５を形成した（図２（ｅ）参照）。

上記の酸化処理では、基板温度が５５０℃と比較的低温であるため、界面シリコン酸化膜層２０３が初期膜厚から増加しないことを、光電子分光ならびに電子顕微鏡による断面構造の観察から確認した。また、上記の様な金属膜の堆積と酸化工程を分離した高誘電率薄膜作製法以外でも、原料ガス中の残留酸素分圧を低減することで、界面シリコン酸化膜層の膜厚が増加しないことを同様の手法で確認した。

これに対して、上記のZr膜２０４堆積後の酸化処理を基板温度７００℃（酸素分圧１×１０^-4Torr）として実施した場合には、ZrO₂層２０５とシリコン基板２０１との界面酸化反応が進行し、シリコン酸化膜厚が０．６ｎｍから約１ｎｍにまで増加した。

その後、Zr堆積層２０４を５５０℃にて酸化処理したZrO₂層２０５（約２ｎｍ）／シリコン酸化膜層２０３（０．６ｎｍ）／シリコン基板２０１からなる積層構造試料を極薄ゲート絶縁膜形成装置から取出し、ポリシリコンゲート形成、ならびにソース・ドレイン領域２０７、２０８のイオン注入を実施した（図２（ｆ）参照）。これらの成膜およびイオン注入等の工程においても、ウエハ試料を昇温する場合には雰囲気中の残留酸素分圧と残留水分圧を１×１０^-6Torr以下に低減することで、界面シリコン酸化膜層２０３の成長を抑制できることを確認している。

さらに、上記試料のドーパントの活性化処理では、１×１０^-6Torr以下の高真空下、または残留酸素分圧ならびに残留水分圧が１×１０^-6Torr以下の高純度の不活性ガス雰囲気中で１０５０℃の熱処理を実施した。その結果、界面シリコン酸化膜層の増加を０．２ｎｍ未満に抑えることに成功した。一方、上述の熱処理工程で、巻き込み酸化が起きる開放型の石英炉の様な残留酸素分圧や水分圧を意図的に低減していない熱処理炉を用いた場合では、高誘電率ゲート薄膜が気相と接触したゲート端部等において界面シリコン酸化膜層の増加を観測し、本発明の効果を確認した。

この工程で作製したMOSFETについて、MOS容量を測定した結果、シリコン酸化膜に換算した実効的なゲート絶縁膜厚は約１．１ｎｍであった。また、電流−電圧測定の結果、１Ｖ印加時に絶縁層間を流れるトンネル電流は０．０５Ａ/ｃｍ²未満であった。

上記の実施例は、代表的な高誘電率薄膜であるZrO₂について示したが、これ以外の高誘電率薄膜材料の候補としては、Ta₂O₅、Nb₂O₅、Al₂O₃、HfO₂や希土類元素の酸化物であるScO₃、Y₂O₃、さらにはランタノイド系元素の酸化物であるLa₂O₃、CeO₃、Pr₂O₃、Nd₂O₃、Sm₂O₃、Eu₂O₃、Gd₂O₃、Tb₂O₃、Dy₂O₃、Ho₂O₃、Er₂O₃、Tm₂O₃、Yb₂O₃、Lu₂O₃があり、これらの典型的な誘電率は１０〜３０程度である。さらに上述の材料とシリコンとの３元系材料薄膜についても高誘電率薄膜としての応用が考えられている。これらの材料系についても、本実施例で示した高誘電率薄膜中の酸素透過による界面反応層の形成は重大な問題であり、成膜中および処理中の残留酸素分圧ならびに残留水分圧低減による界面反応層（酸化膜層）の成長抑制（停止）が有効な技術となる。

このように、本実施例の高誘電率薄膜の成膜プロセスでは、金属層２０４の酸化処理、ドーパント活性化処理等の熱処理の際に、残留酸素分圧ならびに残留水分圧を所定の値以下（１×１０^-4Torr、１×１０^-6Torr等）に低減することにより、高誘電率薄膜層２０５とシリコン基板２０１との間に形成される界面遷移層（シリコン酸化膜層）の成長を抑制し、ゲート層を流れるトンネル電流を飛躍的に低減させた高性能かつ低消費電力のMOSFETデバイスを製造することができる。

なお、本実施例では、予め数原子層厚のシリコン酸化膜２０３を形成するプロセスについて説明したが、このシリコン酸化膜２０３が無くてもシリコン酸化膜換算膜厚を１．５ｎｍ以下にすることができる。また、高誘電率薄膜層２０５の形成を金属層２０４堆積後、酸化処理を施すことによって行ったが、高誘電率薄膜層２０５を直接成膜しても良い。更に、本実施例では、高誘電率薄膜層２０５をゲート絶縁膜として用いる例について説明したが、本発明は上記実施例に限定されるものではなく、ゲート絶縁膜以外の高誘電率薄膜を必要とする部位に本発明の高誘電率薄膜を形成しても良いことは明らかである。

１０１ シリコン基板
１０２ 界面シリコン酸化膜層
１０３ 高誘電率薄膜層
１０４ シリコン原子
１０５ 酸素原子
１０６ 気相中残留酸素
２０１ シリコン基板
２０２ 表面水素
２０３ シリコン酸化膜層
２０４ 金属（Zr）堆積層
２０５ 高誘電率薄膜（ZrO₂）層
２０６ ゲート電極
２０７ ソース領域
２０８ ドレイン領域
３０１ 試料導入室
３０２ 処理室
３０３ 搬送系
３０４ 基板加熱機構
３０５ シリコンウエハ
３０６ 電子ビーム蒸着器
３０７ 酸素ガス導入機構
３０８ 真空排気系

Claims (6)

1. 高誘電率薄膜の成膜後の処理工程を、シリコン基板界面に形成される界面反応膜の膜厚を原子層レベルに制御可能な、所定の残留酸素分圧及び残留水分圧以下の雰囲気中で行うことを特徴とする半導体装置の製造方法。
2. 前記所定の残留酸素分圧及び残留水分圧が、１×１０^-4Torr、５×１０^-6Torr、又は、１×１０^-8Torrに設定されることを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記成膜後の処理が、加熱処理である、請求項１又は２に記載の半導体装置の製造方法。
4. 前記成膜後の処理が、ドーパントの活性化処理を含む、請求項１又は２に記載の半導体装置の製造方法。
5. 前記成膜後の処理を、減圧雰囲気下又は不活性ガスを含む雰囲気下で行うことを特徴とする請求項１乃至４のいずれか一に記載の半導体装置の製造方法。
6. 請求項１乃至５のいずれか一に記載の処理を、少なくとも１回含む半導体装置の製造方法。

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