JP2009157069A - Thin film transistor array and its manufacturing method - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 91
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 239000010408 film Substances 0.000 claims abstract description 202
- 239000011229 interlayer Substances 0.000 claims abstract description 103
- 239000004065 semiconductor Substances 0.000 claims abstract description 79
- 239000003990 capacitor Substances 0.000 claims abstract description 59
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 238000000034 method Methods 0.000 claims description 70
- 239000010410 layer Substances 0.000 claims description 39
- 238000007639 printing Methods 0.000 claims description 36
- 239000000126 substance Substances 0.000 claims description 7
- 239000011368 organic material Substances 0.000 claims description 3
- 238000007650 screen-printing Methods 0.000 description 12
- 238000007789 sealing Methods 0.000 description 12
- 229920001665 Poly-4-vinylphenol Polymers 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 11
- 238000009826 distribution Methods 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 6
- 229910052737 gold Inorganic materials 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 229910052759 nickel Inorganic materials 0.000 description 6
- 229910052709 silver Inorganic materials 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 229920003023 plastic Polymers 0.000 description 5
- 239000004033 plastic Substances 0.000 description 5
- 239000004593 Epoxy Substances 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 239000011112 polyethylene naphthalate Substances 0.000 description 4
- -1 polyethylene terephthalate Polymers 0.000 description 4
- 229920000139 polyethylene terephthalate Polymers 0.000 description 4
- 239000005020 polyethylene terephthalate Substances 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- 238000001771 vacuum deposition Methods 0.000 description 4
- 206010034972 Photosensitivity reaction Diseases 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 230000036211 photosensitivity Effects 0.000 description 3
- 229920000123 polythiophene Polymers 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910005191 Ga 2 O 3 Inorganic materials 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- 239000004677 Nylon Substances 0.000 description 2
- 229920012266 Poly(ether sulfone) PES Polymers 0.000 description 2
- 239000004962 Polyamide-imide Substances 0.000 description 2
- 229910004541 SiN Inorganic materials 0.000 description 2
- 229910006404 SnO 2 Inorganic materials 0.000 description 2
- HSFWRNGVRCDJHI-UHFFFAOYSA-N alpha-acetylene Natural products C#C HSFWRNGVRCDJHI-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- MWPLVEDNUUSJAV-UHFFFAOYSA-N anthracene Chemical class C1=CC=CC2=CC3=CC=CC=C3C=C21 MWPLVEDNUUSJAV-UHFFFAOYSA-N 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 125000005678 ethenylene group Chemical group [H]C([*:1])=C([H])[*:2] 0.000 description 2
- 238000007641 inkjet printing Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000000608 laser ablation Methods 0.000 description 2
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229920001778 nylon Polymers 0.000 description 2
- 238000007645 offset printing Methods 0.000 description 2
- 229920000083 poly(allylamine) Polymers 0.000 description 2
- 229920003207 poly(ethylene-2,6-naphthalate) Polymers 0.000 description 2
- 229920000553 poly(phenylenevinylene) Polymers 0.000 description 2
- 229920001197 polyacetylene Polymers 0.000 description 2
- 229920002312 polyamide-imide Polymers 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N zinc oxide Inorganic materials [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 238000007607 die coating method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000007665 sagging Methods 0.000 description 1
Abstract
Description
本発明は、薄膜トランジスタアレイ及びその製造方法に関し、特に画像表示装置等に用いる薄膜トランジスタアレイ及びその製造方法に関する。 The present invention relates to a thin film transistor array and a manufacturing method thereof, and more particularly to a thin film transistor array used for an image display device and the like and a manufacturing method thereof.
半導体自体を基板としたトランジスタや集積回路技術を基礎として、ガラス基板上にアモルファスシリコン（ａ−Ｓｉ）やポリシリコン（ｐｏｌｙ−Ｓｉ）の薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下、「ＴＦＴ」と呼ぶ場合がある。）が製造され、液晶ディスプレイや電子ペーパー、有機ＥＬに応用されている（非特許文献１参照）。 Based on transistor and integrated circuit technology based on a semiconductor itself as a substrate, an amorphous silicon (a-Si) or polysilicon (poly-Si) thin film transistor (Thin Film Transistor: hereinafter referred to as "TFT") on a glass substrate. And is applied to liquid crystal displays, electronic paper, and organic EL (see Non-Patent Document 1).
例えば図１１に示すような薄膜トランジスタアレイ５００が用いられている。薄膜トランジスタはスイッチの役割を果たしており、ゲート配線２２２に印加された選択電圧によって薄膜トランジスタをオンにした時に、ソース配線２４４に印加された信号電圧をドレイン電極２５に接続された画素電極２８に書き込む。書き込まれた電圧は、画素電極２８／ゲート絶縁膜２３／キャパシタ電極３０によって構成される蓄積キャパシタに保持される。ここで、薄膜トランジスタアレイ５００の場合、ソース電極２４とドレイン電極２５との働きは書き込む電圧の極性によって変わるため、動作で名称を決められない。そこで、便宜的に一方をソース電極２４、他方をドレイン電極２５と呼び方を統一しておく。 For example, a thin film transistor array 500 as shown in FIG. 11 is used. The thin film transistor serves as a switch. When the thin film transistor is turned on by a selection voltage applied to the gate wiring 222, the signal voltage applied to the source wiring 244 is written to the pixel electrode 28 connected to the drain electrode 25. The written voltage is held in a storage capacitor constituted by the pixel electrode 28 / gate insulating film 23 / capacitor electrode 30. Here, in the case of the thin film transistor array 500, since the functions of the source electrode 24 and the drain electrode 25 vary depending on the polarity of the voltage to be written, the name cannot be determined by the operation. Therefore, for convenience, one is called the source electrode 24 and the other is called the drain electrode 25.
近年、有機半導体や酸化物半導体が登場し、２００℃以下の低温で薄膜トランジスタを作製できることが示され、プラスチック基板を用いたフレキシブルディスプレイへの期待が高まっている。フレキシブルという特長以外に、軽量、壊れにくい、薄型化できるというメリットも期待されている。また、印刷法を用いて薄膜トランジスタを形成することにより、安価で大面積なディスプレイが期待されている。ディスプレイとしては、液晶ディスプレイ、電子ペーパー、有機ＥＬディスプレイ等が挙げられる。 In recent years, organic semiconductors and oxide semiconductors have appeared, and it has been shown that thin film transistors can be manufactured at a low temperature of 200 ° C. or lower, and expectations for flexible displays using plastic substrates are increasing. In addition to the feature of flexibility, it is also expected to be light, hard to break, and thin. Further, an inexpensive and large-area display is expected by forming a thin film transistor using a printing method. Examples of the display include a liquid crystal display, electronic paper, and an organic EL display.
ところで、液晶ディスプレイや電子ペーパーに用いる薄膜トランジスタにはボトムゲート型及びトップゲート型がある。ボトムゲート型は、基板２１、ゲート電極２２１、ゲート絶縁層２３、ソース電極２４・ドレイン電極２５及び半導体２６の順に積層される。トップゲート型は、基板２１、ソース電極２４・ドレイン電極２５及び半導体２６、ゲート絶縁層２３、ゲート電極２２１の順に積層される。いずれも半導体２６はソース電極２４・ドレイン電極２５の間隙に形成されており、ソース電極２４・ドレイン電極２５を先に付けたボトムコンタクト型と、半導体２６を先に付けたトップコンタクト型がある。通常、ゲート電極２２１はゲート配線２２２に、ソース電極２４はソース配線２４４に、ドレイン電極２５は画素電極２８に接続されている。また、ゲート電極２２と同じ層にキャパシタ電極３０が設けられ、画素電極２８との間で蓄積キャパシタを形成するとともに、キャパシタ配線１０１に接続されている。 By the way, there are a bottom gate type and a top gate type in thin film transistors used for liquid crystal displays and electronic paper. In the bottom gate type, the substrate 21, the gate electrode 221, the gate insulating layer 23, the source electrode 24 / drain electrode 25, and the semiconductor 26 are stacked in this order. In the top gate type, the substrate 21, the source electrode 24, the drain electrode 25, the semiconductor 26, the gate insulating layer 23, and the gate electrode 221 are stacked in this order. In any case, the semiconductor 26 is formed in the gap between the source electrode 24 and the drain electrode 25, and there are a bottom contact type in which the source electrode 24 and the drain electrode 25 are attached first, and a top contact type in which the semiconductor 26 is attached first. Usually, the gate electrode 221 is connected to the gate wiring 222, the source electrode 24 is connected to the source wiring 244, and the drain electrode 25 is connected to the pixel electrode 28. A capacitor electrode 30 is provided in the same layer as the gate electrode 22, and a storage capacitor is formed between the pixel electrode 28 and connected to the capacitor wiring 101.
上記画素電極２８の電位が、画素の表示を決定する。薄膜トランジスタの構造がトップゲート型の場合には、下層にある画素電極２８の電位を薄膜トランジスタの表面に引き出す必要がある。ゲート絶縁層２３の開口部２３ｏと、ゲート絶縁層２３の開口部２３ｏと同じ位置に開口部２９ｏを有する層間絶縁膜２９と、ゲート絶縁層２３の開口部２３ｏと層間絶縁膜２９の開口部２９ｏとの開口部で画素電極２８に接続された上部画素電極１１が必要である。薄膜トランジスタの構造がボトムゲート型の場合でも、画素の有効面積を大きくするため、画素電極２８上に開口部２９ｏを有する層間絶縁膜２９と、層間絶縁膜２９の開口部２９ｏで画素電極２８に接続された上部画素電極３１があると望ましい。半導体２６と層間絶縁膜２９の間には、半導体２６の特性変化を防止するための封止層２７を設けてもよい。 The potential of the pixel electrode 28 determines the display of the pixel. When the structure of the thin film transistor is a top gate type, it is necessary to draw out the potential of the pixel electrode 28 in the lower layer to the surface of the thin film transistor. The opening 23o of the gate insulating layer 23, the interlayer insulating film 29 having the opening 29o at the same position as the opening 23o of the gate insulating layer 23, the opening 23o of the gate insulating layer 23, and the opening 29o of the interlayer insulating film 29 The upper pixel electrode 11 connected to the pixel electrode 28 at the opening is required. Even when the structure of the thin film transistor is a bottom gate type, in order to increase the effective area of the pixel, the interlayer insulating film 29 having the opening 29o on the pixel electrode 28 and the opening 29o of the interlayer insulating film 29 are connected to the pixel electrode 28. It is desirable that the upper pixel electrode 31 is provided. A sealing layer 27 for preventing characteristic changes of the semiconductor 26 may be provided between the semiconductor 26 and the interlayer insulating film 29.
このように、ボトムゲート型では層間絶縁膜２９に、トップゲート型ではゲート絶縁層２３及び層間絶縁膜２９に開口部が必要である。しかし、ゲート絶縁層２３及び層間絶縁膜２９の絶縁膜は一般にパターニングが難しいという問題があった。絶縁膜のパターニングにフォトリソグラフィ法を用いる場合、緩衝フッ酸でウェットエッチングができるＳｉＯ２を除いては、ドライエッチングを用いるか、リフトオフするかしか方法がない。しかし、孤立開口を形成するために島状レジストを用いたリフトオフを行う場合、全てのレジストを除去するのが難しく、レジストが残りやすいという欠点があった。また近年、ポリビニルフェノール等の有機絶縁膜が薄膜トランジスタに用いられるようになった。しかしスピンコート等で全面に塗布することは容易であるが、パターニングは難しい。例えばゲート絶縁層２３及び層間絶縁膜２９の形成に印刷法を用いる場合、小さな孤立開口を有する膜を形成しようとすると、インクのダレによってゲート絶縁層２３及び層間絶縁膜２９の開口部が塞がりやすい。
本発明は、開口部を有するゲート絶縁膜や層間絶縁膜を形成する際に有利な形状を有する薄膜トランジスタアレイ及びその製造方法を提供することである。 An object of the present invention is to provide a thin film transistor array having a shape advantageous when forming a gate insulating film or an interlayer insulating film having an opening, and a method for manufacturing the same.
本発明の請求項１に係る発明は、基板と、基板上に形成された複数のゲート配線及び複数のゲート配線に接続された複数のゲート電極と、ゲート配線及びゲート電極と同一層に隔離して形成された複数のキャパシタ配線及びキャパシタ配線に接続された複数のキャパシタ電極と、ゲート配線及びゲート電極とキャパシタ配線及びキャパシタ電極とを覆うように形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された複数のソース配線及びソース配線に接続された複数のソース電極と、ソース配線及びソース電極の同一層に隔離して形成された複数の画素電極及び画素電極に接続された複数のドレイン電極と、ソース電極とドレイン電極との間隙に形成された複数の半導体パターンと、画素電極上に形成された開口部を有する層間絶縁膜と、層間絶縁膜上に形成され、画素電極に接続された上部画素電極と、を有し、層間絶縁膜の開口部が、複数の画素電極にまたがって連続したストライプ構造であることを特徴とする薄膜トランジスタアレイとしたものである。 According to a first aspect of the present invention, a substrate, a plurality of gate wirings formed on the substrate, a plurality of gate electrodes connected to the plurality of gate wirings, and the gate wiring and the gate electrodes are separated in the same layer. A plurality of capacitor wires connected to the capacitor wires, a gate insulating film formed so as to cover the gate wires, the gate electrodes, the capacitor wires, and the capacitor electrodes; and a gate insulating film formed on the gate insulating film. A plurality of source lines connected to the source lines, a plurality of source electrodes connected to the source lines, a plurality of pixel electrodes formed on the same layer of the source lines and the source electrodes, and a plurality of drain electrodes connected to the pixel electrodes A plurality of semiconductor patterns formed in the gap between the source electrode and the drain electrode, an interlayer insulating film having an opening formed on the pixel electrode, An upper pixel electrode connected to the pixel electrode, and the opening of the interlayer insulating film has a continuous stripe structure across the plurality of pixel electrodes. It is an array.
本発明の請求項２に係る発明は、ゲート絶縁膜または層間絶縁膜が有機物であることを特徴とする請求項１に記載の薄膜トランジスタアレイとしたものである。 The invention according to claim 2 of the present invention is the thin film transistor array according to claim 1, wherein the gate insulating film or the interlayer insulating film is an organic substance.
本発明の請求項３に係る発明は、半導体パターンが有機半導体または酸化物半導体であることを特徴とする請求項１又は２に記載の薄膜トランジスタアレイとしたものである。 According to a third aspect of the present invention, there is provided the thin film transistor array according to the first or second aspect, wherein the semiconductor pattern is an organic semiconductor or an oxide semiconductor.
本発明の請求項４に係る発明は、基板と、基板上に形成された複数のソース配線及びソース配線に接続された複数のソース電極と、ソース配線及びソース電極と同一層に隔離して形成された複数の画素電極及び画素電極に接続された複数のドレイン電極と、ソース電極とドレイン電極との間隔に形成された複数の半導体パターンと、画素電極上に形成された第１の開口部を有する複数のゲート絶縁膜と、ゲート絶縁膜上に形成された複数のゲート配線及びゲート配線に接続された複数のゲート電極と、ゲート配線及びゲート電極と同一層に隔離して形成された複数のキャパシタ配線及びキャパシタ配線に接続された複数のキャパシタ電極と、画素電極上に形成された第２の開口部を有する層間絶縁膜と、層間絶縁膜上に形成され、画素電極に接続された上部画素電極と、を有し、ゲート絶縁膜の第１の開口部が、複数の画素電極にまたがって連続したストライプ形状であることを特徴とする薄膜トランジスタアレイとしたものである。 According to a fourth aspect of the present invention, a substrate, a plurality of source lines formed on the substrate, a plurality of source electrodes connected to the source lines, and the source lines and the source electrodes are formed in the same layer. A plurality of pixel electrodes, a plurality of drain electrodes connected to the pixel electrodes, a plurality of semiconductor patterns formed at intervals between the source electrodes and the drain electrodes, and a first opening formed on the pixel electrodes. A plurality of gate insulating films, a plurality of gate wirings formed on the gate insulating film, a plurality of gate electrodes connected to the gate wirings, and a plurality of gate wirings and a plurality of gate electrodes formed on the same layer as the gate electrodes. A capacitor wiring and a plurality of capacitor electrodes connected to the capacitor wiring; an interlayer insulating film having a second opening formed on the pixel electrode; and an interlayer insulating film formed on the interlayer insulating film. It has an upper pixel electrode connection, the first opening of the gate insulating film, in which a thin film transistor array, which is a continuous stripe across a plurality of pixel electrodes.
本発明の請求項５に係る発明は、層間絶縁膜の第２の開口部が、複数の画素電極にまたがって連続したストライプ構造であることを特徴とする請求項４に記載の薄膜トランジスタアレイとしたものである。 The invention according to claim 5 of the present invention is the thin film transistor array according to claim 4, wherein the second opening of the interlayer insulating film has a stripe structure continuous across a plurality of pixel electrodes. Is.
本発明の請求項６に係る発明は、ゲート絶縁膜または層間絶縁膜が有機物であることを特徴とする請求項４又は５に記載の薄膜トランジスタアレイとしたものである。 The invention according to claim 6 of the present invention is the thin film transistor array according to claim 4 or 5, wherein the gate insulating film or the interlayer insulating film is an organic substance.
本発明の請求項７に係る発明は、半導体パターンが有機半導体または酸化物半導体であることを特徴とする請求項４乃至６のいずれかに記載の薄膜トランジスタアレイとしたものである。 The invention according to claim 7 of the present invention is the thin film transistor array according to any one of claims 4 to 6, wherein the semiconductor pattern is an organic semiconductor or an oxide semiconductor.
本発明の請求項８に係る発明は、基板を準備し、基板上にゲート配線及びゲート配線に接続されたゲート電極とキャパシタ配線及びキャパシタ配線に接続されたキャパシタ電極を形成し、ゲート配線及びゲート電極とキャパシタ配線及びキャパシタ電極とを覆うようにゲート絶縁膜を形成し、ゲート絶縁膜上にソース配線及びソース配線に接続されたソース電極と画素電極及び画素電極に接続されたドレイン電極を形成し、ソース電極とドレイン電極との間隙に半導体パターンを形成し、画素電極上に開口部を有する層間絶縁膜を形成し、画素電極に接続された上部画素電極を形成し、層間絶縁膜の開口部が、複数の画素電極にまたがって連続したストライプ構造であることを特徴とする薄膜トランジスタアレイの製造方法としたものである。 According to an eighth aspect of the present invention, a substrate is prepared, and a gate wiring and a gate electrode connected to the gate wiring, a capacitor wiring and a capacitor electrode connected to the capacitor wiring are formed on the substrate, and the gate wiring and the gate are formed. A gate insulating film is formed to cover the electrode, the capacitor wiring, and the capacitor electrode, and a source electrode connected to the source wiring, the source electrode connected to the source wiring, a pixel electrode, and a drain electrode connected to the pixel electrode are formed on the gate insulating film. A semiconductor pattern is formed in the gap between the source electrode and the drain electrode, an interlayer insulating film having an opening is formed on the pixel electrode, an upper pixel electrode connected to the pixel electrode is formed, and an opening in the interlayer insulating film is formed Is a method of manufacturing a thin film transistor array characterized by having a continuous stripe structure across a plurality of pixel electrodes
本発明の請求項９に係る発明は、ゲート絶縁膜または層間絶縁膜が有機物であることを特徴とする請求項８に記載の薄膜トランジスタアレイの製造方法としたものである。 The invention according to claim 9 of the present invention is the method of manufacturing a thin film transistor array according to claim 8, wherein the gate insulating film or the interlayer insulating film is an organic substance.
本発明の請求項１０に係る発明は、半導体パターンが有機半導体または酸化物半導体であることを特徴とする請求項８又は９に記載の薄膜トランジスタアレイの製造方法としたものである。 The invention according to claim 10 of the present invention is the thin film transistor array manufacturing method according to claim 8 or 9, wherein the semiconductor pattern is an organic semiconductor or an oxide semiconductor.
本発明の請求項１１に係る発明は、ゲート絶縁膜または層間絶縁膜は、リフトオフまたは印刷法を用いて形成されることを特徴とする請求項８乃至１０のいずれかに記載の薄膜トランジスタアレイの製造方法としたものである。 The invention according to claim 11 of the present invention is characterized in that the gate insulating film or the interlayer insulating film is formed by using a lift-off method or a printing method, wherein the thin film transistor array according to any one of claims 8 to 10 is manufactured. It is a method.
本発明の請求項１２に係る発明は、基板を準備し、基板上に半導体パターンを形成し、
半導体パターンがソース電極とドレイン電極の間隙に入るようにソース配線及びソース配線に接続されたソース電極と画素電極及び画素電極に接続されたドレイン電極を形成し、画素電極上に第１の開口部を有するゲート絶縁膜を形成し、ゲート絶縁膜上にゲート配線及びゲート配線に接続されたゲート電極とキャパシタ配線及びキャパシタ配線に接続されたキャパシタ電極を形成し、画素電極上に第２の開口部を有する層間絶縁膜を形成し、画素電極に接続された上部画素電極を形成し、ゲート絶縁膜の第１の開口部が、画素電極にまたがって連続したストライプ構造であることを特徴とする薄膜トランジスタアレイの製造方法としたものである。
The invention according to claim 12 of the present invention provides a substrate, forms a semiconductor pattern on the substrate,
A source electrode connected to the source wiring, the source electrode connected to the source wiring, a pixel electrode, and a drain electrode connected to the pixel electrode are formed so that the semiconductor pattern enters a gap between the source electrode and the drain electrode, and a first opening is formed on the pixel electrode A gate wiring connected to the gate wiring, a capacitor electrode connected to the capacitor wiring, and a capacitor electrode connected to the capacitor wiring, and a second opening on the pixel electrode. And an upper pixel electrode connected to the pixel electrode, wherein the first opening of the gate insulating film has a continuous stripe structure across the pixel electrode. This is a method for manufacturing an array.
本発明の請求項１３に係る発明は、層間絶縁膜の第２の開口部が、画素電極にまたがって連続したストライプ形状であることを特徴とする請求項１２に記載の薄膜トランジスタアレイの製造方法としたものである。 The invention according to claim 13 of the present invention is the thin film transistor array manufacturing method according to claim 12, wherein the second opening of the interlayer insulating film has a stripe shape continuous across the pixel electrode. It is a thing.
本発明の請求項１４に係る発明は、ゲート絶縁膜または層間絶縁膜が有機物であることを特徴とする請求項１２又は１３に記載の薄膜トランジスタアレイの製造方法としたものである。 The invention according to claim 14 of the present invention is the method of manufacturing a thin film transistor array according to claim 12 or 13, wherein the gate insulating film or the interlayer insulating film is an organic substance.
本発明の請求項１５に係る発明は、半導体パターンが有機半導体または酸化物半導体であることを特徴とする請求項１２乃至１４のいずれかに記載の薄膜トランジスタアレイの製造方法としたものである。 The invention according to claim 15 of the present invention is the method of manufacturing a thin film transistor array according to any one of claims 12 to 14, wherein the semiconductor pattern is an organic semiconductor or an oxide semiconductor.
本発明の請求項１６に係る発明は、ゲート絶縁膜または層間絶縁膜は、リフトオフまたは印刷法を用いて形成されることを特徴とする請求項１２乃至１５のいずれかに記載の薄膜トランジスタアレイの形成方法としたものである。 The invention according to claim 16 of the present invention is characterized in that the gate insulating film or the interlayer insulating film is formed by using a lift-off method or a printing method, wherein the thin film transistor array according to any one of claims 12 to 15 is formed. It is a method.
本発明によれば、開口部を有するゲート絶縁膜や層間絶縁膜を形成する際に有利な形状を有する薄膜トランジスタアレイ及びその製造方法を提供することができる。 According to the present invention, it is possible to provide a thin film transistor array having an advantageous shape when forming a gate insulating film or an interlayer insulating film having an opening, and a method for manufacturing the same.
本発明の実施の形態について、以下に図面を参照して詳細に説明する。以下、参照する図面は、説明を判り易くするために縮尺は正確には描かれていない。なお、実施の形態において、同一構成要件には同一符号を付け、実施の形態の間において重複する説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the following, the drawings to be referred to are not drawn to scale for ease of explanation. Note that, in the embodiments, the same constituent elements are denoted by the same reference numerals, and redundant description among the embodiments is omitted.
［第１の実施の形態］
図１（ａ）に示すように本発明の第１の実施の形態に係る薄膜トランジスタアレイ１００はボトムゲート型の構造であり４画素領域を示す平面配置図である。実際には、もっと複数の薄膜トランジスタを並べたアレイとして用いられる。薄膜トランジスタアレイ１００は、基板１、ゲート電極２、ゲート配線２２、ゲート絶縁膜３、ソース電極４、ソース配線４２、ドレイン電極５、画素電極８、半導体６、封止層７、開口部９ｏを有する層間絶縁膜９、キャパシタ電極１０、キャパシタ配線２０及び上部画素電極１１を備えている。層間絶縁膜９の開口部９ｏは、複数の画素電極８にまたがるストライプ状に形成されて、層間絶縁膜９の開口部９ｏがソース配線４２に平行である。図１（ｂ）は、図１（ａ）のＡＡ−ＡＡの断面図であり、図１（ｃ）は、図１（ａ）のＡ−Ａの断面図である。
[First Embodiment]
As shown in FIG. 1A, the thin film transistor array 100 according to the first embodiment of the present invention has a bottom gate structure and is a plan layout view showing four pixel regions. Actually, it is used as an array in which a plurality of thin film transistors are arranged. The thin film transistor array 100 includes a substrate 1, a gate electrode 2, a gate wiring 22, a gate insulating film 3, a source electrode 4, a source wiring 42, a drain electrode 5, a pixel electrode 8, a semiconductor 6, a sealing layer 7, and an opening 9o. An interlayer insulating film 9, a capacitor electrode 10, a capacitor wiring 20, and an upper pixel electrode 11 are provided. The openings 9 o of the interlayer insulating film 9 are formed in a stripe shape extending over the plurality of pixel electrodes 8, and the openings 9 o of the interlayer insulating film 9 are parallel to the source wiring 42. 1B is a cross-sectional view taken along the line AA-AA in FIG. 1A, and FIG. 1C is a cross-sectional view taken along the line AA in FIG.
図２（ａ）に示すように本発明の第１の実施の形態に係る薄膜トランジスタアレイ２００はボトムゲート型の構造であり４画素領域を示す平面配置図である。実際には、もっと複数の薄膜トランジスタを並べたアレイとして用いられる。薄膜トランジスタアレイ２００は、基板１、ゲート電極２、ゲート配線２２、ゲート絶縁膜３、ソース電極４、ソース配線４２、ドレイン電極５、画素電極８、半導体６、封止層７、開口部９ｏを有する層間絶縁膜９、キャパシタ電極１０、キャパシタ配線２０及び上部画素電極１１を備えている。層間絶縁膜９の開口部９ｏは、複数の画素電極８にまたがるストライプ状に形成されて、層間絶縁膜９の開口部９ｏがゲート配線２２に平行である。層間絶縁膜９の開口部９ｏがソース配線４２と重なる部分では封止層７が絶縁層の役割を有している。図２（ｂ）は、図２（ａ）のＢＢ−ＢＢの断面図であり、図２（ｃ）は、図２（ａ）のＢ−Ｂの断面図である。 As shown in FIG. 2A, the thin film transistor array 200 according to the first embodiment of the present invention has a bottom gate structure and is a plan layout view showing four pixel regions. Actually, it is used as an array in which a plurality of thin film transistors are arranged. The thin film transistor array 200 includes a substrate 1, a gate electrode 2, a gate wiring 22, a gate insulating film 3, a source electrode 4, a source wiring 42, a drain electrode 5, a pixel electrode 8, a semiconductor 6, a sealing layer 7, and an opening 9o. An interlayer insulating film 9, a capacitor electrode 10, a capacitor wiring 20, and an upper pixel electrode 11 are provided. The openings 9 o of the interlayer insulating film 9 are formed in a stripe shape extending over the plurality of pixel electrodes 8, and the openings 9 o of the interlayer insulating film 9 are parallel to the gate wiring 22. The sealing layer 7 serves as an insulating layer in a portion where the opening 9 o of the interlayer insulating film 9 overlaps with the source wiring 42. 2B is a cross-sectional view taken along the line BB-BB in FIG. 2A, and FIG. 2C is a cross-sectional view taken along the line BB in FIG.
図１（ａ）及び図２（ａ）に示すように、本発明の第１の実施の形態に係る薄膜トランジスタアレイ１００及び２００は、層間絶縁膜９の開口部９ｏが複数の画素電極８にまたがるストライプ構造である。 As shown in FIGS. 1A and 2A, in the thin film transistor arrays 100 and 200 according to the first embodiment of the present invention, the openings 9o of the interlayer insulating film 9 extend over the plurality of pixel electrodes 8. It is a stripe structure.
ストライプ構造は、図１（ａ）、図２（ａ）や図５（ａ）のような直線状に限定されるものではなく、図５（ｂ）や図５（ｃ）のような形状を用いることができる。いずれにしても、層間絶縁膜９の開口部９ｏが複数画素にまたがって形成されることが特徴である。 The stripe structure is not limited to the linear shape as shown in FIGS. 1 (a), 2 (a) and 5 (a), but has a shape as shown in FIGS. 5 (b) and 5 (c). Can be used. In any case, the opening 9o of the interlayer insulating film 9 is characterized by being formed across a plurality of pixels.
従来の孤立開口では、図６に示すように開口の狭さく化や潰れが起き易い。例えばリフトオフで開口部を有するパターンを形成する場合には、露光や現像の面内分布によるレジストパターンの消失、レジストパターンの密着不良により成膜前にレジストが取れてしまうこと等によって起こる。また例えば印刷法を用いて開口部を有するパターンを形成する場合には、部分的にインクの出が良すぎると起こる。 In the conventional isolated opening, the opening is easily narrowed or crushed as shown in FIG. For example, when a pattern having an opening is formed by lift-off, the resist pattern disappears due to an in-plane distribution during exposure or development, or the resist is removed before film formation due to poor adhesion of the resist pattern. Further, for example, when a pattern having an opening is formed by using a printing method, it occurs when ink is partially ejected.
それに対し、ストライプ開口ｓｏでは、リフトオフでの光量分布、現像分布、密着不良や、印刷法でのインク量分布があっても、わずかな寸法変化で済む。孤立開口では四方から影響が及ぶのに対し、ストライプでは２方向からの影響に留まるからである。このように、層間絶縁膜２９の開口部２９ｏが画素単独である従来構造（図１１参照）に比べて形成が容易であり、かつ寸法精度がよい。 On the other hand, in the stripe opening so, even if there is a light amount distribution in lift-off, a development distribution, adhesion failure, and an ink amount distribution in the printing method, a slight dimensional change is sufficient. This is because the isolated aperture affects from four directions, whereas the stripe only affects the effect from two directions. In this way, the opening 29o of the interlayer insulating film 29 is easier to form and has better dimensional accuracy than the conventional structure (see FIG. 11) in which the pixel is a single pixel.
基板１としては、表面が平坦な絶縁体であればよく、例えばガラスを用いることができるが、プラスチック、例えばポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルフォン（ＰＥＳ）、ポリイミド（ＰＩ）、ポリアミドイミド、ナイロン等を用いることにより、フレキシブルな薄膜トランジスタとすることができ、フレキシブルディスプレイの部品として用いることができる。 The substrate 1 may be an insulator having a flat surface. For example, glass can be used, but plastic such as polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), polyimide ( By using PI), polyamideimide, nylon or the like, a flexible thin film transistor can be obtained and used as a component of a flexible display.
ゲート電極２、ゲート配線２２としては、Ａｌ、Ａｇ、Ａｕ、Ｎｉ、Ｃｕ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ等の各種金属やＩＴＯ等の導電材料を用いることができる。ゲート電極２、ゲート配線２２のパターニング法としては、全面成膜後にレジストパターン形成してエッチング後にレジスト除去する方法や、印刷法で直接形成する方法等がある。印刷法の場合、Ａｇインク、Ａｕインク、Ｎｉインク、Ｃｕインク等を用いることができる。 As the gate electrode 2 and the gate wiring 22, various metals such as Al, Ag, Au, Ni, Cu, Ta, Cr, Mo, and W, and conductive materials such as ITO can be used. As a patterning method of the gate electrode 2 and the gate wiring 22, there are a method of forming a resist pattern after film formation on the entire surface and removing the resist after etching, a method of directly forming by a printing method, and the like. In the case of the printing method, Ag ink, Au ink, Ni ink, Cu ink, or the like can be used.
ゲート絶縁膜３としては、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３等の無機絶縁膜や、ポリビニルフェノール（ＰＶＰ）、エポキシ、アクリル等の有機絶縁膜を用いることができる。図１（ａ）及び図２（ａ）の場合、電極接続部以外は全面に形成すればよいので、例えば電極接続部をテープ等で覆っておいてスパッタリング法、真空蒸着法、スピンコート法、ダイコート法等の方法で形成し、テープを剥がせばよい。 As the gate insulating film 3, an inorganic insulating film such as SiO 2 , SiN, SiON, Al 2 O 3 or an organic insulating film such as polyvinylphenol (PVP), epoxy, or acrylic can be used. In the case of FIG. 1 (a) and FIG. 2 (a), it suffices to form the entire surface other than the electrode connection portion. For example, the electrode connection portion is covered with a tape or the like, and the sputtering method, vacuum deposition method, spin coating method, It may be formed by a method such as a die coating method and the tape may be peeled off.
ソース電極４、ソース配線４２、ドレイン電極５、画素電極８としては、Ａｇ、Ａｕ、Ｎｉ、Ｃｕ等の各種金属や、ＩＴＯ等の導電材料を用いることができる。ソース電極４、ソース配線４２、ドレイン電極５、画素電極８の形成方法としては、スクリーン印刷法、オフセット印刷法、反転印刷法等の印刷法や、全面成膜後にレジストパターンを形成しエッチング後にレジスト除去する方法等がある。ソース電極４とドレイン電極５とは書き込む電圧の極性によって変わるため、動作で名称を決められない。そこで、本発明の実施の形態においては、ソース配線４２に接続されている方をソース電極４、画素電極８に接続されている方をドレイン電極５と呼ぶことにする。 As the source electrode 4, the source wiring 42, the drain electrode 5, and the pixel electrode 8, various metals such as Ag, Au, Ni, and Cu, and conductive materials such as ITO can be used. The source electrode 4, the source wiring 42, the drain electrode 5, and the pixel electrode 8 may be formed by a printing method such as a screen printing method, an offset printing method, or a reverse printing method, There is a method to remove it. Since the source electrode 4 and the drain electrode 5 change depending on the polarity of the voltage to be written, the names cannot be determined by the operation. Therefore, in the embodiment of the present invention, the one connected to the source wiring 42 is called the source electrode 4, and the one connected to the pixel electrode 8 is called the drain electrode 5.
半導体６としては、有機半導体や、酸化物半導体を用いることができる。有機半導体や酸化物半導体は、成膜温度が室温〜２００℃以下なので、前述のプラスチック基板１上に形成することができる。 As the semiconductor 6, an organic semiconductor or an oxide semiconductor can be used. An organic semiconductor or an oxide semiconductor can be formed on the above-described plastic substrate 1 because the film formation temperature is room temperature to 200 ° C. or lower.
有機半導体としては、ポリチオフェン誘導体、ポリフェニレンビニレン誘導体、ポリチエニレンビニレン誘導体、ポリアリルアミン誘導体、ポリアセチレン誘導体、アセン誘導体、オリゴチオフェン誘導体等を用いることができる。有機半導体の形成方法としては、ディスペンス、インクジェット、オフセット、フレキソ等の印刷法や、マスク蒸着法を用いることができる。 As the organic semiconductor, a polythiophene derivative, a polyphenylene vinylene derivative, a polythienylene vinylene derivative, a polyallylamine derivative, a polyacetylene derivative, an acene derivative, an oligothiophene derivative, or the like can be used. As a method for forming the organic semiconductor, a printing method such as dispensing, ink jetting, offset, flexo or the like, or a mask vapor deposition method can be used.
酸化物半導体としては、Ｉｎ２Ｏ３、Ｇａ２Ｏ３、ＺｎＯ、ＳｎＯ２、ＭｇＯ、ＷＯ、あるいはそれらの組み合わせ組成物、例えばＩｎＧａＺｎＯ系、ＩｎＧａＳｎＯ系、ＩｎＧａＺｎＭｇＯ系等を用いることができる。酸化物半導体の形成方法としては、スパッタリング法、真空蒸着法、レーザアブレーション法等を用いて成膜後、レジストパターンを形成してエッチングし、レジスト除去する方法や、あらかじめレジストパターンを形成しておき全面成膜後リフトオフする方法を用いることができる。また、半導体６は前述のソース電極４、ソース配線４２、ドレイン電極５、画素電極８より先に形成してもよい。 As the oxide semiconductor, In 2 O 3 , Ga 2 O 3 , ZnO, SnO 2 , MgO, WO, or a combination composition thereof, for example, an InGaZnO system, an InGaSnO system, an InGaZnMgO system, or the like can be used. As a method for forming an oxide semiconductor, after forming a film using a sputtering method, a vacuum evaporation method, a laser ablation method, or the like, a resist pattern is formed and etched to remove the resist, or a resist pattern is formed in advance. A method of lifting off after film formation on the entire surface can be used. The semiconductor 6 may be formed before the source electrode 4, the source wiring 42, the drain electrode 5, and the pixel electrode 8 described above.
ここで、半導体６の表面を覆う封止層７を形成してもよい。封止層７は、半導体６が上層（例えば層間絶縁膜９）の影響によって特性変化するのを防止することができる。半導体６が有機物の場合、フッ素樹脂が好適に用いられる。また半導体６が酸化物の場合、フッ素樹脂の他に、ＳｉＯＮ等の無機膜も好適である。フッ素樹脂は、スクリーン印刷、フレキソ印刷等の印刷法により形成できる。また無機膜は、リフトオフによって形成できる。 Here, a sealing layer 7 covering the surface of the semiconductor 6 may be formed. The sealing layer 7 can prevent the semiconductor 6 from changing characteristics due to the influence of the upper layer (for example, the interlayer insulating film 9). When the semiconductor 6 is an organic material, a fluororesin is preferably used. When the semiconductor 6 is an oxide, an inorganic film such as SiON is also suitable in addition to the fluororesin. The fluororesin can be formed by a printing method such as screen printing or flexographic printing. The inorganic film can be formed by lift-off.
次に、本発明の特徴である層間絶縁膜９を形成する。層間絶縁膜９は、配線等が表示に影響するのを防止する役割を有しており、ボトムゲート型の場合には特にソース配線４２を覆うことが必須である。しかしゲート配線２２、キャパシタ配線２０を覆うことは必須ではないので、層間絶縁膜９の開口９ｏを、ソース配線４２に平行なストライプとすることができる（図１（ａ）参照）。この場合、後述する上部画素電極１１は、ゲート配線２２上には設けないことが望ましい。また、前述の封止層７がソース配線４２の一部を覆っている場合、層間絶縁膜９の開口部９ｏを封止層７に重ねることにより、ゲート配線２２に平行なストライプとすることができる（図２（ａ）参照）。 Next, an interlayer insulating film 9 which is a feature of the present invention is formed. The interlayer insulating film 9 has a role of preventing the wiring and the like from affecting the display. In the case of the bottom gate type, it is essential to cover the source wiring 42 in particular. However, since it is not essential to cover the gate wiring 22 and the capacitor wiring 20, the opening 9o of the interlayer insulating film 9 can be a stripe parallel to the source wiring 42 (see FIG. 1A). In this case, it is desirable not to provide the upper pixel electrode 11 described later on the gate wiring 22. Further, when the sealing layer 7 covers a part of the source wiring 42, the opening 9 o of the interlayer insulating film 9 is overlapped with the sealing layer 7 to form a stripe parallel to the gate wiring 22. (See FIG. 2 (a)).
層間絶縁膜９の材料としては、ポリビニルフェノール（ＰＶＰ）、エポキシ、アクリル等の樹脂や、ＳｉＯＮ等の無機膜を用いることができる。層間絶縁膜９の形成方法としては、スクリーン印刷、反転印刷、フレキソ印刷等の印刷法や、全面塗布して露光・現像する方法（樹脂が感光性を有する場合）、リフトオフ等を用いることができる。 As a material for the interlayer insulating film 9, a resin such as polyvinylphenol (PVP), epoxy, or acrylic, or an inorganic film such as SiON can be used. As a method for forming the interlayer insulating film 9, a printing method such as screen printing, reversal printing, flexographic printing, a method of applying and exposing and developing the entire surface (when the resin has photosensitivity), lift-off, and the like can be used. .
最後に、上部画素電極１１を形成する。上部画素電極１１は、層間絶縁膜９の開口部９ｏを介して画素電極８に接続された電極であり、表示有効面積を大きくする役割を果たす。上部画素電極１１の材料としてはＡｌ、Ａｇ、Ａｕ、Ｎｉ、Ｔａ、Ｃｒ等の金属や、ＩＴＯ等の導電膜を用いることができる。上部画素電極１１の形成方法としては、スクリーン印刷等の印刷法や、全面成膜後にレジストパターンを形成しエッチング後にレジスト除去する方法や、リフトオフ等を用いることができる。 Finally, the upper pixel electrode 11 is formed. The upper pixel electrode 11 is an electrode connected to the pixel electrode 8 through the opening 9o of the interlayer insulating film 9, and plays a role of increasing the display effective area. As the material of the upper pixel electrode 11, a metal such as Al, Ag, Au, Ni, Ta, or Cr, or a conductive film such as ITO can be used. As a method of forming the upper pixel electrode 11, a printing method such as screen printing, a method of forming a resist pattern after film formation on the entire surface and removing the resist after etching, lift-off, or the like can be used.
［第２の実施の形態］
図３（ａ）に示すように、本発明の実施の形態に係る薄膜トランジスタアレイ３００はトップゲート型の構造であり４画素領域を示す平面配置図を示している。実際には、もっと複数の薄膜トランジスタを並べたアレイとして用いられる。薄膜トランジスタアレイ３００は、基板１、バリア層１２、半導体６、ソース電極４兼ソース配線４２、ドレイン電極５、画素電極８、開口部３ｏを有するゲート絶縁膜３、ゲート電極２兼ゲート配線２２、キャパシタ電極１０兼キャパシタ配線２０、開口部９ｏを有する層間絶縁膜９、上部画素電極１１を備えている。ゲート絶縁膜３の開口部３ｏはストライプ状に形成されて、ゲート配線２２に平行である。層間絶縁膜９の開口部９ｏは、複数の画素電極８にまたがるストライプ状に形成されて、ゲート配線２２に平行である。図３（ｂ）は、図３（ａ）のＣＣ−ＣＣの断面図であり、図３（ｃ）は、図３（ａ）のＣ−Ｃの断面図である。
[Second Embodiment]
As shown in FIG. 3A, the thin film transistor array 300 according to the embodiment of the present invention has a top-gate structure, and shows a plan layout showing four pixel regions. Actually, it is used as an array in which a plurality of thin film transistors are arranged. The thin film transistor array 300 includes a substrate 1, a barrier layer 12, a semiconductor 6, a source electrode 4 and source wiring 42, a drain electrode 5, a pixel electrode 8, a gate insulating film 3 having an opening 3o, a gate electrode 2 and gate wiring 22, and a capacitor. An electrode 10 and capacitor wiring 20, an interlayer insulating film 9 having an opening 9 o, and an upper pixel electrode 11 are provided. The opening 3 o of the gate insulating film 3 is formed in a stripe shape and is parallel to the gate wiring 22. The opening 9 o of the interlayer insulating film 9 is formed in a stripe shape extending over the plurality of pixel electrodes 8 and is parallel to the gate wiring 22. 3B is a cross-sectional view taken along CC-CC in FIG. 3A, and FIG. 3C is a cross-sectional view taken along CC in FIG.
図４（ａ）に示すように、本発明の実施の形態に係る薄膜トランジスタアレイ４００はトップゲート型の構造であり４画素領域を示す平面配置図を示している。実際には、もっと複数の薄膜トランジスタを並べたアレイとして用いられる。薄膜トランジスタアレイ４００は、基板１、バリア層１２、半導体６、ソース電極４兼ソース配線４２、ドレイン電極５、画素電極８、開口部３ｏを有するゲート絶縁膜３、ゲート電極２兼ゲート配線２２、キャパシタ電極１０兼キャパシタ配線２０、開口部９ｏを有する層間絶縁膜９、上部画素電極１１を備えている。ゲート絶縁膜３の開口部３ｏはストライプ状に形成されて、ソース配線４２に平行である。層間絶縁膜９の開口部９ｏは、複数の画素電極８にまたがるストライプ状に形成されて、ゲート配線２２に平行である。図４（ｂ）は、図４（ａ）のＤＤ−ＤＤの断面図であり、図４（ｃ）は、図４（ａ）のＤ−Ｄの断面図である。 As shown in FIG. 4A, the thin film transistor array 400 according to the embodiment of the present invention has a top-gate structure and shows a plan layout showing four pixel regions. Actually, it is used as an array in which a plurality of thin film transistors are arranged. The thin film transistor array 400 includes a substrate 1, a barrier layer 12, a semiconductor 6, a source electrode 4 / source wiring 42, a drain electrode 5, a pixel electrode 8, a gate insulating film 3 having an opening 3o, a gate electrode 2 / gate wiring 22, and a capacitor. An electrode 10 and capacitor wiring 20, an interlayer insulating film 9 having an opening 9 o, and an upper pixel electrode 11 are provided. The opening 3 o of the gate insulating film 3 is formed in a stripe shape and is parallel to the source line 42. The opening 9 o of the interlayer insulating film 9 is formed in a stripe shape extending over the plurality of pixel electrodes 8 and is parallel to the gate wiring 22. 4B is a cross-sectional view taken along DD-DD in FIG. 4A, and FIG. 4C is a cross-sectional view taken along DD in FIG.
図３（ａ）及び図４（ａ）に示すように、本発明の第２の実施の形態に係る薄膜トランジスタアレイ３００及び４００は、ゲート絶縁膜３の開口部３ｏまたは層間絶縁膜９の開口部９ｏが複数の画素電極８にまたがるストライプ構造である。 As shown in FIGS. 3A and 4A, the thin film transistor arrays 300 and 400 according to the second embodiment of the present invention include an opening 3o of the gate insulating film 3 or an opening of the interlayer insulating film 9. Reference numeral 9o denotes a stripe structure extending over the plurality of pixel electrodes 8.
ストライプ構造は、図３（ａ）のゲート絶縁膜３、図４（ａ）のゲート絶縁膜３及び層間絶縁膜９、図５（ａ）のような直線状に限定されるものではなく、図３（ａ）の層間絶縁膜３、図５（ｂ）や図５（ｃ）のような形状を用いることができる。いずれにしても、ゲート絶縁膜３の開口部３ｏまたは層間絶縁膜９の開口部９ｏが複数の画素電極８にまたがって形成されていることが特徴である。 The stripe structure is not limited to the gate insulating film 3 in FIG. 3A, the gate insulating film 3 and the interlayer insulating film 9 in FIG. 4A, and the linear shape as shown in FIG. An interlayer insulating film 3 of 3 (a), a shape as shown in FIGS. 5B and 5C can be used. In any case, the opening 3o of the gate insulating film 3 or the opening 9o of the interlayer insulating film 9 is formed across the plurality of pixel electrodes 8.
従来の孤立開口では、図６に示すように開口の狭さく化や潰れが起き易い。例えばリフトオフで開口部を有するパターンを形成する場合には、露光や現像の面内分布によるレジストパターンの密着不良等によって起こる。また例えば印刷法を用いて開口部を有するパターンを形成する場合には、部分的にインクの出が良すぎると起こる。 In the conventional isolated opening, the opening is easily narrowed or crushed as shown in FIG. For example, when a pattern having an opening is formed by lift-off, this occurs due to a poor adhesion of the resist pattern due to in-plane distribution of exposure or development. Further, for example, when a pattern having an opening is formed by using a printing method, it occurs when ink is partially ejected.
それに対し、ストライプ開口ｓｏでは、リフトオフでの光量分布、現像分布、密着不良や、印刷法でのインク量分布があっても、わずかな寸法変化で済む。孤立開口では四方から影響が及ぶのに対し、ストライプでは２方向からの影響に留まるからである。このように、層間絶縁膜２９の開口部２９ｏが画素単独である従来構造（図１１参照）に比べて形成が容易であり、かつ寸法精度がよい。 On the other hand, in the stripe opening so, even if there is a light amount distribution in lift-off, a development distribution, adhesion failure, and an ink amount distribution in the printing method, a slight dimensional change is sufficient. This is because the isolated aperture affects from four directions, whereas the stripe only affects the effect from two directions. In this way, the opening 29o of the interlayer insulating film 29 is easier to form and has better dimensional accuracy than the conventional structure (see FIG. 11) in which the pixel is a single pixel.
基板１としては、表面が平坦な絶縁体であればよく、例えばガラスを用いることができるが、プラスチック、例えばポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルフォン（ＰＥＳ）、ポリイミド（ＰＩ）、ポリアミドイミド、ナイロン等を用いることにより、フレキシブルディスプレイの部品として用いることができる。基板１上には、バリア層１２を設けてもよい。バリア層１２としては、ＳｉＯ２等の無機膜を用いることができる。 The substrate 1 may be an insulator having a flat surface. For example, glass can be used, but plastic such as polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), polyimide ( PI), polyamideimide, nylon, etc. can be used as a component of a flexible display. A barrier layer 12 may be provided on the substrate 1. As the barrier layer 12, an inorganic film such as SiO 2 can be used.
ソース電極４、ソース配線４２、ドレイン電極５、画素電極８としては、Ａｇ、Ａｕ、Ｎｉ、Ｃｕ等の各種金属や、ＩＴＯ等の導電材料を用いることができる。ソース電極４、ソース配線４２、ドレイン電極５、画素電極８の形成方法としては、スクリーン印刷、オフセット印刷、反転印刷等の印刷法や、全面形成後にレジストパターンを形成しエッチング後にレジスト除去する方法、あらかじめレジストパターンを形成しておき、全面成膜後にレジストをリフトオフする方法等がある。 As the source electrode 4, the source wiring 42, the drain electrode 5, and the pixel electrode 8, various metals such as Ag, Au, Ni, and Cu, and conductive materials such as ITO can be used. The source electrode 4, source wiring 42, drain electrode 5, and pixel electrode 8 can be formed by a printing method such as screen printing, offset printing, or reversal printing, a method of forming a resist pattern after forming the entire surface, and removing the resist after etching. There is a method in which a resist pattern is formed in advance and the resist is lifted off after film formation on the entire surface.
半導体６としては、有機半導体や、酸化物半導体を用いることができる。有機半導体や酸化物半導体は、成膜温度が室温〜２００℃以下なので、前述のプラスチック基板１上に形成することができる。 As the semiconductor 6, an organic semiconductor or an oxide semiconductor can be used. An organic semiconductor or an oxide semiconductor can be formed on the above-described plastic substrate 1 because the film formation temperature is room temperature to 200 ° C. or lower.
有機半導体としては、ポリチオフェン誘導体、ポリフェニレンビニレン誘導体、ポリチエニレンビニレン誘導体、ポリアリルアミン誘導体、ポリアセチレン誘導体、アセン誘導体、オリゴチオフェン誘導体等を用いることができる。有機半導体の形成方法としては、ディスペンス、インクジェット、フレキソ等の印刷法や、マスク蒸着法を用いることができる。 As the organic semiconductor, a polythiophene derivative, a polyphenylene vinylene derivative, a polythienylene vinylene derivative, a polyallylamine derivative, a polyacetylene derivative, an acene derivative, an oligothiophene derivative, or the like can be used. As a method for forming the organic semiconductor, a printing method such as dispensing, ink jetting, flexo or the like, or a mask vapor deposition method can be used.
酸化物半導体としては、Ｉｎ２Ｏ３、Ｇａ２Ｏ３、ＺｎＯ、ＳｎＯ２、ＭｇＯ、ＷＯ、あるいはそれらの組み合わせ組成物、例えばＩｎＧａＺｎＯ系、ＩｎＧａＳｎＯ系、ＩｎＧａＺｎＭｇＯ系等を用いることができる。酸化物半導体の形成方法としては、スパッタリング法、真空蒸着法、レーザアブレーション法等を用いて成膜後、レジストパターンを形成してエッチングし、レジスト除去する方法や、あらかじめレジストパターンを形成しておき全面成膜後リフトオフする方法を用いることができる。また、半導体６は前述のソース電極４、ソース配線４２、ドレイン電極５、画素電極８より先に形成してもよい。 As the oxide semiconductor, In 2 O 3 , Ga 2 O 3 , ZnO, SnO 2 , MgO, WO, or a combination composition thereof, for example, an InGaZnO system, an InGaSnO system, an InGaZnMgO system, or the like can be used. As a method for forming an oxide semiconductor, after forming a film using a sputtering method, a vacuum evaporation method, a laser ablation method, or the like, a resist pattern is formed and etched to remove the resist, or a resist pattern is formed in advance. A method of lifting off after film formation on the entire surface can be used. The semiconductor 6 may be formed before the source electrode 4, the source wiring 42, the drain electrode 5, and the pixel electrode 8 described above.
ここで、本発明の特徴であるゲート絶縁膜３を形成する。ゲート絶縁膜３は、ソース配線４２・ゲート配線２２間及びソース配線４２・キャパシタ配線２０間を絶縁する必要がある。ゲート配線２２に平行である構造（図３参照）と、ソース配線４２に平行な構造（図４参照）の両方を用いることができる。ゲート絶縁膜３の材料としては、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３等の無機絶縁膜や、ポリビニルフェノール（ＰＶＰ）、エポキシ、アクリル等の有機絶縁膜が使用できる。ゲート絶縁膜３の形成方法としては、レジストパターンをあらかじめ形成しておき全面成膜後にレジスト除去するリフトオフ法や、スクリーン印刷、反転印刷、フレキソ印刷等の印刷法、全面成膜して露光・現像する方法（有機絶縁膜が感光性を有する場合）を用いることができる。 Here, the gate insulating film 3 which is a feature of the present invention is formed. The gate insulating film 3 needs to insulate between the source wiring 42 and the gate wiring 22 and between the source wiring 42 and the capacitor wiring 20. Both a structure parallel to the gate wiring 22 (see FIG. 3) and a structure parallel to the source wiring 42 (see FIG. 4) can be used. As a material of the gate insulating film 3, an inorganic insulating film such as SiO 2 , SiN, SiON, and Al 2 O 3 and an organic insulating film such as polyvinyl phenol (PVP), epoxy, and acrylic can be used. The gate insulating film 3 is formed by a lift-off method in which a resist pattern is formed in advance and the resist is removed after the entire film formation, a printing method such as screen printing, reversal printing, flexographic printing, etc. (When the organic insulating film has photosensitivity) can be used.
ゲート電極２、ゲート配線２２としては、Ａｌ、Ａｇ、Ａｕ、Ｎｉ、Ｃｕ、Ｔａ、Ｃｒ、Ｗ等の各種金属やＩＴＯ等の導電材料を用いることができる。ゲート電極２、ゲート配線２２のパターニング法としては、全面成膜後にレジストパターン形成してエッチング後にレジスト除去する方法や、印刷法を用いて直接形成する方法等がある。印刷法の場合、Ａｇインク、Ａｕインク、Ｎｉインク、Ｃｕインク等を用いることができる。 As the gate electrode 2 and the gate wiring 22, various metals such as Al, Ag, Au, Ni, Cu, Ta, Cr, and W, and conductive materials such as ITO can be used. As a patterning method of the gate electrode 2 and the gate wiring 22, there are a method of forming a resist pattern after film formation on the entire surface and removing the resist after etching, a method of directly forming using a printing method, and the like. In the case of the printing method, Ag ink, Au ink, Ni ink, Cu ink, or the like can be used.
次に、本発明の特徴である層間絶縁膜９を形成する。層間絶縁膜９は、配線等が表示に影響するのを防止する役割を有しており、トップゲート型の場合には特にゲート配線２２やキャパシタ配線２０を覆うこと、層間絶縁膜９の開口部９ｏが画素電極８上でゲート絶縁膜３の開口部３ｏと重なることが必須である。従って、層間絶縁膜９はゲート配線２２に平行であることが望ましく、かつゲート絶縁膜３の開口部３ｏとは画素電極８付近上のみで重なることが望ましい（図３及び図４参照）。 Next, an interlayer insulating film 9 which is a feature of the present invention is formed. The interlayer insulating film 9 has a role of preventing the wiring and the like from affecting the display. In the case of the top gate type, the interlayer insulating film 9 particularly covers the gate wiring 22 and the capacitor wiring 20, and the opening of the interlayer insulating film 9. It is essential that 9o overlaps the opening 3o of the gate insulating film 3 on the pixel electrode 8. Therefore, the interlayer insulating film 9 is preferably parallel to the gate wiring 22 and preferably overlaps with the opening 3o of the gate insulating film 3 only in the vicinity of the pixel electrode 8 (see FIGS. 3 and 4).
層間絶縁膜９の材料としては、ポリビニルフェノール（ＰＶＰ）、エポキシ、アクリル等の有機絶縁膜や、ＳｉＯＮ等の無機絶縁膜を用いることができる。層間絶縁膜９の形成方法としては、スクリーン印刷、反転印刷、フレキソ印刷等の印刷法や、全面塗布して露光・現像する方法（有機絶縁膜が感光性を有する場合）、リフトオフ等を用いることができる。 As a material of the interlayer insulating film 9, an organic insulating film such as polyvinylphenol (PVP), epoxy, and acrylic, or an inorganic insulating film such as SiON can be used. As a method for forming the interlayer insulating film 9, a printing method such as screen printing, reversal printing, flexographic printing, a method of applying and exposing and developing the entire surface (when the organic insulating film has photosensitivity), lift-off, and the like are used. Can do.
最後に、上部画素電極１１を形成する。上部画素電極１１は、層間絶縁膜９の開口部９ｏ及びゲート絶縁膜３の開口部３ｏを介して画素電極８に接続された電極であり、表示有効面積を大きくする役割を果たす。上部画素電極１１の材料としてはＡｌ、Ａｇ、Ａｕ、Ｎｉ、Ｔａ、Ｃｒ等の金属や、ＩＴＯ等の導電膜を用いることができる。上部画素電極１１の形成方法としては、スクリーン印刷等の印刷法や、全面成膜後にレジストパターンを形成しエッチング後にレジスト除去する方法や、リフトオフ等を用いることができる。 Finally, the upper pixel electrode 11 is formed. The upper pixel electrode 11 is an electrode connected to the pixel electrode 8 through the opening 9o of the interlayer insulating film 9 and the opening 3o of the gate insulating film 3, and plays a role of increasing the display effective area. As the material of the upper pixel electrode 11, a metal such as Al, Ag, Au, Ni, Ta, or Cr, or a conductive film such as ITO can be used. As a method of forming the upper pixel electrode 11, a printing method such as screen printing, a method of forming a resist pattern after film formation on the entire surface and removing the resist after etching, lift-off, or the like can be used.
本発明の実施の形態において、ゲート絶縁膜３の開口部３ｏまたは層間絶縁膜９の開口部９ｏを、複数の画素電極８にまたがるストライプ状にすることにより、寸法精度や歩留まりを向上できる。また、ゲート絶縁膜３または層間絶縁膜９を有機物とし、半導体６を有機半導体または酸化物半導体とすることにより、フレキシブルな薄膜トランジスタアレイとすることができる。開口部３ｏを有するゲート絶縁膜３または開口部９ｏを有する層間絶縁膜９をリフトオフまたは印刷法で形成することにより、薄膜トランジスタを容易に製造することができる。 In the embodiment of the present invention, the opening 3o of the gate insulating film 3 or the opening 9o of the interlayer insulating film 9 is formed in a stripe shape extending over the plurality of pixel electrodes 8, whereby the dimensional accuracy and the yield can be improved. Further, by using the gate insulating film 3 or the interlayer insulating film 9 as an organic material and the semiconductor 6 as an organic semiconductor or an oxide semiconductor, a flexible thin film transistor array can be obtained. A thin film transistor can be easily manufactured by forming the gate insulating film 3 having the opening 3o or the interlayer insulating film 9 having the opening 9o by a lift-off or printing method.
本発明の実施の形態において、ディスプレイの画像表示装置に用いられる種類は、特に限定されるものではないが、例えば、電気泳動型ディスプレイ、液晶ディスプレイ及び有機エレクトロルミネッセンスディスプレイ等がある。 In the embodiment of the present invention, the type used for the image display device of the display is not particularly limited, and examples thereof include an electrophoretic display, a liquid crystal display, and an organic electroluminescence display.
図１（ａ）に示す薄膜トランジスタアレイ１００を、図７（ａ）〜（ｆ）の工程によって作製した。まず初めに、図７（ａ）に示すように、基板１であるＰＥＮ上に、真空蒸着法によってＡｌを５０ｎｍ成膜し、フォトリソグラフィ法及びウェットエッチングによってゲート電極２、ゲート配線２２、キャパシタ電極１０、キャパシタ配線２０を形成した。 A thin film transistor array 100 shown in FIG. 1A was produced by the steps of FIGS. First, as shown in FIG. 7A, an Al film having a thickness of 50 nm is formed on the PEN as the substrate 1 by vacuum deposition, and the gate electrode 2, the gate wiring 22, and the capacitor electrode are formed by photolithography and wet etching. 10 and capacitor wiring 20 was formed.
次に、図７（ｂ）に示すように、ゲート電極接続部（図示せず）、キャパシタ電極接続部（図示せず）をポリイミドテープで覆った後、ポリビニルフェノール溶液をスピンコートし、ポリイミドテープを剥がしてから１５０℃焼成することにより、ゲート絶縁膜３としてポリビニルフェノールを１μｍ形成した。さらに、ソース電極４、ソース配線４２、ドレイン電極５、画素電極８として、Ａｇインクを反転印刷し１８０℃で焼成することによって厚さ５０ｎｍのパターンを形成した。 Next, as shown in FIG. 7B, after covering the gate electrode connecting portion (not shown) and the capacitor electrode connecting portion (not shown) with polyimide tape, a polyvinylphenol solution is spin-coated, and the polyimide tape is applied. After peeling off, baking was performed at 150 ° C. to form 1 μm of polyvinylphenol as the gate insulating film 3. Further, as the source electrode 4, the source wiring 42, the drain electrode 5, and the pixel electrode 8, a pattern with a thickness of 50 nm was formed by performing reverse printing of Ag ink and baking at 180 ° C.
次に、図７（ｃ）に示すように、ポリチオフェン溶液をディスペンス、１００℃焼成することにより、半導体６を形成した。次に、図７（ｄ）に示すように、フッ素化樹脂であるサイトップをスクリーン印刷し焼成することにより封止層７を形成した。 Next, as shown in FIG. 7C, the semiconductor 6 was formed by dispensing the polythiophene solution and baking at 100 ° C. Next, as shown in FIG. 7D, the sealing layer 7 was formed by screen-printing and baking CYTOP, which is a fluorinated resin.
ここで、図７（ｅ）に示すように、エポキシ樹脂をスクリーン印刷し焼成することにより層間絶縁膜９を形成した。この際、層間絶縁膜９の開口部９ｏは複数の画素電極８にまたがるストライプ状とし、層間絶縁膜９の開口部９ｏがソース配線４２に平行とした。 Here, as shown in FIG. 7E, an interlayer insulating film 9 was formed by screen printing and baking an epoxy resin. At this time, the opening 9 o of the interlayer insulating film 9 was formed in a stripe shape extending over the plurality of pixel electrodes 8, and the opening 9 o of the interlayer insulating film 9 was parallel to the source wiring 42.
最後に、図７（ｆ）に示すように、上部画素電極１１としてＡｇペーストをスクリーン印刷し焼成することにより形成した。 Finally, as shown in FIG. 7F, the upper pixel electrode 11 was formed by screen printing and baking Ag paste.
こうして作製した薄膜トランジスタアレイ１００と、対向電極付き基板の間に電気泳動表示体を挟んだ構造の電気泳動ディスプレイを作製し、正常に表示動作することを確認した。 An electrophoretic display having a structure in which an electrophoretic display body was sandwiched between the thin film transistor array 100 thus manufactured and a substrate with a counter electrode was manufactured, and it was confirmed that a normal display operation was performed.
図２（ａ）に示す薄膜トランジスタアレイ２００を、図８（ａ）〜（ｆ）の工程で薄膜トランジスタアレイ２００を作製した。図８（ａ）〜（ｄ）に示す工程は、図７（ａ）〜（ｄ）の工程と同一であるために省略する。図８（ｅ）に示すように、層間絶縁膜９の開口部９ｏがゲート配線２２に平行である。図８（ｆ）に示す工程は図７（ｆ）に示す工程と同一であるために省略する。層間絶縁膜９の開口部９ｏがソース配線４２と重なる部分では、封止層７が絶縁の役割を果たしている。この薄膜トランジスタアレイ２００を用いて実施例１と同様に電気泳動ディスプレイを作製し、正常に表示動作することを確認した。 The thin film transistor array 200 shown in FIG. 2A was manufactured by the steps of FIGS. 8A to 8F. The steps shown in FIGS. 8A to 8D are omitted because they are the same as the steps in FIGS. As shown in FIG. 8E, the opening 9 o of the interlayer insulating film 9 is parallel to the gate wiring 22. Since the step shown in FIG. 8F is the same as the step shown in FIG. In the portion where the opening 9 o of the interlayer insulating film 9 overlaps with the source wiring 42, the sealing layer 7 plays a role of insulation. Using this thin film transistor array 200, an electrophoretic display was produced in the same manner as in Example 1, and it was confirmed that a normal display operation was performed.
図３（ａ）に示す薄膜トランジスタアレイ３００を、図９（ａ）〜（ｆ）の工程によって作製した。まず初めに、図９（ａ）に示すように、基板１であるＰＥＮ上に、バリア層１２としてＳｉＯＮを１００ｎｍ、半導体６としてＩｎＧａＺｎＯを１００ｎｍ、連続スパッタリング法を用いて形成した。そして、フォトリソグラフィ法及び塩酸によるウェットエッチングによってＩｎＧａＺｎＯをパターニングし、レジストを除去した。 A thin film transistor array 300 shown in FIG. 3A was produced by the steps of FIGS. 9A to 9F. First, as shown in FIG. 9A, on the PEN which is the substrate 1, SiON was formed to 100 nm as the barrier layer 12 and InGaZnO was formed to 100 nm as the semiconductor 6 using a continuous sputtering method. Then, InGaZnO was patterned by photolithography and wet etching using hydrochloric acid, and the resist was removed.
次に、図９（ｂ）に示すように、あらかじめレジストパターンを形成しておき、Ａｌを全面成膜してからレジストをリフトオフすることにより、ソース電極４兼ソース配線４２、ドレイン電極５、画素電極８として、厚さ５０ｎｍのパターンを形成した。 Next, as shown in FIG. 9B, a resist pattern is formed in advance, Al is deposited on the entire surface, and then the resist is lifted off, whereby the source electrode 4 / source wiring 42, the drain electrode 5, and the pixel are formed. A pattern with a thickness of 50 nm was formed as the electrode 8.
次に、図９（ｃ）に示すように、あらかじめレジストパターンを形成しておき、ＳｉＯＮを全面成膜後、レジストをリフトオフすることにより、厚さ５００ｎｍのゲート絶縁膜３を形成した。この際、ゲート絶縁膜３の開口部３ｏはゲート配線２２に平行とした。 Next, as shown in FIG. 9C, a resist pattern was formed in advance, and after the SiON film was formed on the entire surface, the resist was lifted off to form a gate insulating film 3 having a thickness of 500 nm. At this time, the opening 3 o of the gate insulating film 3 was parallel to the gate wiring 22.
次に、図９（ｄ）に示すように、あらかじめレジストパターンを形成しておき、Ｃｒを全面成膜後、レジストを除去することにより、ゲート電極２兼ゲート配線２２、キャパシタ電極１０兼キャパシタ配線２０として厚さ５０ｎｍのパターンを形成した。 Next, as shown in FIG. 9 (d), a resist pattern is formed in advance, and after the entire film of Cr is formed, the resist is removed, whereby the gate electrode 2 / gate wiring 22 and the capacitor electrode 10 / capacitor wiring are formed. As a result, a pattern having a thickness of 50 nm was formed.
ここで、図９（ｅ）に示すように、エポキシ樹脂をスクリーン印刷し焼成することにより層間絶縁膜９を形成した。この際、層間絶縁膜９の開口部９ｏは複数の画素電極８にまたがるストライプ状とし、層間絶縁膜９の開口部９ｏがゲート配線２２に平行とである。また、層間絶縁膜９の開口部９ｏは、ゲート絶縁膜３の開口部３ｏとは、画素電極８付近でのみ重なりを持ち、ソース配線４２上では重なりを持たない。 Here, as shown in FIG. 9E, the interlayer insulating film 9 was formed by screen printing and baking an epoxy resin. At this time, the opening 9 o of the interlayer insulating film 9 is formed in a stripe shape extending over the plurality of pixel electrodes 8, and the opening 9 o of the interlayer insulating film 9 is parallel to the gate wiring 22. Further, the opening 9 o of the interlayer insulating film 9 overlaps with the opening 3 o of the gate insulating film 3 only near the pixel electrode 8 and does not overlap on the source wiring 42.
最後に、図９（ｆ）に示すように、ＩＴＯを全面成膜後、フォトリソグラフィ法及びウェットエッチングによって上部画素電極１１を形成した。 Finally, as shown in FIG. 9F, the upper pixel electrode 11 was formed by photolithography and wet etching after ITO was formed on the entire surface.
こうして作製した薄膜トランジスタアレイ３００と、対向電極付き基板の間に電気泳動表示体を挟んだ構造の電気泳動ディスプレイを作製した。正常に表示動作することを確認した。 An electrophoretic display having a structure in which an electrophoretic display body was sandwiched between the thin film transistor array 300 thus manufactured and a substrate with a counter electrode was manufactured. Confirmed normal display operation.
図４（ａ）に示す薄膜トランジスタアレイ４００を、図１０（ａ）〜（ｆ）の工程で作製した。図１０（ａ）〜（ｄ）に示す工程は、図９（ａ）〜（ｄ）の工程と同一であるために省略する。図１０（ｅ）に示すように、ゲート絶縁膜３の開口部３ｏがソース配線４２に平行である。図１０（ｆ）に示す工程は図９（ｆ）に示す工程と同一であるために省略する。この薄膜トランジスタアレイ４００を用いて電気泳動ディスプレイを作製し、正常に表示動作することを確認した。 A thin film transistor array 400 shown in FIG. 4A was manufactured in the steps of FIGS. The steps shown in FIGS. 10A to 10D are omitted because they are the same as the steps in FIGS. As shown in FIG. 10 (e), the opening 3 o of the gate insulating film 3 is parallel to the source wiring 42. Since the step shown in FIG. 10F is the same as the step shown in FIG. An electrophoretic display was produced using this thin film transistor array 400, and it was confirmed that the display operation was normally performed.
［比較例１］
層間絶縁膜９の開口部９ｏが孤立形状である以外は、実施例１及び２と同様の薄膜トランジスタアレイを作製した。層間絶縁膜９を印刷法により形成した際に一部の層間絶縁膜９の開口部９ｏがつぶれ、その画素の表示ができなかった。
[Comparative Example 1]
A thin film transistor array similar to that of Examples 1 and 2 was manufactured except that the opening 9o of the interlayer insulating film 9 was in an isolated shape. When the interlayer insulating film 9 was formed by a printing method, some of the openings 9o of the interlayer insulating film 9 were crushed and the pixels could not be displayed.
［比較例２］
ゲート絶縁膜３の開口部３ｏ及び層間絶縁膜９の開口部９ｏが孤立形状である以外は、実施例３及び４と同様の薄膜トランジスタアレイを作製した。ゲート絶縁膜３の形成時及び層間絶縁膜９の印刷時に一部のゲート絶縁膜３の開口部３ｏ及び層間絶縁膜９の開口部９ｏがつぶれ、その画素の表示ができなかった。
[Comparative Example 2]
A thin film transistor array similar to that of Examples 3 and 4 was manufactured except that the opening 3o of the gate insulating film 3 and the opening 9o of the interlayer insulating film 9 were isolated. When the gate insulating film 3 was formed and when the interlayer insulating film 9 was printed, some of the openings 3o of the gate insulating film 3 and the openings 9o of the interlayer insulating film 9 were crushed, and the pixels could not be displayed.
１ 基板
１２ バリア層
２ ゲート電極
２２ ゲート配線
３ ゲート絶縁膜
３ｏ ゲート絶縁膜の開口部
４ ソース電極
４２ ソース配線
５ ドレイン電極
６ 半導体
７ 封止層
８ 画素電極
９ 層間絶縁膜
９ｏ 層間絶縁膜の開口部
１０ キャパシタ電極
２０ キャパシタ配線
１１ 上部画素電極
ｓｏ ストライプ開口
２１ 基板
２２１ ゲート電極
２２２ ゲート配線
２３ ゲート絶縁膜
２４ ソース電極
２４４ ソース配線
２５ ドレイン電極
２６ 半導体
２７ 封止層
２８ 画素電極
２９ 層間絶縁膜
２９ｏ 層間絶縁膜の開口部
３０ キャパシタ電極
１０１ キャパシタ配線
３１ 上部画素電極
１００ 薄膜トランジスタアレイ
２００ 薄膜トランジスタアレイ
３００ 薄膜トランジスタアレイ
４００ 薄膜トランジスタアレイ
５００ 薄膜トランジスタアレイ
DESCRIPTION OF SYMBOLS 1 Substrate 12 Barrier layer 2 Gate electrode 22 Gate wiring 3 Gate insulating film 3o Gate insulating film opening 4 Source electrode 42 Source wiring 5 Drain electrode 6 Semiconductor 7 Sealing layer 8 Pixel electrode 9 Interlayer insulating film 9o Opening of interlayer insulating film Part 10 Capacitor electrode 20 Capacitor wiring 11 Upper pixel electrode so Stripe opening 21 Substrate 221 Gate electrode 222 Gate wiring 23 Gate insulating film 24 Source electrode 244 Source wiring 25 Drain electrode 26 Semiconductor 27 Sealing layer 28 Pixel electrode 29 Interlayer insulating film 29o Interlayer Insulating film opening 30 Capacitor electrode 101 Capacitor wiring 31 Upper pixel electrode 100 Thin film transistor array 200 Thin film transistor array 300 Thin film transistor array 400 Thin film transistor array 500 Thin film transistor array
Claims (16)
前記基板上に形成された複数のゲート配線及び前記複数のゲート配線に接続された複数のゲート電極と、
前記ゲート配線及び前記ゲート電極と同一層に隔離して形成された複数のキャパシタ配線及び前記キャパシタ配線に接続された複数のキャパシタ電極と、
前記ゲート配線及び前記ゲート電極と前記キャパシタ配線及び前記キャパシタ電極とを覆うように形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された複数のソース配線及び前記ソース配線に接続された複数のソース電極と、
前記ソース配線及び前記ソース電極の同一層に隔離して形成された複数の画素電極及び前記画素電極に接続された複数のドレイン電極と、
前記ソース電極と前記ドレイン電極との間隙に形成された複数の半導体パターンと、
前記画素電極上に形成された開口部を有する層間絶縁膜と、
前記層間絶縁膜上に形成され、前記画素電極に接続された上部画素電極と、を有し、
前記層間絶縁膜の前記開口部が、前記複数の画素電極にまたがって連続したストライプ構造であることを特徴とする薄膜トランジスタアレイ。 A substrate,
A plurality of gate wirings formed on the substrate and a plurality of gate electrodes connected to the plurality of gate wirings;
A plurality of capacitor wirings formed in the same layer as the gate wiring and the gate electrode, and a plurality of capacitor electrodes connected to the capacitor wiring;
A gate insulating film formed to cover the gate wiring and the gate electrode and the capacitor wiring and the capacitor electrode;
A plurality of source lines formed on the gate insulating film and a plurality of source electrodes connected to the source lines;
A plurality of pixel electrodes formed on the same layer of the source wiring and the source electrode and a plurality of drain electrodes connected to the pixel electrode;
A plurality of semiconductor patterns formed in a gap between the source electrode and the drain electrode;
An interlayer insulating film having an opening formed on the pixel electrode;
An upper pixel electrode formed on the interlayer insulating film and connected to the pixel electrode;
The thin film transistor array, wherein the opening of the interlayer insulating film has a stripe structure continuous across the plurality of pixel electrodes.
前記基板上に形成された複数のソース配線及び前記ソース配線に接続された複数のソース電極と、
前記ソース配線及び前記ソース電極と同一層に隔離して形成された複数の画素電極及び前記画素電極に接続された複数のドレイン電極と、
前記ソース電極と前記ドレイン電極との間隔に形成された複数の半導体パターンと、
前記画素電極上に形成された第１の開口部を有する複数のゲート絶縁膜と、
前記ゲート絶縁膜上に形成された複数のゲート配線及び前記ゲート配線に接続された複数のゲート電極と、
前記ゲート配線及び前記ゲート電極と同一層に隔離して形成された複数のキャパシタ配線及び前記キャパシタ配線に接続された複数のキャパシタ電極と、
前記画素電極上に形成された第２の開口部を有する層間絶縁膜と、
前記層間絶縁膜上に形成され、前記画素電極に接続された上部画素電極と、を有し、
前記ゲート絶縁膜の前記第１の開口部が、前記複数の画素電極にまたがって連続したストライプ形状であることを特徴とする薄膜トランジスタアレイ。 A substrate,
A plurality of source lines formed on the substrate and a plurality of source electrodes connected to the source lines;
A plurality of pixel electrodes formed in the same layer as the source wiring and the source electrode, and a plurality of drain electrodes connected to the pixel electrode;
A plurality of semiconductor patterns formed at intervals between the source electrode and the drain electrode;
A plurality of gate insulating films having a first opening formed on the pixel electrode;
A plurality of gate lines formed on the gate insulating film and a plurality of gate electrodes connected to the gate lines;
A plurality of capacitor wires formed in the same layer as the gate wires and the gate electrodes, and a plurality of capacitor electrodes connected to the capacitor wires;
An interlayer insulating film having a second opening formed on the pixel electrode;
An upper pixel electrode formed on the interlayer insulating film and connected to the pixel electrode;
The thin film transistor array, wherein the first opening portion of the gate insulating film has a stripe shape continuous across the plurality of pixel electrodes.
前記基板上にゲート配線及び前記ゲート配線に接続されたゲート電極とキャパシタ配線及び前記キャパシタ配線に接続されたキャパシタ電極を形成し、
前記ゲート配線及び前記ゲート電極と前記キャパシタ配線及び前記キャパシタ電極とを覆うようにゲート絶縁膜を形成し、
前記ゲート絶縁膜上にソース配線及び前記ソース配線に接続されたソース電極と画素電極及び前記画素電極に接続されたドレイン電極を形成し、
前記ソース電極と前記ドレイン電極との間隙に半導体パターンを形成し、
前記画素電極上に開口部を有する層間絶縁膜を形成し、
前記画素電極に接続された上部画素電極を形成し、
前記層間絶縁膜の前記開口部が、前記複数の画素電極にまたがって連続したストライプ構造であることを特徴とする薄膜トランジスタアレイの製造方法。 Prepare the board
Forming a gate wiring and a gate electrode connected to the gate wiring and a capacitor wiring and a capacitor electrode connected to the capacitor wiring on the substrate,
Forming a gate insulating film so as to cover the gate wiring and the gate electrode and the capacitor wiring and the capacitor electrode;
Forming a source wiring, a source electrode connected to the source wiring, a pixel electrode, and a drain electrode connected to the pixel electrode on the gate insulating film;
Forming a semiconductor pattern in a gap between the source electrode and the drain electrode;
Forming an interlayer insulating film having an opening on the pixel electrode;
Forming an upper pixel electrode connected to the pixel electrode;
A method of manufacturing a thin film transistor array, wherein the opening of the interlayer insulating film has a stripe structure continuous across the plurality of pixel electrodes.
前記基板上に半導体パターンを形成し、
前記半導体パターンがソース電極とドレイン電極の間隙に入るようにソース配線及び前記ソース配線に接続された前記ソース電極と画素電極及び前記画素電極に接続された前記ドレイン電極を形成し、
前記画素電極上に第１の開口部を有するゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート配線及び前記ゲート配線に接続されたゲート電極とキャパシタ配線及び前記キャパシタ配線に接続されたキャパシタ電極を形成し、
前記画素電極上に第２の開口部を有する層間絶縁膜を形成し、
前記画素電極に接続された上部画素電極を形成し、
前記ゲート絶縁膜の前記第１の開口部が、前記画素電極にまたがって連続したストライプ構造であることを特徴とする薄膜トランジスタアレイの製造方法。 Prepare the board
Forming a semiconductor pattern on the substrate;
Forming the source electrode connected to the source wiring and the source wiring, the pixel electrode and the drain electrode connected to the pixel electrode so that the semiconductor pattern enters a gap between the source electrode and the drain electrode;
Forming a gate insulating film having a first opening on the pixel electrode;
Forming a gate wiring and a gate electrode connected to the gate wiring, a capacitor wiring and a capacitor electrode connected to the capacitor wiring on the gate insulating film;
Forming an interlayer insulating film having a second opening on the pixel electrode;
Forming an upper pixel electrode connected to the pixel electrode;
A method of manufacturing a thin film transistor array, wherein the first opening of the gate insulating film has a stripe structure continuous across the pixel electrode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007334774A JP5292805B2 (en) | 2007-12-26 | 2007-12-26 | Thin film transistor array and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007334774A JP5292805B2 (en) | 2007-12-26 | 2007-12-26 | Thin film transistor array and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009157069A true JP2009157069A (en) | 2009-07-16 |
| JP5292805B2 JP5292805B2 (en) | 2013-09-18 |
Family
ID=40961175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007334774A Expired - Fee Related JP5292805B2 (en) | 2007-12-26 | 2007-12-26 | Thin film transistor array and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5292805B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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|---|---|
| JP5292805B2 (en) | 2013-09-18 |
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