JP2009141251A - 半導体製造方法および半導体製造装置 - Google Patents

半導体製造方法および半導体製造装置 Download PDF

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Abstract

【課題】プラズマの不均一を改善することにより、プラズマダメージを抑え、得られる半導体素子の性能や製品歩留りの劣化を抑えることが可能な半導体製造方法と半導体製造装置を提供する。
【解決手段】反応室１１内に設けられた下部電極１３にウェハｗを載置し、反応室１１内にプロセスガスを導入し、ウェハｗの被処理面と離間するように磁場を印加し、下部電極１３と、下部電極１３と対向配置された上部電極１２間に高周波電圧を印加してプラズマを発生させ、プラズマが安定化した後、磁場を除去し、ウェハｗをプラズマ処理することを特徴とする。
【選択図】図１

Description

本発明は、例えば平行平板タイプのプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）など、プラズマによる処理を用いた半導体製造方法および半導体製造装置に関する。
一般に、半導体の製造工程において、成膜、エッチングなどの工程に、平行平板タイプのプラズマ処理装置が用いられている。平行平板タイプのプラズマ処理装置は、真空チャンバ内に対向して設けられた二つの電極の間に、高周波を印加して成膜ガス、エッチングガスなどのプロセスガスを流すことにより、プラズマを発生させてウェハを処理するものである。
このような平行平板タイプのプラズマ処理装置において、処理されるウェハ上で、発生したプラズマの電位、電子密度、電子温度などの空間的な不均一が存在すると、プラズマからウェハに入り込む電子温度とイオン電流の平衡状態が局所的に崩れるため、チャージアップが生じる。このとき、例えば先にウェハ上に形成されたトランジスタの電極に電荷が蓄積され、ゲート絶縁膜に高電界が印加されることにより、トンネル電流が流れ、酸化膜の劣化を生じたり、最悪の場合、酸化膜の破壊に至ることがある。そして、このようなプラズマダメージにより、トランジスタの性能不良や、製品歩留りの劣化を起こすという問題がある。
近年、デバイスの微細化が進むと同時に、性能向上のため、トランジスタのゲート絶縁膜の薄化が進んでおり、よりプラズマ分布の影響を受けやすくなることから、プラズマダメージの問題が顕在化している。また、例えば、デバイス性能を向上させるために用いられる低誘電率膜などの成膜工程において、プラズマＣＶＤが用いられているが、さらに、配線の信頼性を向上させるために、Ｃｕ配線上の酸化物を除去するためのプラズマ処理が行われたり、積層構造の層間絶縁膜を形成するために、多数の成膜処理が繰り返し行われるため、プラズマダメージは増大する。また、Ｃｕ配線上にプラズマＣＶＤ膜を形成する場合、Ｃｕ配線へのチャージは、トランジスタゲートに電荷がかかるため、より顕著に問題が発生する。また、成膜途中で積極的にプロセス条件を変更し、成膜途中より膜質を変化させる場合があるが、その際も、プラズマ分布が不均一となり、プラズマダメージが増大するという問題が生じる。
一方、これまで、プラズマエッチングにおける均一性の改善については、プラズマ処理中に継続して電極間全体に磁場を印加するなどの手法が用いられている（例えば特許文献１、２参照）。
特開平１１−２０４２９７号公報（［請求項１］、［００１１］など） 特開２０００−４０６９５号公報（［００１０］、［００１３］など）
本発明は、プラズマの不均一を改善することにより、プラズマダメージを抑え、得られる半導体素子の性能や製品歩留りの劣化を抑えることが可能な半導体製造方法と半導体製造装置を提供することを目的とするものである。
本発明の一態様によれば、反応室内に設けられた下部電極にウェハを載置し、前記反応室内にプロセスガスを導入し、前記ウェハの被処理面と離間するように磁場を印加し、前記下部電極と、前記下部電極と対向配置された上部電極間に高周波電圧を印加してプラズマを発生させ、前記プラズマが安定化した後、前記磁場を除去し、前記ウェハをプラズマ処理することを特徴とする半導体製造方法が提供される。
また、本発明の一態様によれば、ウェハをプラズマ処理するための反応室と、それぞれ前記反応室内に配置され、プロセスガス導入口を有する上部電極および前記上部電極と対向配置され、ウェハを載置するための載置面を有する下部電極と、前記上部電極と、前記下部電極間に高周波電圧を印加するための高周波電源と、前記上部電極と前記下部電極間の前記上部電極側に、前記ウェハの被処理面と離間するように磁場を印加するための磁場印加機構と、前記磁場印加機構により印加される磁場の印加タイミングを制御するための磁場制御機構を備えることを特徴とする半導体製造装置が提供される。
本発明の一実施態様によれば、プラズマの不均一を改善し、プラズマダメージを抑え、得られる半導体素子の性能や製品歩留りの劣化を抑えることが可能となる。
以下本発明の実施形態について、図を参照して説明する。
（実施形態１）
図１に本実施形態の半導体製造装置であるプラズマ処理装置の断面図を示す。図に示すように、ウェハｗをプラズマ処理するための反応室１１には、上部電極１２と、これと対向配置される下部電極１３が設置されている。
反応室１１は、気密性を有しており、真空ポンプなどと接続され、真空に排気することが可能な排気口１４が設けられている。排気口１４には、排気量調整バルブ１５が接続されており、反応室１１内を所定の圧力に制御することが可能となっている。
上部電極１２は、反応室１１の上蓋に支持される円盤状のシャワー電極であり、上方より所定のガス種、流量のプロセスガスが導入されるプロセスガス導入口１６と、プロセスガス導入口１６より接続され、下面まで貫通してウェハｗの被処理面にプロセスガスを噴射するための微小孔１７が設けられている。下部電極１３は、反応室１１下部より支柱１８により支持され、上面にウェハｗが載置されるサセプタ１９を有している。サセプタ１９内には、サセプタ温度を一定に保つために冷却材を循環させるための冷却パイプ（図示せず）と抵抗加熱ヒータなどのヒータ２０が内蔵されている。支柱１８には上下駆動機構（図示せず）が設けられており、サセプタ１９を昇降することにより上部電極１２、下部電極１３間の距離を変動させることが可能となっている。
これら上部電極１２、下部電極１３には、それぞれ上部電極１２、下部電極１３間に高周波電圧を印加するための高周波電源２１、２２が接続されるが、バイアスが印加されないプロセスでは、下部電極１３は接地される。
反応室１１の外側面には、上部電極１２、下部電極１３間の上部電極１２側に、ウェハｗ面と離間して磁場を印加するための２段の電磁石２３、２４が設けられている。電磁石２３、２４には、例えばダイポールリングマグネットなど、水平磁場を発生することが可能なものが用いられる。そして、それぞれウェハｗの被処理面に平行な磁場を発生させるとともに、磁場印加タイミングおよび強度を制御することが可能な制御機構を備えた電磁石電源２５、２６が設けられている。
このようなプラズマ処理装置を用いて、例えば以下のようにプラズマによる処理が行われる。ここでは、メッキ法などによりＣｕダマシン配線が形成され、表面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により平坦化されたＳｉウェハ上に、ＳｉＣＮＨ組成を有する低誘電率膜（以下ＳｉＣＮＨ膜と記す）をプラズマＣＶＤ法により堆積させる工程に適用した場合について説明する。
成膜にあたり、ウェハの前処理としてプラズマエッチング処理を行う。Ｃｕダマシン配線の表面には酸化物（ＣｕＯｘ）が存在するため、成膜前にこれを除去し、配線信頼性の劣化を防ぐためである。
そこで、先ず、搬送室（図示せず）および反応室１１内を、排気口１４より真空排気し、ウェハｗを搬送室（図示せず）より反応室１１に搬送して、サセプタ１９上に載置する。次いで、プラズマ処理が行われる温度、例えば３５０℃となるように、ヒータ２０により加熱する。そして、例えばＣｕダマシン配線表面の酸化物を除去するためのＮＨ３ガスが５００ｓｃｃｍ、これを希釈するためのＮ２ガスが１００００ｓｃｃｍとなるように流量制御されたプロセスガスを、プロセスガス導入口１６より導入し、微小孔１７よりウェハｗ上に噴射する。
このとき、反応室１１内の圧力は、排気量調整バルブ１５により、５Ｔｏｒｒとなるように自動調圧される。そして、上部電極１２と下部電極１３の電極間距離が例えば３０ｍｍとなるように、支柱１８によりサセプタ１９を昇降させる。
このような状態で、高周波電源２１より上部電極１２に例えば１３．５６ＭＨｚの高周波電圧を、下部電極１３は接地し、５００Ｗで放電を行う。このような高周波を印加すると、特に放電開始時（プラズマイグナイト時）は、ガスフロー中にプラズマが形成されるため、分子であったガスの乖離により体積膨張を生じ、一時的に反応室１１内の圧力が増加する。そこで、圧力増加を補正するために、排気量調整バルブ１５により排気量が自動的に調整されるが、このとき圧力変動が生じるため、図２に模式図を示すように、プラズマ２７が不安定になり、ウェハｗ上のプラズマが不均一になる。この状態でプラズマ処理を行うと、図３に模式図を示すように、プラズマ２８の不均一よりウェハｗ上にチャージアップ２９が形成され、プラズマダメージを生じさせる。また、プラズマがウェハｗ上で均一でないことにより、チャージアップの不均一も生じる。それが加速要因となり、プラズマダメージが発生しやすくなる。
そこで、例えば放電を行う５秒前に、それぞれ電磁石電源２５、２６より電磁石２３、２４に電流を流し、上段の電磁石２３より、磁場２００Ｇａｕｓｓ、下段の電磁石２４より磁場１００Ｇａｕｓｓを発生させる。そして、磁場が発生した状態で、放電を開始することにより、図４に模式図を示すように、放電開始時にプラズマ３０を上部電極１２側に集中させる。
このように、磁場が発生した状態で放電を開始し、例えば３秒経過して上部電極１２側でプラズマが安定化した状態で、それぞれ電磁石電源２５、２６からの電磁石２３、２４への電流を止め、磁場を除去する。これにより、上部電極１２側に集中されていたプラズマ３０が、図５に模式図を示すように、ウェハｗ上にプラズマ３１が均一に暴露される。このとき、磁場の除去を段階的に１／２、１／３とすることで、さらにプラズマ３１を均一に暴露することも可能である。具体的には、電磁石２３は、例えば一秒毎に２００Ｇａｕｓｓ、１００Ｇａｕｓｓ、５０Ｇａｕｓｓとし、電磁石２４は、例えば一秒毎に１００Ｇａｕｓｓ、５０Ｇａｕｓｓ、２５Ｇａｕｓｓとする。
磁場を除いた後、ウェハｗに対して例えば３０秒間プラズマ処理を行うことにより、Ｃｕダマシン配線上のＣｕＯｘが除去される。そして、同様に、それぞれ電磁石電源２５、２６より電磁石２３、２４に電流を流し、上段の電磁石２３に、磁場２００Ｇａｕｓｓ、下段の電磁石２４に磁場１００Ｇａｕｓｓを発生させ、磁場が発生した状態で、高周波電圧を止め、放電を停止する。放電停止時には、ガスの乖離が止まるため、一時的に圧力が減少し、圧力変動が生じるため、プラズマが不安定になるが、放電停止時にプラズマを上部電極１２側に集中させる。
そして、それぞれ電磁石電源２５、２６からの電磁石２３、２４への電流を止め、磁場を除去した後、プロセスガス導入口１６からのＮＨ３ガス、Ｎ２ガスの導入を停止し、排気量調整バルブ１５を開いて排気口１４より真空排気することにより、反応室１１内のガスを除去する。
次いで、ＣｕＯｘが除去され清浄化されたＣｕダマシン配線上に、プラズマＣＶＤによりＳｉＣＮＨ膜を成膜するために、今度はプロセスガスを成膜ガスに替えてプロセスガス導入口１６より反応室１１内に導入する。例えば、ＴＭＳ（トリメチルシラン）ガスが４００ｓｃｃｍ、ＮＨ３ガスが８００ｓｃｃｍ、Ｈｅガスが２０００ｓｃｃｍとなるように流量制御されたプロセスガスを、プロセスガス導入口１６より導入し、微小孔１７よりウェハｗ上に噴射する。このときウェハｗは、３５０℃となるように、ヒータ２０により加熱制御を行う。
このとき、ＣｕＯｘ除去の際と同様に、反応室１１内の圧力は、排気量調整バルブ１５により、５Ｔｏｒｒとなるように自動調圧される。そして、上部電極１２と下部電極１３の電極間距離が３０ｍｍとなるように、支柱１８によりサセプタ１９を昇降させる。
このような状態で、高周波電源２１より上部電極１２に例えば１３．５６ＭＨｚの高周波電圧を印加し、下部電極１３は接地し、今度は１０００Ｗで放電を行う。そして、ＣｕＯｘ除去の際と同様に、例えば放電を行う５秒前に、それぞれ電磁石電源２５、２６より電磁石２３、２４に電流を流し、上段の電磁石２３より、磁場２００Ｇａｕｓｓ、下段の電磁石２４より磁場１００Ｇａｕｓｓを発生させる。そして、磁場が発生した状態で、放電を開始することにより、放電開始時にプラズマを上部電極１２側に集中させる。
このように、磁場が発生した状態で放電を開始し、成膜される堆積膜（ＳｉＣＮＨ膜）の膜質変動を抑えるために、例えば１秒経過して上部電極１２側でプラズマが安定化した状態で、それぞれ電磁石電源２５、２６からの電磁石２３、２４への電流を止め、磁場を除去する。これにより、ＣｕＯｘ除去の際と同様に、上部電極１２側に集中されていたプラズマが、ウェハｗ上に均一に暴露される。
磁場を除いた後、ウェハｗに対して、例えば２０秒間プラズマ処理を行うことにより、例えば５０ｎｍのＳｉＣＮＨ膜が成膜される。そして、同様に、それぞれ電磁石電源２５、２６より電磁石２３、２４に電流を流し、上段の電磁石２３より、磁場２００Ｇａｕｓｓ、下段の電磁石２４より磁場１００Ｇａｕｓｓを発生させ、磁場が発生した状態で、高周波電圧を止め、放電を停止する。放電停止時には、ガスの乖離が止まるため、一時的に圧力が減少し、圧力変動が生じるため、プラズマが不安定になるが、放電停止時にプラズマを上部電極１２側に集中させる。そして、それぞれ電磁石電源２５、２６からの電磁石２３、２４への電流を止め、磁場を除去した後、プロセスガス導入口１６からのＴＭＳ（トリメチルシラン）ガス、ＮＨ３ガスが、Ｈｅガスの導入を停止し、排気量調整バルブ１５を開いて排気口１４より真空排気することにより、反応室１１内のガスを除去する。
このようにして、ＣｕＯｘのプラズマエッチングによる除去、およびＳｉＣＮＨ膜のプラズマＣＶＤによる成膜において、放電開始時、放電終了時において、ウェハ上にプラズマ不均一を形成することなく、プラズマ処理を行うことが可能となる。特に、放電開始時においては、プラズマ放電の基点が存在し、プラズマの不均一が生じやすくなるため、より効果的である。
ここでは、高周波電源の周波数を１３．５６ＭＨｚとしたが、近年、膜質向上のため、より高周波（例えば６０ＭＨｚ）が利用されることがある。また、下部電極には、バイアスコントロールとして高周波が印加させる場合もある。この場合、よりプラズマの不均一が発生しやすくなり、プラズマダメージが起こりやすくなる。しかしながら、本実施形態によれば、膜質向上のために印加周波数を増大させても、プラズマ不均一によるデバイスダメージを抑制することができる。従って、形成されるトランジスタの性能不良や、製品歩留りの劣化を抑えることが可能となる。
また、例えば、ここで形成されたＳｉＣＮＨ膜は、低誘電率膜として用いられるが、デバイスダメージを生じることなく膜質を向上させることが可能であるため、配線間容量の低減など、デバイス性能の向上を図ることが可能となる。さらに、プロセス上も、Ｃｕダマシン配線を形成する際に用いられるＣｕブロック膜、エッチングストッパー膜としても機能するものであるため、膜質の向上により、プロセスの安定化、歩留りの向上を図ることが可能となる。
また、プラズマが安定化された後、それぞれ電磁石電源２５、２６からの電磁石２３、２４への電流を止め、磁場を除去することにより、磁場によりプラズマの挙動が抑制されることがないため、メインプロセスへの磁場の影響を抑えることが可能となる。磁場を引き続き印加すると、例えば、ＣＶＤ膜がウェハｗ上ではなく、上部電極周辺に形成されてしまい、ダストの発生要因となってしまう。さらに、成膜時間中、磁場の方向が一定で継続されると、磁場方向によりプラズマ高密度部分が発生し、成膜膜質の面内依存が顕著になってしまう。従って、プラズマ安定後の磁場除去により、品質の安定、歩留りの向上を図ることが可能となる。
さらに、プラズマ処理装置においても、プラズマ不均一によるアーキングを抑制することができるため、プラズマ処理装置の劣化、メンテナンスコストを抑え、生産性を向上させることが可能となる。
（実施形態２）
本実施形態は、実施形態1と同様に図1に示したプラズマ処理装置を用いてＳｉＣＮＨ膜を形成するが、成膜中に膜質、具体的には膜組成を変える点で異なっている。
実施形態１と同様に、ＣｕＯｘが除去され清浄化されたＣｕダマシン配線上に、プラズマＣＶＤによりＳｉＣＮＨ膜を成膜する。例えば、実施形態1と同様に、ＴＭＳ（トリメチルシラン）ガスが４００ｓｃｃｍ、ＮＨ３ガスが８００ｓｃｃｍ、Ｈｅガスが２０００ｓｃｃｍとなるように流量制御されたプロセスガスを、プロセスガス導入口１６より導入し、微小孔１７よりウェハｗ上に噴射する。
このとき、実施形態１と同様に、反応室１１内の圧力を、５Ｔｏｒｒとなるように自動調圧するとともに、上部電極１２と下部電極１３の電極間距離を例えば３０ｍｍとする。
このような状態で、実施形態１と同様に、高周波電源２１より上部電極１２に例えば１３．５６ＭＨｚの高周波電圧を印加し、下部電極１３を接地し、１０００Ｗで放電を行う。そして、例えば放電を行う５秒前に、それぞれ電磁石電源２５、２６より電磁石２３、２４に電流を流し、上段の電磁石２３より、磁場２００Ｇａｕｓｓ、下段の電磁石２４より磁場１００Ｇａｕｓｓを発生させる。そして、磁場が発生した状態で、放電を開始することにより、放電開始時にプラズマを上部電極１２側に集中させる。
このように、磁場が発生した状態で放電を開始し、成膜される堆積膜（ＳｉＣＮＨ膜）の膜質変動を抑えるために、例えば１秒経過して上部電極１２側でプラズマが安定化した状態で、それぞれ電磁石電源２５、２６からの電磁石２３、２４への電流を止め、磁場を除去する。これにより、実施形態１と同様に、上部電極１２側に集中されていたプラズマが、ウェハｗ上に均一に暴露される。
磁場を除去した後、ウェハｗに対して、例えば２０秒間プラズマ処理を行うことにより、例えば５０ｎｍのＳｉＣＮＨ膜が成膜される。
次いで、それぞれ電磁石電源２５、２６より電磁石２３、２４に電流を流し、上段の電磁石２３より、磁場２００Ｇａｕｓｓ、下段の電磁石２４より磁場１００Ｇａｕｓｓを発生させ、磁場が発生した状態で、例えば、ＤＭＰＳ（ジメチルフェニルシラン）ガスが１０００ｍｇ／ｍｉｎ、キャリアガスＨｅが２０００ｓｃｃｍ、Ｈｅガスが１０００ｓｃｃｍとなるように流量制御されたプロセスガスを変動させ、プロセスガス導入口１６より導入し、微小孔１７よりウェハｗ上に噴射する。
このとき、同様に、反応室１１内の圧力を、５Ｔｏｒｒとなるように自動調圧するとともに、上部電極１２と下部電極１３の電極間距離を２０ｍｍとする。
このような状態で、同様に高周波電源２１より上部電極１２に例えば１３．５６ＭＨｚの高周波電圧を印加し、下部電極１３を接地し、今度は５００Ｗで放電を行う。そして、１秒ほど経過し、プラズマ放電が安定したところで、それぞれ電磁石電源２５、２６からの電磁石２３、２４への電流を止め、磁場を除去する。
磁場を除去した後、ウェハｗに対して、例えば２０秒間プラズマ処理を行うことにより、例えば下層のＳｉＣＨ膜と膜質の異なるＳｉＣＨ膜が５０ｎｍ成膜される。そして、同様に、それぞれ電磁石電源２５、２６より電磁石２３、２４に電流を流し、上段の電磁石２３に、磁場２００Ｇａｕｓｓ、下段の電磁石２４に磁場１００Ｇａｕｓｓを発生させ、磁場が発生した状態で、高周波電圧を止め、放電を停止した後、それぞれ電磁石電源２５、２６からの電磁石２３、２４への電流を止め、磁場を除去する。そして、プロセスガス導入口１６からのガスの導入を停止し、排気量調整バルブ１５を開いて排気口１４より真空排気することにより、反応室１１内のガスを除去する。このようにして、ＳｉＣＮＨ／ＳｉＣＨ膜の積層構造が形成される。
本実施形態において、成膜中に膜質を変動させる場合においても、プロセスガスなどの条件の変動により、プラズマ不均一が生じるが、実施形態１と同様に、ウェハ上にプラズマ不均一を形成することなく、プラズマ処理を行うことが可能となるなど、実施形態1と同様の効果を得ることができる。
さらに、磁場が発生した状態で放電を開始し、プラズマが安定した状態で磁場を除去するため、新たに成膜される堆積膜（ＳｉＣＨ膜）の膜質変動を抑えることが可能となる。
また、本実施形態において、ＳｉＣＮＨ／ＳｉＣＨ膜の積層構造を形成しているが、一般に、ＳｉＣＨ膜はＳｉＣＮＨ膜に比べ、Ｃｕブロック性能、エッチングストッパー性能は低いが、誘電率の低減を図ることができるため、多層配線の絶縁膜形成においては魅力的である。本実施形態において、このようなＳｉＣＮＨ／ＳｉＣＨ膜の積層構造をプラズマダメージなく、形成することが可能となる。
これら実施形態において、磁場を印加する時間、磁場の印加位置、磁場強度を所定の値としたが、例えば所定の条件で処理されたウェハにおける酸化膜などの劣化、破壊などのダメージなどを評価することにより、適宜最適化することができる。
また、これら実施形態において、磁場を印加するための手段として、ダイポールリングマグネットを用いたが、特に限定されるものではなく、リング状のものであっても、複数の電磁石から構成されていてもよい。また、磁場はウェハｗの被処理面から離間するように印加されていればよく、上部電極と下部電極の間に印加されることが好ましい。さらに、上下電極間距離の１／２より上部電極側に印加されることがより好ましい。
また、磁場の向きは、ウェハｗの被処理面と平行であることが好ましいが、必ずしも一軸方向に形成されている必要はない。さらに、磁場の向きが処理中に変動しても、同様の効果を得ることが可能である。
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
本発明の一態様によるプラズマ処理装置の断面図。 本発明の一態様におけるプラズマ不均一の状態を示す模式図。 本発明の一態様におけるプラズマ不均一の状態を示す模式図。 本発明の一態様における磁場により安定化したプラズマの状態を示す模式図。 本発明の一態様における安定化したプラズマの状態を示す模式図。
符号の説明
ｗ…ウェハ、１１…反応室、１２…上部電極、１３…下部電極、１４…排気口、１５…排気量調整バルブ、１６…プロセスガス導入口、１７…微小孔、１８…支柱、１９…サセプタ、２０…ヒータ、２１、２２…高周波電源、２３、２４…電磁石、２５、２６…電磁石電源、２７、２８、３０、３１…プラズマ、２９…チャージアップ。

Claims (5)

  1. 反応室内に設けられた下部電極にウェハを載置し、
    前記反応室内にプロセスガスを導入し、
    前記ウェハの被処理面と離間するように磁場を印加し、
    前記下部電極と、前記下部電極と対向配置された上部電極間に高周波電圧を印加してプラズマを発生させ、
    前記プラズマが安定化した後、前記磁場を除去し、
    前記ウェハをプラズマ処理することを特徴とする半導体製造方法。
  2. 前記ウェハがプラズマ処理された後、
    前記磁場を印加し、
    前記高周波電圧の印加を止めた後、前記磁場を除去することを特徴とする請求項１に記載の半導体製造方法。
  3. 前記磁場を印加し、
    プロセス条件を変動させ、
    前記磁場を除去することを特徴とする請求項１または請求項２に記載の半導体製造方法。
  4. さらに前記磁場の強度を変動させることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体製造方法。
  5. ウェハをプラズマ処理するための反応室と、
    それぞれ前記反応室内に配置され、プロセスガス導入口を有する上部電極、および前記上部電極と対向配置され、ウェハを載置するための載置面を有する下部電極と、
    前記上部電極と、前記下部電極間に高周波電圧を印加するための高周波電源と、
    前記上部電極と前記下部電極間の前記上部電極側に、前記ウェハの被処理面と離間するように磁場を印加するための磁場印加機構と、
    前記磁場印加機構により印加される磁場の印加タイミングを制御するための磁場制御機構を備えることを特徴とする半導体製造装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022083677A1 (zh) * 2020-10-23 2022-04-28 北京北方华创微电子装备有限公司 半导体工艺设备及其工艺腔室

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111033744B (zh) * 2017-10-31 2023-04-21 松下知识产权经营株式会社 结构体及其制造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62205618A (ja) * 1986-03-06 1987-09-10 Ulvac Corp プラズマｃｖｄ装置
JPH02280318A (ja) * 1989-04-20 1990-11-16 Sanyo Electric Co Ltd 薄膜形成方法
JPH06177051A (ja) * 1992-12-10 1994-06-24 Tdk Corp Ｃｖｄ装置
JPH10172793A (ja) * 1996-12-17 1998-06-26 Mitsubishi Heavy Ind Ltd プラズマ発生装置
JP2002299330A (ja) * 2001-03-28 2002-10-11 Tadahiro Omi プラズマ処理装置および半導体製造装置
JP2002353200A (ja) * 2001-05-28 2002-12-06 Hitachi Ltd 半導体装置の製造方法
WO2007094416A1 (ja) * 2006-02-17 2007-08-23 Mitsubishi Heavy Industries, Ltd. プラズマ処理装置及びプラズマ処理方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5456796A (en) * 1993-06-02 1995-10-10 Applied Materials, Inc. Control of particle generation within a reaction chamber
US6028286A (en) * 1998-12-30 2000-02-22 Lam Research Corporation Method for igniting a plasma inside a plasma processing reactor
JP4285853B2 (ja) * 1999-09-08 2009-06-24 東京エレクトロン株式会社 処理方法
JP4437351B2 (ja) * 2000-01-14 2010-03-24 キヤノンアネルバ株式会社 プラズマエッチング装置
US7374636B2 (en) * 2001-07-06 2008-05-20 Applied Materials, Inc. Method and apparatus for providing uniform plasma in a magnetic field enhanced plasma reactor
JP4009087B2 (ja) * 2001-07-06 2007-11-14 アプライド マテリアルズ インコーポレイテッド 半導体製造装置における磁気発生装置、半導体製造装置および磁場強度制御方法
US6521082B1 (en) * 2002-04-16 2003-02-18 Applied Materials Inc. Magnetically enhanced plasma apparatus and method with enhanced plasma uniformity and enhanced ion energy control
JP4801522B2 (ja) * 2006-07-21 2011-10-26 株式会社日立ハイテクノロジーズ 半導体製造装置及びプラズマ処理方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62205618A (ja) * 1986-03-06 1987-09-10 Ulvac Corp プラズマｃｖｄ装置
JPH02280318A (ja) * 1989-04-20 1990-11-16 Sanyo Electric Co Ltd 薄膜形成方法
JPH06177051A (ja) * 1992-12-10 1994-06-24 Tdk Corp Ｃｖｄ装置
JPH10172793A (ja) * 1996-12-17 1998-06-26 Mitsubishi Heavy Ind Ltd プラズマ発生装置
JP2002299330A (ja) * 2001-03-28 2002-10-11 Tadahiro Omi プラズマ処理装置および半導体製造装置
JP2002353200A (ja) * 2001-05-28 2002-12-06 Hitachi Ltd 半導体装置の製造方法
WO2007094416A1 (ja) * 2006-02-17 2007-08-23 Mitsubishi Heavy Industries, Ltd. プラズマ処理装置及びプラズマ処理方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022083677A1 (zh) * 2020-10-23 2022-04-28 北京北方华创微电子装备有限公司 半导体工艺设备及其工艺腔室

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