JP2009135925A - フレームを記録する方法及び装置 - Google Patents

Abstract

【課題】本発明はフレームを記録する方法及び装置に関する。
【解決手段】その方法は、バッファ（ＢＵＦ）にフレームの部分をバッファリングする段階と、少なくとも１つの部分を有するデータパケットを前記バッファ（ＢＵＦ）からメモリ装置（ＦＭ１、ＦＭ２、ＦＭ３．．．ＦＭｎ）に転送する段階と、を有し、第１フレームの第１部分を第１メモリ装置（ＦＭ１、ＦＭ２、ＦＭ３．．．ＦＭｎ）に転送した後、前記第１フレームに属し、前記第１メモリ装置（ＦＭ１、ＦＭ２、ＦＭ３．．．ＦＭｎ）に転送されるデータの量が前記第１メモリ装置（ＦＭ１、ＦＭ２、ＦＭ３．．．ＦＭｎ）に含まれる少なくとも１つのメモリブロック（ＦＭ１．１，ＦＭ１．２）の記憶容量に対応するまで、前記第１フレームの部分のみが前記第１メモリ装置に転送される。
【選択図】図２

Description

本発明は、フレームを記録する方法に関する。本発明は更に、それに対応する装置に関する。

ディジタルビデオカメラは、例えば、相補型金属酸化膜半導体（ＣＭＯＳ）又は電荷結合素子（ＣＣＤ）である画像捕捉装置の支援により、あるフレームレート及びあるフレーム解像度でフレームを捕捉する。そのフレームレート及びフレーム解像度はある捕捉データレートをもたらす。

業務用アプリケーションについては、フレームレート及びフレーム解像度は高い必要がある。それ故、業務用アプリケーションの捕捉データレートもまた、高い。

捕捉されたフレームは記憶される必要がある。リアルタイムの記憶のために、その記憶データレートは、捕捉データレートに適合する必要がある。しかし、フラッシュメモリのような通常用いられる低速の記憶装置は。業務用アプリケーションにおいて得られる前記高捕捉データレートよりかなり低い記憶データレートを有している。

それ故、複数のフラッシュメモリを有するメモリアレイが用いられる。メモリアレイにおけるフラッシュメモリにおいては、並列にデータが供給される。従って、記憶データは、前記メモリアレイに含まれるフラッシュメモリの累積された記憶データレートに等しい。単独のフラッシュメモリの記憶レートに対するビデオカメラの捕捉データレートの比は、メモリアレイの記憶データレートがビデオカメラの捕捉データレートに適合することを確実にするためのメモリアレイに含まれる必要がある最小数のフラッシュメモリを与える。

同期化目的で、フラッシュメモリアレイは、バッファ、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を介してビデオカメラの画像捕捉装置に接続される。

捕捉されたフレーム又はフレームの一部は、画像捕捉装置からバッファに転送される。次の捕捉部分又はフレームの転送と同時に、フラッシュメモリアレイにおける各々のフラッシュメモリはバッファリングデータの一部が供給される。前記バッファリングデータの一部のサイズは、フラッシュメモリの記憶データレートに対応する。

フラッシュメモリは、メモリブロック内に構成されている。所定のメモリブロックにおける一部のデータが変えられるとき、変えられずに残っているが、前記所定のメモリブロック内に含まれているデータでさえ、書き換えられる必要がある。

フラッシュメモリに提供される一部は、同じメモリブロックにおける幾つかのフレームの一部の記憶をもたらす前記メモリブロックよりかなり小さい。

それ故、捕捉後のフレームの編集は、前記フレームの一部を有する全てのメモリブロックを消去し、書き換えることを必要とする。

不利なことに、メモリブロックは、フラッシュメモリの寿命を制限する消去／書き換え周期の限定された数のみについて認められている。

コンテンツ編集レートを維持しつつ、ビデオシーケンス記録アプリケーションで用いられる前記フラッシュメモリのアレイの寿命を長くする必要がある。

このことは、フレームを記録する方法及び装置により達成され、該方法は請求項１に記載の特徴を有し、該装置は請求項３に記載の特徴を有する。

更に、本発明の装置の実施形態は、請求項３に従属する請求項における特徴を有する。

前記方法は、バッファにおけるフレームの一部をバッファリングする段階と、少なくとも１つの部分を有するデータパケットをバッファからメモリ装置に転送する段階とを有し、第１フレームの第１部分の第１メモリ装置への転送後、前記第１フレームに属し、前記第１メモリ装置に転送されるデータ量が、前記第１メモリ装置に含まれる少なくとも１つのメモリブロックの記憶容量に対応するまで、前記第１フレームの部分のみが、前記第１メモリ装置に転送される。

前記フレームの物理転送部分が伝送される同じメモリ装置にフレームの部分を転送することにより、本発明の方法は、各々のメモリブロックが単一のフレームのデータで満たされることのみを可能にする。それ故、フレームの部分を有するメモリブロックの数は減少する。従って、編集動作中に消去される必要があるメモリブロックの数はまた、減少する。これは、メモリ装置の集合の寿命を長くすることができる。

本発明の方法の更なる実施形態においては、前記第１メモリに転送されない第１フレームの部分は、少なくとも第２メモリ装置に転送される。

本発明の方法の更なる実施形態においては、フレームは、リアルタイムに記録されるビデオフレームシーケンスに含まれ、バッファリングの段階及び転送の段階は、少なくとも一部が同時に実行される。

本発明の方法の更なる実施形態においては、前記第１フレームを有するフレームの副集合からのデータを有する部分は、少なくとも前記第１メモリ装置及び前記少なくとも第２メモリ装置を有する前記副集合をメモリ装置の副集合に転送される。

本発明の例示としての実施形態は、図に示されていて、以下に詳述されている。

図１は、フレームシーケンスが従来技術に従って記憶される方法について示している。ＣＭＯＳセンサ又はＣＣＤセンサのような画像捕捉装置（ＩＣＤ）は、所定のフレームレートでビットマップとしてフレームを捕捉する。これは、捕捉データレートを結果として得る。

捕捉された画像は、バッファＢＵＦ、例えば、ＳＤＲＡＭに転送される。バスＢＵＳは、バッファＢＵＦからメモリアレイＭＡＲにデータを転送する。メモリアレイＭＡＲは、ｎ個のフラッシュメモリＦＭ１、ＦＭ２、ＦＭ３．．．ＦＭｎを有する。

そのバスＢＵＳは、クロック周期により決定されるバスレートで動作し、クロック周期毎のデータ量を搬送することができる。これはバスデータレートをもたらす。バスデータレートは、バッファのオーバーフローを回避するように、捕捉データレートに等しい又はその捕捉データレートを上回る。

それらのｎ個のフラッシュメモリＦＭ１、ＦＭ２、ＦＭ３．．．ＦＭｎの各々は、フラッシュ記憶データレートで動作する。フラッシュ記憶データレートは、捕捉データレートよりかなり低い。メモリアレイＭＡＲにおけるフラッシュメモリＦＭ１、ＦＭ２、ＦＭ３．．．ＦＭｎの数ｎは、ｎがフラッシュ記憶データレートに対するバスデータレートの比に等しい又はその比より大きいように選択される。それ故、その全体におけるメモリアレイＭＡＲの記憶データレートは捕捉データレートに等しいか又はその捕捉データレートより高い。このことは、リアルタイムの記録を可能にする。

各々のクロック周期において、バスＢＵＳは、バッファＢＵＦからメモリアレイＭＡＲにデータパケットを転送する。データパケットは、等しいデータ量のｎ個のスライスに分割される。ｎ個のフラッシュメモリＦＭ１、ＦＭ２、ＦＭ３．．．ＦＭｎの各々は、それらのスライスが与えられる。クロック周期時間に対する一のスライスのデータ量の比はフラッシュ記憶レートより小さいか又はそれと等しいため、ｎ個のフラッシュメモリＦＭ１、ＦＭ２、ＦＭ３．．．ＦＭｎは、次のデータパケットがバスＢＵＳにより供給される前に、データパケットを記憶することができる。

図２に示す本発明の記憶の原理の第１の例示としての実施形態はまた、画像捕捉装置ＩＣＤと、バッファＢＵＦと、ｎ個のフラッシュメモリＦＭ１、ＦＭ２、ＦＭ３．．．ＦＭｎを有するメモリアレイＭＡＲと、バッファＢＵＦからメモリアレイＭＡＲにデータを転送するバスＢＵＳと、を有する。

更に、制御器ＣＯＮを有する。該制御器ＣＯＮは、バスＢＵＳにより搬送されるデータパケットに有するスライスのコンテンツを制御することが可能である。

始めに、制御器ＣＯＮは、バッファリングされるデータ量が、ｎ個のメモリブロックが記憶することができるデータ量に等しくなる又はそのデータ量を上回るまで、バッファＢＵＲからメモリアレイＭＡＲにデータ転送する。即ち、そのバッファリング能力は、ｎ個のメモリブロックの記憶能力と少なくとも等しい必要がある。

データの蓄積中、制御器ＣＯＮは、バッファリングされたデータ量をｎ個の一次仮想メモリブロックに分割する。一次仮想メモリブロックの各々は、単独のフレームから、又はせいぜい２つの隣接するフレームから生じるデータのみを有する。続いて、制御器ＣＯＮは、転送のための一次データパケットを生成し、転送のための前記一次データパケットはｎ個の一次スライス、即ち、一次仮想メモリブロック当たり１つの一次スライスを有する。最終的に、制御器ＣＯＮは、フラッシュメモリＦＭ１、ＦＭ２、ＦＭ３．．．ＦＭｎの各々がｎ個の一次スライスの一を与えられるように、バスＢＵＳが前記データパケットを転送するようにする。一次スライスの各々のサイズは、対応するフラッシュメモリＦＭ１、ＦＭ２、ＦＭ３．．．ＦＭｎが一クロック周期で処理することができるデータ量に相当する。

次のクロック周期において、制御器ＣＯＮは、ｎ個のスライス、即ち、一次仮想メモリブロックの各々の残りからの一の次のスライスをまた、有する送信のための次のデータパケットを生成し、そして所定の一次仮想メモリブロックの残りの次のスライスが、前記所定の一次仮想メモリブロックの一次スライスが転送された同じフラッシュメモリＦＭ１、ＦＭ２、ＦＭ３．．．ＦＭｎに対して転送されるように、次のデータパケットをバスＢＵＳが転送するようにする。

同時に、一次データパケットの転送により開放されたバッファ空間は、新たに捕捉されたフレームデータで満たされる。これは、効率的なバッファリング容量であるが、複雑な制御が要求される。

バッファＢＵＦは、特定のデータ量、例えば、１バイトを搬送することができる各々のアドレスをアドレッシングするバッファのシーケンスである。制御器ＣＯＮは転送を回避する一方、バッファアドレスは連続的に捕捉されるフレームデータで満たされ、一次仮想メモリブロックの一は、アドレス空間におけるシーケンスに対応する。

それ故、制御器ＣＯＮは、仮想メモリブロックを表す前記アドレスシーケンスのサブシーケンスを開始することにより、一次データパケットを生成する。

一次データパケットの転送の後、前記シーケンスは開放される。即ち、それらの開放されたアドレスは、順次ではなく、別個である。それ故、新たに捕捉されるフレームデータは、アドレス空間において分散される。次の仮想メモリブロックの集合が多くても２つの隣接フレームのデータのみを有するような、新たに捕捉されたフレームデータを分割するように、次の仮想メモリブロックは、連続的なアドレスシーケンスとして生成されないが、バッファにおいて分散されるアドレスの集合である必要がある。

そのような複雑な制御を回避するように、バッファリング容量は、２＊ｎ個のメモリブロックの記憶容量に等しいように、より大きく選択されることが可能である。その場合、バッファＢＵＦの第２の半分は、新たに捕捉されるフレームで連続的に満たされる一方、バッファＢＵＦの第１の半分は、メモリアレイＭＡＲへの転送により空にされる。その場合、次の仮想メモリブロックの一は、第２の半分のアドレス空間におけるシーケンスに対応する。

フラッシュメモリＦＭ１、ＦＭ２、ＦＭ３．．．ＦＭｎにおいて単独のフレームに属すデータの分散を低減するように、制御器ＣＯＮは、少なくともｎ個のフレームがバッファリングされるまで、転送を回避することが可能である。その場合、制御器ＣＯＮは、転送のための一次データパケットを生成し、転送のための前記一次データパケットはｎ個の一次スライス、即ち、各々のバッファリングされたフレームからの一次スライスを有する。最終的に、制御器ＣＯＮは、フラッシュメモリＦＭ１、ＦＭ２、ＦＭ３．．．ＦＭｎの各々がｎ個の一次スライスの一を与えられるように、バスＢＵＳが前記データパケットを転送するようにする。

次のクロック周期において、制御器ＣＯＮは、ｎ個の次のスライス、即ち、各々のバッファリングされたフレームの残りからの一の次のスライスをまた、有する転送のための次のデータパケットを生成し、そして、所定のバッファリングされたフレームの残りの次のスライスが、前記所定のバッファリングされたフレームの一次スライスが転送された同じフラッシュメモリＦＭ１、ＦＭ２、ＦＭ３．．．ＦＭｎに転送されるように、バスＢＵＳが次のデータパケットを転送するようにする。

その場合、単独のフレームに属すデータは、単独のフラッシュメモリＦＭ１、ＦＭ２、ＦＭ３．．．ＦＭｎに記憶される。各々のフラッシュメモリＦＭ１、ＦＭ２、ＦＭ３．．．ＦＭｎの残りの記憶容量が全体的なフレームを記憶するには不十分であるときに記憶されたまさに最後のフレームのみが、２つ以上のフラッシュメモリＦＭ１、ＦＭ２、ＦＭ３．．．ＦＭｎに記憶される。

転送に先行する待ち時間を減少させるように、一次データパケットは、バッファリングされた第１フレームのデータのみから生成されることが可能である。それ故、その一次データパケットは、第１フレームからの十分なデータ量がバッファリングされるとすぐ、生成されることが可能である。この一次パケットは、その場合、第１フラッシュメモリＦＭ１に転送される。

一次データパケットは、第１フラッシュメモリＦＭ１が単一クロック周期において処理することができるデータのｎ倍のデータを有するため、第１フラッシュメモリＦＭ１へのデータ転送は少なくともｎ−１個の後続のクロック周期については行われない。

全体のフレームに有するデータ量は、ｌ個のメモリブロックの記憶容量に相当し、ここで、ｌはｎより小さいと仮定する。それ故、各々のクロック周期における次のｌ−１周期の間、前記第１フレームからのデータのデータパケットは、データパケットの処理が占めない残りのフラッシュメモリの一に転送されることが可能である。ｌがｎより大きい又はｎに等しい場合、最後の残りのフラッシュメモリへのｎ次のデータパケットの転送後、転送は、少なくともｌ−ｎ周期の間、一時停止される。

２つの方法、即ち、単独のフラッシュメモリＦＭ１、ＦＭ２、ＦＭ３．．．ＦＭｎに完全にデータパケットを送信すること、及びフラッシュメモリＦＭ１、ＦＭ２、ＦＭ３．．．ＦＭｎの各々にデータパケットのスライスを送信することが、組み合わされることが可能である。即ち、サブセットＳＥＴ１、ＳＥＴ２．．．ＳＥＴｋのフラッシュメモリのみがデータパケットのスライスを与えられ、それにより、スライスはより大きく、データパケットにおけるスライスの数はサブセットＳＥＴ１、ＳＥＴ２．．．ＳＥＴｋに有するフラッシュメモリの数に一致する。また、サブセットＳＥＴ１、ＳＥＴ２．．．ＳＥＴｋへのデータパケットの提供は、前記サブセットＳＥＴ１、ＳＥＴ２．．．ＳＥＴｋのフラッシュメモリがデータパケットを処理するまで、複数の周期の間、一時停止する。これについては、下で、図３を参照して詳細に説明する。

図３に示す本発明の記憶原理の第２の例示としての実施形態はまた、画像捕捉装置ＩＣＤと、バッファＢＵＦと、制御器ＣＯＮと、ｎ個のフラッシュメモリＦＭ１、ＦＭ２、ＦＭ３．．．ＦＭｎを有するメモリアレイＭＡＲと、バッファＢＵＦからメモリアレイＭＡＲにデータを転送するバスＢＵＳと、を有する。そして、制御器ＣＯＮは、バッファＢＵＦのコンテンツに依存して、バスＢＵＳを制御することが可能である。

しかし、図３に示しているｎ個のフラッシュメモリＦＭ１、ＦＭ２、ＦＭ３．．．ＦＭｎはｋ個の集合にグループ化される。

図３に示す第２の例示としての実施形態においては、集合ＳＥＴ１、ＳＥＴ２．．．ＳＥＴｋの一のみが、クロック周期当たりのデータパケットを提供される。データパケットは、提供される集合が１クロック周期で処理することができるデータ量より大きいため、一部のクロック周期のための前記集合に対してデータパケットは提供されない。データパケットの提供が行われないクロック周期の数は、その集合が先行して提供されたデータパケットを処理するために必要な時間に依存する。前記処理時間は、その集合が有するフラッシュメモリの数に依存する。

更に、制御器ＣＯＮは、１つ又はそれ以上のフレームの同じフレームシーケンスに属すデータパケットが同じ集合ＳＥＴ１、ＳＥＴ２．．．ＳＥＴｋに記憶されるように、バスＢＵＳを制御する。

そして、所定のフレームシーケンスに属す全てのデータがそれぞれの集合ＳＥＴ１、ＳＥＴ２．．．ＳＥＴｋに記憶されない限り、他のフレームシーケンスに属すデータは、前記それぞれの集合ＳＥＴ１、ＳＥＴ２．．．ＳＥＴｋに提供されない。

これは、バッファＢＵＦがより大きいことを要求し、始めに、待ち時間を増加するが、集合ＳＥＴ１、ＳＥＴ２．．．ＳＥＴｋの一にフレームのみを記憶することを可能にし、フラッシュメモリのメモリブロックが１個又は僅かに数個のフレームのみのデータを有することを確実にする。それ故、フレーム又はフレームシーケンスでさえ、編集される又は廃棄される場合、幾つかのフラッシュメモリのみがアクセスされる必要があり、幾つかのメモリブロックのみが、消去される必要があり、必要に応じて、書き換えられる必要がある。

集合ＳＥＴ１、ＳＥＴ２．．．ＳＥＴｋの数ｋ、即ち、フラッシュメモリの数は、集合ＳＥＴ１、ＳＥＴ２．．．ＳＥＴｋの各々に含まれ、フレームシーケンスにおけるフレームの数は、待ち時間、バッファサイズ及び／又はメモリブロックのフラグメンテーションの許容しうる程度に関するアプリケーションの要求に依存して変えられることが可能である。

図４は、本発明のフレームシーケンスの記憶原理の第３の例示としての実施形態を示している。この第３の例示としての実施形態においては、バッファＢＵＦは、ｋ個のバッファリング領域ＢＵＦ１、ＢＵＦ２．．．ＢＵＦｋを有する。ｋ個のバスＢＵＳ１、ＢＵＳ２．．．ＢＵＳｋは並列に動作し、それらのバスの各々は、フラッシュメモリの集合ＳＥＴ１、ＳＥＴ２．．．ＳＥＴｋの一とバッファリング領域ＢＵＦ１、ＢＵＦ２．．．ＢＵＦｋの一を接続する。

図４においては、制御器ＣＯＮは、捕捉装置ＩＣＤとバッファＢＵＦとの間に位置している。制御器ＣＯＮは、単独のフレームシーケンスに族ス画像データがバッファリング領域ＢＵＦ１、ＢＵＦ２．．．ＢＵＦｋの一のみに記憶されるように制御する。

バッファリング領域ＢＵＦ１、ＢＵＦ２．．．ＢＵＦｋの一に有するデータは、対応するバスＢＵＳ１、ＢＵＳ２．．．ＢＵＳｋにより対応するフラッシュメモリ装置の集合ＳＥＴ１、ＳＥＴ２．．．ＳＥＴｋに転送される。バスＢＵＳ１、ＢＵＳ２．．．ＢＵＳｋの各々のバスデータレートは、対応するフラッシュメモリ装置の集合ＳＥＴ１、ＳＥＴ２．．．ＳＥＴｋの記憶データレートに対応する。そして、全てのスＢＵＳ１、ＢＵＳ２．．．ＢＵＳｋの累積データレートは捕捉データレートに等しい。

バッファリング領域ＢＵＦ１、ＢＵＦ２．．．ＢＵＦｋは、単独の物理中間記憶装置又は複数の物理的な別個の中間記憶装置のセクション、即ち、アドレス空間であることが可能である。

制御器ＣＯＮは、ＢＵＦ１、ＢＵＦ２．．．ＢＵＦｋの一に対する捕捉画像データの供給の間で切り換わる。

それ故、初めに、バッファリング領域ＢＵＦ１は満たされる。バッファリング領域ＢＵＦ１がデータパケットについての十分なデータを含むとすぐ、前記データは、バスＢＵＳ１により集合ＳＥＴ１に転送される。前記転送中に、更なるデータが捕捉され、バッファリング領域ＢＵＦ１に満たされる。捕捉データレートはバスＢＵＳ１のバスデータレートより高いため、バッファリング領域ＢＵＦ１は益々満たされるようになる。制御器ＣＯＮは、バッファＢＵＦ１の残りの容量が次のフレームを記憶するには十分でないことを検出するとき、その制御器ＣＯＮは、バッファリング領域ＢＵＦ２において前記次のフレームをバッファリングするように切り換わるか、又は、前記次のフレームの第１部分がバッファリング領域ＢＵＦ１においてバッファリングされ、そして次のフレームの残りの部分はバッファリング領域ＢＵＦ２においてバッファリングされる。同様に、バッファリング領域ＢＵＦ２が満たされるにつれて、制御器は、第３バッファリング領域におけるバッファリングに切り換わる。最終的に、バッファリング領域ＢＵＦｋが満たされるようになるにつれて、制御器ＣＯＮは、バッファリング領域ＢＵＦ１を満たすように、復帰するように切り換わる。

それ故、バスＢＵＳ１はバッファリング領域ＢＵＦ１におけるデータを集合ＳＥＴ１に転送する一方、制御器ＣＯＮが復帰するように、バッファリング領域ＢＵＦ１を満たすように切り換わるとき、捕捉されたフレームはバッファリング領域ＢＵＦ２．．．ＢＵＦｋに記憶され、バッファリング領域ＢＵＦ１が空になる。

バッファリング領域ＢＵＦ１から集合ＳＥＴ１に転送される１つのデータパケットはスライシングされることが可能であり、集合ＳＥＴ１におけるフラッシュメモリの各々は、クロック周期当たり１つのスライスが提供される。その場合、スライスの数は、集合１におけるフラッシュメモリの数に等しい必要がある。

又は、１つのデータパケットが集合ＳＥＴ１において１つのフラッシュメモリに転送され、１つ又はそれ以上の後続のクロック周期においては前記１つのフラッシュメモリにデータパケットは転送されない。クロック周期の数は、集合ＳＥＴ１に含まれるフラッシュメモリの数に依存する。

同様に、１つのデータパケットはスライシングされ、集合ＳＥＴのフラッシュメモリの副集合に転送されることが可能であり、１つ又はそれ以上の後続のクロック周期に前記副集合にデータパケットは転送されない。その場合、クロック周期の数は、集合ＳＥＴ１に含まれるフラッシュメモリの数、及び副集合に含まれるフラッシュメモリの数に依存する。そのスライスの数は、副集合におけるフラッシュメモリの数に等しい必要がある。

バスＢＵＳ２．．．ＢＵＳｋによるバッファリング領域ＢＵＦ２．．．ＢＵＦｋから集合ＳＥＴ２．．．ＳＥＴｋへの転送は、バッファリング領域ＢＵＦ１、バスＢＵＳ１及び集合ＳＥＴ１に関して説明している転送と類似している。

図５に示すように、各々のフレームが３つのセグメントにおいて提供されている４つの例示としてのフレームＩ１．．．Ｉ４のフレームシーケンスが与えられる場合、例えば、フレームＩ１は、画像捕捉装置ＩＣＤからバッファＢＵＦにＩ１．１．．．Ｉ１．８として提供される。１クロック周期においては、１つのセグメントが、画像捕捉装置ＩＣＤからバッファＢＵＦに提供される。所定の実施例においては、１つのセグメントに含まれるデータ量は、バッファアドレスが中間的に記憶されることが可能である量に等しい。例えば、バッファＢＵＦに含まれる６つのバッファアドレスＢ１．．．Ｂ６が存在する。

他方、例示として、メモリアレイＭＡＲは、１つのバッファアドレスに記憶されることが可能であるのと同じ程度のコンテンツを記憶することができる４つのメモリアドレスを有する、２つのメモリブロックを各々が有する４つのフラッシュメモリＦＭ１、ＦＭ２、ＦＭ３及びＦＭ４を有することを仮定する。例えば、フラッシュメモリＦＭ１は、メモリブロックＦＭ１．１及びＦＭ１．２を有し、メモリブロックＦＭ１．１は４つのメモリアドレスＦＭ１．１．１、ＦＭ１．１．２、ＦＭ１．１．３、ＦＭ１．１．４を有し、メモリブロックＦＭ１．２は４つのメモリアドレスＦＭ１．２．１、ＦＭ１．２．２、ＦＭ１．２．３、ＦＭ１．２．４を有する。各々のフラッシュメモリは、４つごとのクロック周期のみに許容可能である。

下の表の各々の行は１つのクロック周期に対応している。列ＢＵＦ＿ＩＮは、どのフレームセグメントがクロック周期におけるどのバッファアドレスに記憶されるか、を示している。バッファＢＵＦのバッファアドレスＢ１．．．Ｂ６及びクロック周期の最後におけるそれらのコンテンツ、並びにフラッシュメモリＦＭ１のフラッシュメモリブロックアドレスＦＭ１．１．１．．．ＦＭ１．２．４及びクロック周期の最後におけるそれらのコンテンツは、対応する列に示されている。簡略化のために、フラッシュメモリＦＭ１のコンテンツのみがその表に示されている。しかし、転送がクロック周期において行われるバッファアドレスとフラッシュメモリブロックアドレスとの間のバッファを示す列ＢＵＦ＿ＯＵＴは、ＦＭ１への転送を示すばかりでなく、示されていないＦＭ２、ＦＭ３及びＦＭ４への転送も詳細に示している。

従来技術で知られているフレームシーケンス記憶方法を示す図である。 本発明のフレームシーケンス記憶方法の第１実施形態を示す図である。 本発明のフレームシーケンス記憶方法の第２実施形態を示す図である。 本発明のフレームシーケンス記憶方法の第３実施形態を示す図である。 本発明のフレームシーケンス記憶方法の第４実施形態を示す図である。

Claims (6)

1. フレームを記録する方法であって：
   バッファに前記フレームの部分をバッファリングする段階；及び
   少なくとも１つの部分を有するデータパケットを前記バッファからメモリ装置に転送する段階；
   を有する方法であり、
   第１フレームの第１部分を第１メモリ装置に転送した後、前記第１フレームに属し、前記第１メモリ装置に転送されるデータの量が前記第１メモリ装置に含まれる少なくとも１つのメモリブロックの記憶容量に対応するまで、前記第１フレームの部分のみが前記第１メモリ装置に転送される；
   方法。
2. 請求項１に記載の方法であって：
   前記フレームは、リアルタイムに記録されるビデオフレームシーケンスに含まれ、前記バッファリンスする段階及び前記転送する段階は、少なくとも一部が同時に実行される；
   方法。
3. フレームを記録する装置であって：
   フレームの部分をバッファリングするバッファ；
   該バッファからメモリ装置に少なくとも１つの部分を有するデータパケットの各々を転送するバス；及び
   複数のフレームの第１副集合に属すフレームの第１部分を第１メモリ装置に転送した後、前記第１副集合のフレームに属し、前記第１メモリ装置に転送されるデータの量が前記第１メモリ装置に含まれる少なくとも１つのメモリブロックの記憶容量に対応するまで、
   前記第１副集合に属すフレームの部分のみが前記第１メモリ装置に転送されるように、転送を制御するように適合された制御器；
   を有する装置。
4. 請求項３に記載の装置であって：
   前記フレームは、リアルタイムに記録されるビデオフレームシーケンスに含まれ、前記バッファは、並列してバッファリング及び転送を可能にするように適合されている；
   装置。
5. 請求項１又は２に記載の方法若しくは請求項３又は４に記載の装置であって、前記第１メモリ装置に転送されない前記第１フレームの部分は、少なくとも第２メモリ装置に転送される、方法若しくは装置。
6. 請求項５に記載の方法若しくは装置であって、前記第１フレームを有するフレームの副集合からのデータを有する部分は、少なくとも前記第１メモリ装置及び前記少なくとも第２メモリ装置を有する前記副集合を前記第１メモリ装置及び第２メモリ装置の副集合に転送される、方法若しくは装置。

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