JP2009134855A - メモリセルへの給電の制御 - Google Patents

Abstract

【課題】プロセスのばらつきにもかかわらず、メモリセルへの「０」の書き込み性能と「１」の書き込み性能とを同じようにすること
【解決手段】半導体メモリ記憶セルおよびこれらメモリ記憶セルのアレイを含むメモリが開示されている。この半導体メモリ記憶セルは、反対の二進値を記憶するための２つのデバイスを含むフィードバックループと、前記２つのデバイスにデータを書き込み、かつこれらデバイスからデータを読み出すためのデータ入出力とを備え、前記２つのデバイスの各々は、１つの電源入力を備え、よって互いに独立して各デバイスに給電できるようになっている。
【選択図】図１

Description

本発明は、データ処理に関し、より詳細にはメモリ記憶セルに関する。

集積回路内の半導体から形成されたメモリ記憶セルは知られている。これらセルは、従来は２つの安定なステートの間でフリップ動作できる双安定回路から形成されていた。これら双安定回路のバランスが良好となっている場合、いずれかのステートを優先的に記憶することはない。特定の値を優先的に記憶しない、バランスの良好なセルは、ほぼ同じパワー損失でいずれかの値を保持できるという利点を有し、「１」と「０」とを同じように書き込むことが容易である。しかしながら、かかるセルの潜在的な欠点は、パワーアップ時にこれらセルにいずれの値を記憶すべきかが未知であり、公知のステートでメモリを初期化することが有利となる状況が存在することである。

かかるメモリ記憶セルのサイズおよび電力消費量を軽減したいという要求が続いている。しかしながら、サイズが小さくなるにつれ、より小さい幾何学的形状、すなわち技術的ノードにおけるプロセスのばらつきが大きくなることによって、使用されているデバイスのスレッショルド電圧が変わることに起因し、要求と競合する読み取り動作と書き込み動作の双方を、もはや満足させることはできなくなっている。このことは、特に広いレンジの電圧、温度またはプロセス電界を使用するケースで顕著である。セルのレンジを拡張し、書き込みを可能にするために、これまで一貫して書き込みアシスト信号が導入されている。この書き込みアシスト信号は、データ入力のための値を過度に強くホールドし、高電圧レールＶＤＤおよびプルアップデバイスが、セルへの入力端にあるノードを、セルを新しいステートにフリップ動作できるようにする場合に、セルのフリップ動作を補助するように使用されている。

書き込みをすべき各メモリセルにそれぞれのゲートにより接続された２つの電源レールを使用するような、公知の書き込みアシストシステムがある。ここでは、これら２つの電源のうちの第１電源は、比較的高い電源電圧レベルとなっており、書き込みモード以外のモード時にメモリセルに給電するのに使用されている。第２の電源は、これよりも低い電圧レベルとなっており、メモリセルへ給電するための書き込み動作中に使用される。かかる書き込み動作中に使用される、より低い電源電圧は、メモリセルへのより容易な書き込みを可能にする。このようなアプローチによる欠点は、ゼロの書き込みを改善し、この書き込みのプルダウン速度を速くできるが、「１」の書き込みを低速にしてしまうことである。更にメモリを通過するよう、２つの別個の電源レールをルーティングすることも必要である。

書き込みアシスト機構を提供する公知の別のアプローチとして、単一電源からのゲート操作される電源と共に、メモリセルを使用する方法がある。書き込みの実行以外の他の作動時には、ゲートを通してメモリセルに給電がされる。メモリセルに書き込みをしたい時、メモリセルが書き込み動作中に給電されないよう、ゲートは、メモリセルと電源とをアイソレートする。これにより、メモリセルへの新しいデータ値の書き込みがより容易となる。メモリセルには常時個々に制御可能な給電がされることはない。その理由は、常時給電した場合、好ましくない数のゲートが使用され、メモリ密度を低下させることになるからである。むしろメモリセルのグループが通常、電源ラインを共用し、この電源ラインはこの技術に従って永続的に給電されている電源ラインからゲートにより分離された、仮想的電源ラインとすることができる。しかしながら、多数のメモリセルがこのように１つの電源を共用しているとき、これらメモリセルの全てが電源からアイソレートされ、メモリセルのうちの１つに書き込みがなされている間、他のメモリセルには給電がされなくなる。これによって給電されないメモリセルはデータ損失に対して脆弱な状態となる。無給電時に、特に個々のメモリセルをデータ損失に対して脆弱にするような、製造およびプロセスのばらつきが起こり得ることを検討すると、このような危険性が高くなることが予想される。このようなアプローチには、メモリの信頼性を潜在的に低下させるという欠点がある。更に、前の例の場合のように、「０」の書き込み速度を改善できるが、「１」の書き込み速度は低速になるという欠点がある。

米国特許出願第ＵＳ１１／３９２，９６１号には、別の書き込みアシスト方法が開示されており、本明細書では、この米国特許出願の内容を参考例として援用する。この技術によれば、少なくとも２つのゲートを含む電源制御回路により、メモリセルに給電がなされ、２つのゲートは電源御回路を通るパスを低抵抗または高抵抗にするよう、書き込みアシスト信号によってスイッチングされる。メモリセルには常に給電がなされ、常に電源に接続されるが、メモリセルへの書き込み中に高抵抗パスが使用されるときには、このことは、メモリセルへの給電を効果的に弱くし、そのメモリセルへの新しいデータ値の書き込みをより容易にする。すなわちメモリセルのステートの変更をより容易にし、ステートの変化に対抗するように働くメモリセルの固有の安定性を容易に克服できるようにする。このアプローチにも、「０」の書き込み速度を速くできるが、「１」の書き込みの性能が低下するという問題がある。

本発明の第１の様相によれば、反対の二進値を記憶するための２つのデバイスを含むフィードバックループと、前記２つのデバイスにデータを書き込み、かつこれらデバイスからデータを読み出すためのデータ入出力とを備え、
前記２つのデバイスの各々は、１つの電源入力を備え、よって互いに独立して各デバイスに給電できるようになっている、半導体メモリ記憶セルが提供される。

書き込み中のセルに給電するための電圧レベル入力を変えるだけではメモリビットセルのサイズが小さくなることによって生じる問題すべてを解決できるわけではないと、本発明は認識している。更にビットセルを形成する２つの別個のデバイスへ供給される電力を個々に制御することは、双方のデバイスへの電源入力を単に制御するよりも、より効果的に従来技術の問題を解決できると認識するものである。各デバイスの電源ラインを個々に制御できることにより、より容易に調節できるセルを提供できるので、コーナーが異なるケースから生じる問題を別々に解決でき、安全に値を記憶し、一貫して読み出しおよび書き込みができるセルを提供できる。

当業者であれば理解できるように、多数の異なる方法で、メモリ記憶セルを構成できるが、一部の実施例では、前記半導体メモリ記憶セルは、６トランジスタのビットセルを備え、このセルでは、前記２つのデバイスは、一対のバックツーバックインバータを備え、各インバータは２つのトランジスタを含み、前記メモリ記憶セルは、前記デバイスの各々を前記データ入出力から選択的にアイソレートするようになっている２つのアクセス制御トランジスタを更に含む。

データを記憶するために従来の６トランジスタのビットセルが広く使用されているが、セルのサイズが縮小され、より小さいプロセス技術ノードが歩留まりを制限するプロセスのばらつきの問題に悩むような状況では、セルにデータ値を一貫して書き込むことができないという問題が生じている。個々に制御可能な電源をバックツーバックインバータに設けることにより、従来これらセルが直面している問題の多くを解決できる。更に、これらセルは最近、次第により平らになり、ビットラインでの容量およびローディング量が低下し、その結果、より広くなっている。これら状況では、セルの高さを制限するのは、水平電力ラインおよびワードライン、ならびに拡散制限されたスタックされたデバイスであるが、垂直金属ラインはもはや幅を制限するものではなくなっている。よって、垂直方向に更に電力ラインを設けることができるスペースがある。本発明の実施例は、各ビットラインに増設電力ラインを設けるためにこのような幾何学的形状を活用し、２つのデバイスに別々に給電するための２つの電力ラインを使用するものである。

一部の実施例では、前記セルは、別個に制御可能な電圧レベルと、共通する低電圧電源入力を受けるための２つの高電圧レベル電源入力とを備える。これら２つの電力入力は、別々に制御可能な、高電圧レベルまたは低電圧レベルのいずれかを受けることができるが、好ましい実施例では、制御可能なレベルは、高電圧レベルである。これは、この高電圧レベルの制御が書き込みの問題を解決するための重要なものであり、特にＲＮＭが影響され、より大きいマージンを可能にするＳＮＭが影響されない（ここでＳＮＭは、ワードラインが開のときの信号ノイズマージンであり、他方、ＲＮＭはワードラインが閉のときのリテンションノイズマージンである）、行に基づく（垂直）制御に起因し、ノイズマージンの欠陥的減少を少なくできることを、従来の多くのメモリビットセルの配置が意味するからである。セル内の各デバイスに対し、高電圧レベルを異なるように制御することにより、読み出しおよび書き込みの双方に対し、更に異なる値の書き込みに対し、性能を高めるようにセルを設定することが可能となる。メモリセルを異なるように配置すれば、低電圧レベルの制御も重要となり得ることは、当業者には明らかであろう。

本発明の第２の特徴によれば、本発明の第１の様相に拘わる半導体メモリ記憶セルのアレイを含むメモリであって、前記アレイは更に、前記セルの各々の前記２つの電源入力に供給される電力を制御するための電力制御回路を備えるメモリが提供される。

本発明の実施例に係わるメモリ記憶セルは、メモリを形成するように一般にアレイ状に使用される。アドレス指定中のセルの２つのデバイスを個々に制御することを達成すれば、このように従来技術の問題を解決できるよう、これらアレイに電力制御回路を関連させ、２つのデバイスへ供給される電力を別々に制御できる。

一部の実施例では、前記セルの各々は、２つの高電圧レベルの電源入力と、単一の低電圧レベルの電源入力とを備え、前記電力制御回路は、前記２つの高電圧レベル電源入力の各々へ入力される高電圧レベルを別々に制御すると共に、前記低電圧電源入力へ低電圧入力を供給するようになっている。

一部の実施例では、前記電力制御回路は、高電圧レベルの２つの値の一方を、２つの独立して制御可能な高電圧レベル入力の各々へ供給するためのロジックを備え、前記２つの値は、より高い高電圧レベルまたはより低い高電圧レベルのいずれかを含む。

電力制御回路は、広範な種々の方法で電圧レベル入力を制御できるが、２つの高電圧レベル、すなわち電力ラインの電圧レベルに一般に近似する、より高い高電圧レベルと、デバイスをかかる高電圧レベルに保持しないことが好ましいときに供給される、より低い高電圧レベルとを設けることが一般に好ましい。

一部の実施例では、セルの前記アレイは、セルの複数の行と列を備え、前記メモリは、各行のための独立して制御可能な２つの高電圧トラックを更に備え、各高電圧トラックは、前記電力制御回路により制御可能であり、各トラックは、前記行内の各セルに接続しており、前記メモリは更に、列内の各セルに接続する、各列のための低電圧トラックを更に備える。

本発明の一実施例の構成は、行ごとに２つの別個の高電圧トラックを有し、列ごとに低電圧トラックを有するセルのアレイを有するレイアウトをすることである。セル上のデバイスが異なる高電圧レベルを受けることができるように、電力制御回路がこれらトラックに供給される電圧レベルを制御する。セル内の各デバイスに対し、高電圧レベルを異なるように制御できるので、書き込みおよび読み出しの双方に対する性能を改善できる。しかしながら、電圧が低下したときには、行ごとに制御を行うので、この電圧はすべてのセル内の同じデバイスに対しても低下し、よってアクセスされていないセルすべてが弱くなる。しかしながら、アクセスされているセルへの書き込み性能は高まるので、書き込みには短い時間しかかからず、よって高電力レールのうちの１つの電圧低下によりセルが弱くなることは、従来の書き込みアシスト信号に対するケースよりも短い時間でしか生じない。

このメモリは、多数の形状をとり得るが、一部の実施例では、前記メモリは、ＳＲＡＭメモリアレイを備え、前記メモリ内の各列は、ワードとして別々にアドレス指定可能である。

本発明の実施例の技術に対しては、６トランジスタのビットセルのアレイから形成されるＳＲＡＭメモリが特に適す。

一部の実施例では、前記電力制御回路は、パワーアップ信号に応答し、前記セルの各々を前記電源入力の一方に高電圧レベル信号を供給し、その後、前記電源入力のうちの他方の入力に高電圧レベル信号を供給し、よってどの電源入力が前記高電圧レベルを最初に受信したかに応じて、所定の既知の値を記憶するように各セルを初期化する。

パワーアップまたはリセット後の若干異なる時間に、２つのデバイスをパワーアップするのに、２つのデバイスへ別々に電力制御する能力を使用できる。これによってメモリセルを公知のステートで初期化することが可能となり、このことは一部の状況では極めて有利となり得る。特に、低電力アプリケーションに対して望ましく、この場合、パワーアップ時に既知のステートでメモリを初期化でき、このステートを得るのに通常必要とされる何百万回もの書き込みサイクルを回避できる。

一部の実施例では、前記電力制御回路は、前記メモリで受信した読み出しデータ信号に応答し、アドレス指定される前記セルの前記電源入力の各々に、前記より高い高電圧レベルを供給するようになっている。

パワーアップに応答するだけでなく、メモリが受信する信号のタイプにも応答して、電力制御を行うことができる。従って、書き込み信号を受信する場合において、双方のデバイスが、より高い電圧を受ければ、双方のデバイスが記憶している値を出力することがより容易となって有利となる。受信する信号のタイプに応答して、記憶セルを制御できるようにすることにより、極端にフレキシブルであり、よって従来のメモリ記憶セルに関連する問題を解決できるシステムを提供できる。

一部の実施例では、前記電力制御回路は、アドレス指定される前記セルに供給するための書き込みのための高レベルの値信号に応答自在であり、前記電源入力への、より高い高電圧レベルは、前記デバイスに給電し、前記デバイスは、前記高レベルの値を記憶すると共に、この値を出力し、前記電源入力へのより低い高電圧レベルは、前記デバイスに給電し、前記低レベルの値を記憶すると共に、前記低レベルの値を出力する。

データアクセスリクエストのタイプに応答するだけでなく、書き込み中のデータにも応答して２つのデバイスへの給電を更に制御することにより、これらデバイスが受信すべきデータに対して、デバイスを別々に適当なレベルに保持できるので、セルにデータを一貫して成功裏に書き込みできるだけでなく、かかる書き込みの性能も高めることができる。

一部の実施例では、前記電力制御回路は、アドレス指定される前記セルに供給するための書き込みのための低レベルの値信号に応答自在であり、前記電源入力への、より低い高電圧レベルは、前記デバイスに給電し、前記デバイスは前記低レベルの値を記憶すると共に、この値を出力し、前記電源入力へのより高い高電圧レベルは、前記デバイスに給電し、前記低レベルの値を記憶すると共に、前記高レベルの値を出力する。

データ「０」を書き込むとき、これら２つのデバイスはデータ「１」に対してこれらデバイスが記憶していた値と逆の値を記憶する。従って、データ「１」の書き込みに対して行われていたのと逆の態様で、デバイスに対する給電を制御することによって、効率的かつ効果的な書き込みが行われる。

一部の実施例では、前記電力制御回路は、低抵抗デバイスを介して前記電源入力に高電圧レベルの電源を接続し、前記より高い高電圧レベルを供給すると共に、前記高電圧電源に接続された、逆バイアスのかけられたダイオードと並列な低抵抗デバイスを介し、前記電源入力に低電圧レベルの電源を接続し、前記より低い高電圧レベルを供給するためのロジックを含む。

種々の態様で電力制御回路を想到することができ、従来のゲート制御ロジックを使って、この電力制御回路を製造できる。これとは異なり、この電力制御回路は前記２つのデバイスのそれぞれに対し、前記より低い高電圧レベルとより高い高電圧レベルとを供給するためのソース制御されたロジックを含んでいてもよい。

異なる態様で配置された異なるデバイスから電力制御回路を形成できるが、かかる制御回路を製造する面積を小さくする好ましい方法は、電圧低下が分かっている逆バイアスのかけられたダイオードの両端で、電圧レベルを低下させることにより、高電圧レールの電圧レベルを低下させることである。

別の実施例では、前記電力制御回路は、低抵抗デバイスを介し、高電圧レベルの電源を前記電源入力に接続し、前記より高い高電圧レベルを供給すると共に、より高い抵抗のデバイスを介し、前記高電圧レベルの電源を前記電源入力に接続し、前記より低い高電圧レベルを供給するためのロジックを備える。

本発明の第３の様相によれば、一対のバックツーバックインバータを備えるメモリ記憶セルであって、前記インバータの各々は、各インバータに供給される電力を独立して制御できるようにする電源入力を備える、メモリ記憶セルが提供される。

本発明の第４の様相によれば、集積回路メモリセルにデータを書き込むと共に、前記メモリセルからデータを読み出す方法であって、第１電源入力により第１デバイスを制御すると共に、第２電源入力により第２電源入力を制御するよう、電源制御回路を介し、２つのデバイスを有する前記メモリセルに２つの電源入力を接続するステップと、データアクセス信号の受信に応答し、前記２つの電源入力を別々に制御するステップとを備えた、集積回路メモリセルとの間でデータの書き込みおよび読み出しをする方法が提供される。

添付図面を参照して実施例の次の詳細な説明を読めば、本発明の上記およびそれ以外の目的、特徴および利点が明らかとなろう。

図１は、本発明の一実施例に係わるメモリセル５を示す。このメモリセル５は、トランジスタ１２、１４、２２および２４によって形成された一対のクロス結合されたインバータを含む。トランジスタ１２と１４とは、ＶＤＤ１によって給電される第１デバイスを形成し、他方、トランジスタ２２と２４とは、ＶＤＤ２によって給電される第２デバイスを形成する。これら２つのデバイスは、低電圧の共通レールＶＳＳを有する。

このメモリセルは、更にビットラインＢＬと、ワードラインＷＬとを更に含む。ワードラインは、２つのアクセストランジスタ３２および３４のゲートに接続されており、これらアクセストランジスタが、このワードライン上の信号によってオンにスイッチングされると、これらアクセストランジスタは、デバイスの入出力部分１５、２５とビットラインとの間のパスを構成する。従って、これらデバイスはワードラインの制御によりビットラインとデータ通信する状態にすることができ、これらデバイスからデータを読み出し／書き込みすることができる。

これら２つのデバイスは、あたかもデバイス１のようにクロス結合されたペアとなっているので、トランジスタ１２および１４が、入出力ポート１５に「１」を有する場合、第２デバイスのトランジスタ２２、２４は、その出力ポート２５に「０」を有する。このステートでは、メモリセルは「１」を記憶しているものと見なされる。ポイント１５に「０」が存在する場合、ポイント２５に「１」が存在し、メモリセルは「０」を記憶しているものと見なされる。従って、「１」を書き込むには、ノード１５に「１」を書き込み、ノード２５に「０」を書き込まなければならず、一方、「０」を書き込むには、ノード１５に「０」を書き込み、ノード２５に「１」を書き込まなければならない。

メモリセル５は、双安定回路を形成し、この双安定回路は、２つのデバイスに「１」および「０」を記憶するステートまたは「０」および「１」を記憶するステートのいずれかで安定となる。しかしながら、幾何学的形状を小さくすると、セルの安定性に問題が生じ、外部電圧ノイズの乱れによって安定性が劣化することが知られている。これら外部電圧ノイズの乱れは、ワードラインが開となっているときには信号ノイズマージンであるＳＮＭまたはＲＮＭ、ＳＮＭとして定量化されており、ＲＮＭはワードラインが閉となっているときのリテンションノイズマージンである。

パワーアップ時にＶＤＤ１およびＶＤＤ２に同じ電圧レベルが同時に印加された場合、メモリセルが初期化されるステートは不定となり、メモリセルのアレイでは、あるパーセントのセルが恐らく一方のステートに初期化され、残りは他のステートに初期化されることになろう。１つのメモリを既知のステートに初期化することが望ましい。メモリセルに別々に制御可能な電力入力を提供することにより、本発明のＶＤＤ１およびＶＤＤ２実施例は、ＶＤＤ１またはＶＤＤ２の１方に対し、他方よりも前に電圧を供給することにより、他方のセルよりも前にセルの一方をパワーアップすることができる。このことは、パワーアップ後、メモリセルに記憶される値を選択できることを意味する。このことは有利である。例えば所望する公知の値を記憶することにより、メモリを特定のステートに初期化でき、パワーアップに次いで、このステートを得るためにメモリにデータを書き込まなくてもよいようにできる。これとは異なり、パワーアップ時に記憶される値がメモリが使用されていない時の値となっていることによって、電力損失を最低にすることを保証するように、この方法を使用できる。

２つのデバイスに給電する電圧レベルの値は、データを記憶する際のデバイスの安定性に影響すると共に、デバイスからどれだけ容易にデータを読み出しできるか、実際にはデバイスにデータをどれだけ容易に書き込みできるかということにも影響する。不幸なことに、ＶＤＤ１およびＶＤＤ２の双方が高電圧レベルになっていることは、セルからのデータ値の読み出しをより容易にするが、セルへのデータ値の書き込みを阻害し得る。従って、これまでは一貫した読み出し能力と書き込み能力を維持しながら、これらデバイスに対する最適電圧レベルを提供することは、常に困難であった。本発明の実施例は、これら２つのデバイスに個々に制御可能な電圧レベルを提供することにより、この問題を解決するものである。このようにメモリセルが実行すべき機能に応じた所望する値に電圧レベルを設定できる。

図２は、異なる状況にある２つのデバイスの高電圧レールに対する優先値を表示する表を示す。この表から分かるように、デバイス内に「１」を書き込まなければならないとき（この結果、ポイント１５は値「１」となり、ポイント２５は値「０」となる）、ＶＤＤ１が高レベルとなり、ＶＤＤ２が若干低いレベルとなることが好ましい。この理由は、デバイスに「１」を入力するにはポイント２５を「０」に設定しなければならないからである。ポイント２５が前に「１」である場合、トランジスタ２５のサイズおよび導電率によってはこのノードをデータ「０」までプルダウンすることが困難となる場合がある。これを可能にするために、トランジスタ２５のサイズおよび導電率を変えると、データ「０」の読み出しおよび書き込みがより困難になる。従って、「１」を書き込むときにＶＤＤ２をより低いレベルに下げ、これによってシステムがノード２５を「０」にプルダウンできるようになり、かつ「１」を書き込むことが可能となる。

デバイスに「０」を書き込む際には、ノード１５は「０」を記憶し、ノード２５は「１」を記憶しなければならない。トランジスタ１４のサイズを変更することなく、ノード１５を「１」から「０」にプルダウンすることを容易にするためには、「０」の書き込みリクエストの検出に応答し、ＶＤＤ１のレベルを下げることが好ましいことが分かっており、このように「０」を一貫して書き込むことができる。

読み出し時において、双方のＶＤＤ１およびＶＤＤ２が高レベルとなっている場合、読み出しリクエストに応答し、これら２つの値を高レベルに維持することが好ましい。

図３は、メモリセル５のアレイと、デコーダおよびワードラインドライバー５２、アドレスラッチおよび雑ロジック５４、プリチャージおよび書き込みロジック５４、増幅器５８および個々のコラム電力制御回路６０とを含むメモリ４０を示す。このメモリ４０は、グリッド上のセルに低電力レールＶＳＳが供給されるようになっており、各ＶＳＳトラックがセルの２つの列に給電するよう、これら列の間にグリッドが延びている。セルの各コラムには２つの別個のトラックとして、ＶＤＤ高い電力電圧ラインが供給されており、これら２つのトラックは個々の行電力制御回路６０を有する。

図４ａは、本発明の一実施例に係わる電力制御回路６０を示す。多数の方法で必要な電力信号を得ることができ、更に図４ａ、４ｂおよび図５に示された電力回路は、図２に示されるように、あるパターンの電源を得るための可能な方法の例にすぎないことが理解できよう。

図４ａでは、ＰＭＯＳトランジスタ６２および６４によりＶＤＤ１が供給される。トランジスタ６２は、小トランジスタとして表示されており、このことは、このトランジスタ６２が高抵抗を有することを意味する。これは、デバイスサイズが小さいことまたは長さが長いことに起因するものであり、すなわち２つのデバイスを直列に配置することにより抵抗が小さくなることに起因している。一方、トランジスタ６４は大きいので、抵抗が小さくなっている。トランジスタ６２は、反転された書き込み「０」信号によってゲート制御される。従って、書き込み「０」信号が入力されると、このデバイスのゲートに「１」が提供され、デバイスはオンにスイッチングされる。デバイスの抵抗が大きいとき、ＶＤＤ１に供給される電圧は、ＶＤＤ−デバイスの両端での電圧抵抗分（この値はかなり大きい）となるので、この電圧はＶＤＤよりも著しく低くなる。他方のトランジスタ６４は、読み出しまたは書き込み「１」信号が受信された場合、このトランジスタはオンになり、抵抗が小さくなるにつれ、ＶＤＤ１がＶＤＤに接近するよう、読み出し信号および書き込み「１」信号によりゲート制御される。従って、ＶＤＤ１は読み出し信号または書き込み「１」信号に対しては高レベルであり、書き込み「０」信号に対してはより低くなっている。

トランジスタ６１および６３によりＶＤＤ２が発生される。トランジスタ６１は小さいが、他方、トランジスタ６３は大きくなっている。トランジスタ６１は書き込み「１」信号によってゲート制御される。従って、このトランジスタは、書き込み「１」コマンドに応答し、オンになり、トランジスタ６１が高抵抗値を有するとき、ＶＤＤ２はＶＤＤよりも著しく低くなる。読み出し信号または書き込み「０」信号に応答し、トランジスタ６３がオンに切り換わる。このトランジスタ６３は、オンのときに低抵抗デバイスとなっているので、ＶＤＤ２はＶＤＤに近似する。従って、ＶＤＤ２は読み出しまたは書き込み「０」信号に対して高く、書き込み「１」信号に対してはより低くなる。

図４ｂは、各ＰＭＯＳデバイス６２のソースがデータで制御されるようになっている図４ａの回路に類似する、拡散制御される電力制御回路を示す。この実施例では、トランジスタ６２は、そのソースに印加されるデータ書き込み信号ＤＷＲまたはその逆のＮＤＷＲ信号を有する。このことは、図４ａの場合のようにＶＤＤまたはＶＳＳを印加することに類似しているが、データ信号自身を使用することにより、適当な電圧が自動的に印加されることを示す。このように、書き込むべき値に従い、より高い高電圧レベルまたはより低い高電圧レベルが出力される。これらデバイスはデータにより制御され、書き込み中、図２の表に従って適当な値を出力する。読み出し中は双方のデバイスの双方に高い値が入力される。ＶＤＤ−ＰＭＯＳ Ｖｔスレッショルドを超えて電圧が低下することを、ダイオード接続されたデバイスが防止している。

図５は、本発明の別の実施例に係わる別の電力制御回路を示す。この実施例における電力制御回路は、２つの入力を有するＮＡＮＤゲート７２を含み、２つの入力のうちの一方は、「１」の値となっている書き込み信号または「０」の値となっている読み出し信号を受信し、他方の入力は、（デバイスがＶＤＤ１を発生するのに使用されているか、またはＶＤＤ２を発生するのに使用されているかに応じて）データまたはこのデータの反転信号を受信する。ＮＡＮＤゲートの一方の入力に「０」の読み出し信号を加えることにより、読み出し信号に応答してノード８０には常に「１」が出力されることが保証される。出力における「１」信号は、トランジスタ７４をオフにするので、このデバイスは読み出し中は機能しない。「１」信号は、インバータ７８によって反転されるので、このことはトランジスタ７６をオンにする。トランジスタ７６は、１ミクロンの大きさの大型トランジスタであるので、抵抗が小さく、よってオンに切り換えられるときに、ほぼＶＤＤに近い値を出力する。従って、読み出しの場合、ＶＤＤ１またはＶＤＤ２はほぼＶＤＤにセットされる。

書き込みの場合、ＮＡＮＤゲート７２が、役割を果たす。データ入力ラインが「１」（データ＝１）を出力し、デバイスがＶＤＤ２を発生しているか、またはデータが「０」であり、デバイスがＶＤＤ１を発生している場合、ＮＡＮＤゲート７２は「０」を出力し、トランジスタ７４はオンにスイッチングされ、トランジスタ７６はオフにスイッチングされる。トランジスタ７４は、ＶＤＤを出力に伝える。しかしながら、このトランジスタは小さいデバイスであるので、このデバイスでの電圧低下は大きく、よって電圧出力はＶＤＤよりも大幅に低くなる。データ入力ラインが「０」を入力した場合、トランジスタ７４はオフにスイッチングされ、トランジスタ７６はオンにスイッチングされ、この場合、出力電圧は読み出しの場合と同じようにＶＤＤに近づく。従って、この電力制御回路は読み出しまたは書き込み信号のいずれかである入力信号および書き込まれるデータに応答して、出力電圧レベルを変えることができる。

図６は、メモリセルの異なるフリッピングステートのタイミング図を示す。図６ａおよび６ｂは、従来技術に係わるメモリセルを示し、このメモリセルでは共通ＶＤＤに双安定回路の双方のデバイスが接続されている。図６ｂは、従来技術に係わるシステムを示し、このシステムでは、書き込みのイネーブルを補助するよう、書き込みアシスト信号により双方のデバイスの電圧レベルが低下される。図６ａでは、「書き込みアシストなし」と表示されたラインは、書き込みアシストがない場合のコアセルのフリップ動作を示す。コアセルのソースノードをドライブする共用電圧を１００、２００、４００ｍＶの値に低下させた場合に、書き込みアシストのないラインよりも早く「０」に低下する１００、２００および４００ｍＶラインから分かるように、コアセルに、より高速に書き込みすることができる。しかしながら、書き込みアシストなしのイエローラインよりも低速で立ち上がる１００、２００、４００ｍＶラインから分かるように、コアセルの別の側は、より低速でプルアップされる。

図６ｂは、２つのデバイスをドライブする共用電圧の低下をハイライト表示しており、このように電圧を低下させることは、どのように「０」の書き込みをより高速にし、「１」の書き込みをより低速にするかを示している。

図６ｃは、本発明の一実施例に係わるメモリセルのタイミング図を示し、この実施例では、メモリセルへの書き込みを助けるために２つのデバイスにスプリット電圧制御がなされ、データで制御される電圧が低下する。２つのＰＭＯＳデバイスでの分割電圧は、次に別々に制御され、内部ノードの降下速度は、書き込みアシストがない場合よりも高速となり、内部ノードの立ち上がり速度は、低下させることができる、双方のデバイスのための、共用ＶＤＤを使用する公知のアプローチの書き込みアシストの立ち上がり速度よりも高速となる。従って、この図から、従来技術のデバイスと比較した場合の本発明の実施例のタイミングの利点が、より明らかに理解できよう。

以上で、添付図面を参照し、本発明の実施例について詳細に説明したが、本発明はこれら実施例だけに限定されるものでなく、かつ当業者であれば、特許請求の範囲に記載した発明の要旨から逸脱することなく、種々の変形および変更を行うことができると理解すべきである。

本発明の一実施例に係わるメモリセルを示す。 読み出しおよび書き込みの異なる過渡現象中のメモリセルの２つの高電圧レールの値を示す表である。 図１に示されているメモリセルおよび関連するロジックのアレイを含むＳＲＡＭメモリを示す。 メモリセルへ入力される高電圧レベルの値を制御するための電力制御回路を示す。 メモリセルへ入力される高電圧レベルの値を制御するための、同様な電源制御される電力制御回路を示す。 本発明の別の実施例の電力制御回路を示す。 従来のメモリセルのタイミング図を示す。 本発明の一実施例により、書き込みのアシストを助けるよう、共用電圧が低下するタイミング図を示す。 書き込みを補助するように分割電圧制御を行う場合のタイミング図である。

符号の説明

５ メモリセル
１２、１４、２２、２４ トランジスタ
１５、２５ 入出力部分
３２、３４ アクセストランジスタ
２５ ノード
４０ メモリ
５２ ワードラインドライバー
５４ ロジック
５６ 書き込みロジック
５８ 増幅器
６０ 行電力制御回路
６２、６４ ＰＭＯＳトランジスタ
ＶＳＳ 共通低電圧レール
ＢＬ ビットライン
ＷＬ ワードライン

Claims (20)

1. 反対の二進値を記憶するための２つのデバイスを含むフィードバックループと、
   前記２つのデバイスにデータを書き込み、かつこれらデバイスからデータを読み出すためのデータ入出力とを備え、
   前記２つのデバイスの各々は、１つの電源入力を備え、よって互いに独立して各デバイスに給電できるようになっている、半導体メモリ記憶セル。
2. 前記半導体メモリ記憶セルは、６トランジスタのビットセルを備え、このセルでは、前記２つのデバイスは、一対のバックツーバックインバータを備え、各インバータは２つのトランジスタを含み、前記メモリ記憶セルは、前記デバイスの各々を前記データ入出力から選択的にアイソレートするようになっている２つのアクセス制御トランジスタを更に含む、請求項１に記載の半導体メモリ記憶セル。
3. 前記セルは、別個に制御可能な電圧レベルと、共通する低電圧電源入力を受けるための２つの高電圧レベル電源入力とを備える、請求項１に記載の半導体メモリ記憶セル。
4. 請求項１に記載の半導体メモリ記憶セルのアレイを含むメモリであって、前記アレイは更に、前記セルの各々の前記２つの電源入力に供給される電力を制御するための電力制御回路を備えるメモリ。
5. 前記セルの各々は、２つの高電圧レベルの電源入力と、単一の低電圧レベルの電源入力とを備え、前記電力制御回路は、前記２つの高電圧レベル電源入力の各々へ入力される高電圧レベルを別々に制御すると共に、前記低電圧電源入力へ低電圧入力を供給するようになっている、請求項４に記載のメモリ。
6. 前記電力制御回路は、高電圧レベルの２つの値の一方を、２つの独立して制御可能な高電圧レベル入力の各々へ供給するためのロジックを備え、前記２つの値は、より高い高電圧レベルまたはより低い高電圧レベルのいずれかを含む、請求項５に記載のメモリ。
7. セルの前記アレイは、セルの複数の行と列を備え、前記メモリは、各行のための独立して制御可能な２つの高電圧トラックを更に備え、各高電圧トラックは、前記電力制御回路により制御可能であり、各トラックは、前記行内の各セルに接続しており、前記メモリは更に、列内の各セルに接続する、各列のための低電圧トラックを更に備える、請求項４に記載のメモリ。
8. 前記メモリは、ＳＲＡＭメモリアレイを備え、前記メモリ内の各列は、ワードとして別々にアドレス指定可能である、請求項７に記載のメモリ。
9. 前記電力制御回路は、パワーアップ信号に応答し、前記セルの各々を前記電源入力の一方に高電圧レベル信号を供給し、その後、前記電源入力のうちの他方の入力に高電圧レベル信号を供給し、よってどの電源入力が前記高電圧レベルを最初に受信したかに応じて、所定の既知の値を記憶するように各セルを初期化する、請求項５に記載のメモリ。
10. 前記電力制御回路は、前記メモリで受信した読み出しデータ信号に応答し、アドレス指定される前記セルの前記電源入力の各々に、前記より高い高電圧レベルを供給するようになっている、請求項６に記載のメモリ。
11. 前記電力制御回路は、アドレス指定される前記セルに供給するための書き込みのための高レベルの値信号に応答自在であり、前記電源入力への、より高い高電圧レベルは、前記デバイスに給電し、前記デバイスは、前記高レベルの値を記憶すると共に、この値を出力し、前記電源入力へのより低い高電圧レベルは、前記デバイスに給電し、前記低レベルの値を記憶すると共に、前記低レベルの値を出力する、請求項６に記載のメモリ。
12. 前記電力制御回路は、アドレス指定される前記セルに供給するための書き込みのための低レベルの値信号に応答自在であり、前記電源入力への、より低い高電圧レベルは、前記デバイスに給電し、前記デバイスは前記低レベルの値を記憶すると共に、この値を出力し、前記電源入力へのより高い高電圧レベルは、前記デバイスに給電し、前記低レベルの値を記憶すると共に、前記高レベルの値を出力する、請求項６に記載のメモリ。
13. 前記電力制御回路は、前記２つのデバイスのうちのそれぞれのデバイスへ、前記より低い高電圧レベルおよびより高い高電圧レベルを発生するための、電源によって制御されるロジックを備える、請求項６に記載のメモリ。
14. 前記電力制御回路は、低抵抗デバイスを介して前記電源入力に高電圧レベルの電源を接続し、前記より高い高電圧レベルを供給すると共に、前記高電圧電源に接続された、逆バイアスのかけられたダイオードと並列な低抵抗デバイスを介し、前記電源入力に低電圧レベルの電源を接続し、前記より低い高電圧レベルを供給するためのロジックを含む、請求項１３に記載のメモリ。
15. 前記電力制御回路は、前記２つのデバイスのうちのそれぞれのデバイスに、より低い高電圧レベルおよびより高い高電圧レベルを供給するようゲート制御されるロジックを備える、請求項６に記載のメモリ。
16. 前記電力制御回路は、低抵抗デバイスを介し、高電圧レベルの電源を前記電源入力に接続し、前記より高い高電圧レベルを供給すると共に、より高い抵抗のデバイスを介し、前記高電圧レベルの電源を前記電源入力に接続し、前記より低い高電圧レベルを供給するためのロジックを備える、請求項１５に記載のメモリ。
17. 一対のバックツーバックインバータを備えるメモリ記憶セルであって、前記インバータの各々は、各インバータに供給される電力を独立して制御できるようにする電源入力を備える、メモリ記憶セル。
18. 集積回路メモリセルにデータを書き込むと共に、前記メモリセルからデータを読み出す方法であって、
    第１電源入力により第１デバイスを制御すると共に、第２電源入力により第２電源入力を制御するよう、電源制御回路を介し、２つのデバイスを有する前記メモリセルに２つの電源入力を接続するステップと、データアクセス信号の受信に応答し、前記２つの電源入力を別々に制御するステップとを備えた、集積回路メモリセルとの間でデータの書き込みおよび読み出しをする方法。
19. 読み出し信号に応答し、高電力信号によって前記２つのデバイスに給電し、
    書き込みの低レベル値信号に応答し、より低い電力信号によって前記第１デバイスに給電し、高い電力信号により前記第２デバイスに給電し、
    書き込みの高レベル値信号に応答し、より低い電力信号により前記第２デバイスに給電し、高い電力信号により前記第１デバイスに給電するよう、前記２つの電源入力を別々に制御する、請求項１８に記載の方法。
20. パワーアップ信号に応答し、前記２つの電源入力のうちの一方に電力を供給し、その後、前記２つの電源入力のうちの他方の入力に電力を供給する、請求項１８に記載の方法。

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