JP2009117688A - 半導体装置の作製方法 - Google Patents

Abstract

【課題】可撓性基板上に信頼性の高い半導体装置を歩留まりよく作製する。
【解決手段】耐熱性を有する基板上にＴＦＴを形成される構造にて、前記耐熱性を有する基板とＴＦＴとの間に剥離層を形成する。さらに所望する半導体装置が形成される隙間（平面上で半導体装置と、半導体装置と、の間の領域）の、剥離層の膜厚を変える、すなわち剥離層に段差を設ける加工工程を有する。その後、可撓性基板に素子を転置する。この構造により、例え前記転置する工程にてクラックが入るのを避けられない状態でも、前記半導体装置が形成される間の段差に選択的にクラックが入りやすくすることにより、所望の素子自体へのダメージを避け、歩留まりを高くすることができる。
【選択図】図７

Description

本発明は、半導体装置の作製方法に関する。特に、可撓性基板上に半導体装置を作製する半導体装置の作製方法に関する。

半導体装置を設ける基板として可撓性基板を用いることで、フレキシブルな半導体装置を作製する技術が開発されている（特許文献１を参照）。可撓性基板上に半導体層を有する半導体装置の作製方法として、可撓性基板上に半導体層を直接形成する方法が挙げられる。しかし、好ましくは、必要な耐熱性を有する基板上に剥離層を形成し、該剥離層上に半導体層を有する素子を形成し、該剥離層をきっかけとして可撓性基板に素子を転置する方法を用いる。
耐熱性を有する基板としては、耐熱性ガラスなどの絶縁性基板を用い、剥離層は、例えば、スパッタリング法等により設ける。

一方、耐熱性ガラスなどの絶縁性基板に単結晶シリコン層を設けた半導体装置が開示されている（特許文献２を参照）。この半導体装置は、歪み点が７５０℃以上の結晶化ガラスの全面を絶縁性シリコン膜で保護し、水素イオン注入剥離法により得られる単結晶シリコン層を該絶縁性シリコン膜上に固着した構成を有する。
特開２００３−２０４０４９号公報 特開平１１−１６３３６３号公報

耐熱性を有する基板上に剥離層を形成し、その上に半導体層を有する素子を形成し、前記剥離層をきっかけとして可撓性基板に素子を転置する場合、歩留まり良く転置できることが望ましい。しかしながら所望する半導体層を有する素子のサイズ、工程温度上限、あるいは半導体層を有する素子の構造の厚さによっては、転置工程時にクラックが発生する。

本発明は、耐熱性及び耐薬品性の低い基板上に、信頼性の高い半導体装置を作製することを課題の一とする。また、耐熱性及び耐薬品性の低い基板上に半導体装置を歩留まり良く作製することを課題の一とする。

本発明の半導体装置の作成方法の一は、上記課題を達成するために、耐熱性を有する基板上にＴＦＴが形成される構造にて、前記耐熱性を有する基板とＴＦＴとの間に剥離層を形成する工程を有する。さらに所望する半導体装置が形成される隙間（すなわち平面上で半導体装置と、半導体装置と、の間の領域）の、剥離層の膜厚を変える、すなわち剥離層に段差を設ける加工工程を有する。

この構造により、例え前記剥離層をきっかけとして可撓性基板に素子を転置する工程にてクラックが入るのを避けられない状態でも、所望の素子自体へのダメージを避け、歩留まりを高くすることができる。なぜなら、所望する半導体装置が形成される間の領域のみ比較的脆弱となり、クラックが優先的に入るからである。

所望する半導体装置が形成される間の領域は、後に素子を個別に分離するとき余白となる領域であり、この領域のクラックは歩留まりに影響することは無い。

尚、好適には、前記剥離層は、タングステン上に酸化シリコンを積層する構造とする。そしてこのとき、剥離層の膜厚を変える工程では、酸化シリコンの膜厚を変える。スパッタ成膜の酸化シリコン膜厚については、２００ｎｍ〜５００ｎｍとする。すなわち、この範囲にて段差を設ける。

上記原理の一つは、剥離層であるタングステン膜とその上層に形成された酸化シリコンの積層構造の各膜厚にて、タングステン膜厚が一定のとき、酸化シリコン膜厚が厚いほど剥離転置時に剥離しやすく、逆に酸化シリコン膜厚が薄くなれば剥離転置時に基板に残りやすい傾向がある、という本発明者らの経験に基づいたものである。本発明者の標準とするプロセスでは、酸化シリコン膜厚２００ｎｍ以上にて剥離が可能であることが判っている。本発明者はこの原理を、酸化シリコン膜の膜厚が厚いほど、欠陥や転位などが増え、剥離の切掛けが出来やすくなるものと考察する。

もう一つの上記原理は、剥離転置の際、特に構造の境目に、クラックが出来やすい、あるいは基板に残りやすいという現象に基づいたものである。本発明者はこの現象を、構造が異なる部分にて、両領域の応力の差からクラックの切掛けが出来やすいため、と考察する。すなわち剥離層部分で構造の違いがあっても、そこにクラックが出来やすいと考えられる。

尚、膜厚が厚くなるにつれ、欠陥や転位などが増え、剥離の切掛けが出来やすくなることから、剥離層が他の材料からなる単層の場合でも、局所的に膜厚を変えることでクラックの入りやすさを制御できると考えられる。すなわち本発明において、剥離層は単層でも、２層以上の積層構造でも有効である。

本発明の作成方法は、耐熱性を有する基板上に剥離層を形成し、該剥離層上に半導体層を有する素子を形成する場合に用いられる一方、耐熱性を有する基板上に、水素イオン注入剥離法により得られる単結晶シリコン層を固着した構成にも適用できる。

耐熱性を有する基板上に単結晶シリコン層を固着するときは、前記耐熱性を有する基板と、前記単結晶シリコン層との間に剥離層を形成する。より詳細には、耐熱性を有する基板と水素イオン注入剥離法により得られる単結晶シリコン層が設けられたシリコンウエハ基板とを貼りあわせる工程前に、シリコンウエハ基板もしくは耐熱性を有する基板、いずれかの張り合わせ面に剥離層を形成する。この酸化シリコンは成膜後、フォトリソグラフィー及びプラズマエッチングにより、所望する半導体装置間の膜厚を選択的に薄くする。

上記手段の剥離層を形成した後、さらに絶縁層を形成する。この絶縁層をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）にて平坦化し、接合層を形成する。すなわち耐熱性を有する基板とシリコンウエハ基板のいずれかの面に接合層が形成される。もしくは、両方の基板に接合層を設けても良い。接合層を介し耐熱性を有する基板とシリコンウエハ基板を貼りあわせた後、損傷層を境に単結晶シリコン層が設けられた耐熱性を有する基板と、シリコンウエハ基板とを引き剥がす。その後耐熱性を有する基板上にて所望の素子を形成後、粘着シート等により可撓性基板に剥離転置する。

本発明の一は、第１の基板上に剥離層を形成し、前記剥離層に段差を設け、前記剥離層上に、表面の平坦性が高い第１の接合層を形成し、半導体基板の表面から一定の深さに損傷層を形成し、該損傷層が形成された半導体基板上に表面に、下地絶縁膜を形成し、前記下地絶縁膜上に、第２の接合層を形成し、前記第１の接合層と、前記第２の接合層とを貼り合わせて前記損傷層で剥離することで、前記第１の基板上に半導体層を形成し、前記半導体層を有する半導体素子を形成し、前記半導体素子を第２の基板上に転置することを特徴とする半導体装置の作製方法である。

本発明の一は、第１の基板上に表面の平坦性が高い第１の接合層を形成し、半導体基板の表面から一定の深さに損傷層を形成し、該損傷層が形成された半導体基板上に表面に、下地絶縁膜を形成し、前記下地絶縁膜上に剥離層を形成し、前記剥離層に段差を設け、前記剥離層上に表面の平坦性が高い第２の接合層を形成し、前記第１の接合層と、前記第２の接合層とを貼り合わせて前記損傷層で剥離することで、前記第１の基板上に半導体層を形成し、前記半導体層を有する半導体素子を形成し、前記半導体素子を第２の基板上に転置することを特徴とする半導体装置の作製方法である。

上記構成の本発明において、好ましくは、前記耐熱性を有する基板は、ガラス基板である。

上記構成の本発明において、好ましくは、前記半導体基板は単結晶シリコン基板である。

本発明によれば、剥離層に段差を設けることで、その段差が可撓性基板に半導体装置を剥離転置するときの、クラック発生領域の選択性に作用し、半導体装置へのクラック発生を防止するので、半導体装置の製造歩留まりを向上させることができる。

本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態及び実施例の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。

（実施の形態１）
本実施の形態では、本発明に係る半導体装置の作製方法の例について、図面を参照して説明する。本発明に係る半導体装置の作製方法では、まず、第１の基板１００と半導体基板２００を用いる。

第１の基板１００は、作製工程に耐えうる程度に高耐熱性及び高耐薬品性等であればよく、基板の材料は特定のものに限定されない。例えば、ガラス基板、石英基板、シリコン基板若しくはステンレス基板等又はこれらの基板上に絶縁膜を形成した基板を用いることができる。本実施の形態では、ガラス基板を用いる。

半導体基板２００の材料としては、代表的にはシリコン又はゲルマニウムを用いる。または、ガリウムヒ素、インジウムリン等の化合物半導体を用いても良い。また、半導体基板２００は単結晶半導体基板に限定されず、多結晶半導体基板であってもよい。本実施の形態では、単結晶シリコン基板を用いる。

まず、第１の基板１００上に剥離層１０２を形成する（図１（Ａ−１）を参照）。剥離層１０２は単層であってもよいし、積層に形成しても良い。本実施の形態では、剥離層１０２は積層構造を有し、第１の剥離層１０４上に第２の剥離層１０６が形成されている。

剥離層１０２は、スパッタリング法を用いて、タングステン、モリブデン、チタン、タンタル、ニオブ、ニッケル、コバルト、ジルコニウム、亜鉛、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウム及び珪素から選択された元素、又はこれらの元素を主成分とする合金材料、又はこれらの元素を主成分とする化合物材料からなる層を、単層で、又は複数の層を積層して形成する。珪素を含む層の結晶構造は、非晶質、微結晶、多結晶のいずれの場合でもよい。

剥離層１０２が単層構造の場合には、好ましくは、タングステン、モリブデン、又はタングステンとモリブデンの混合物を含む層を形成する。または、タングステンの酸化物若しくはタングステンの酸化窒化物を含む層、モリブデンの酸化物若しくはタングステンの酸化窒化物を含む層、又はタングステンとモリブデンの混合物の酸化物若しくは酸化窒化物を含む層を形成する。なお、タングステンとモリブデンの混合物とは、例えば、タングステンとモリブデンの合金に相当する。

剥離層１０２が積層構造の場合には、好ましくは、１層目として金属層を形成し、２層目として金属酸化物層を形成する。代表的には、１層目として、タングステン、モリブデン、又はタングステンとモリブデンの混合物を含む層を形成し、２層目として、これらの酸化物、窒化物、酸化窒化物又は窒化酸化物を含む層を形成する。

剥離層１０２として、１層目に金属層、２層目に金属酸化物層の積層構造を形成する場合には、金属層としてタングステンを含む層を形成し、その上に金属酸化物からなる絶縁層を形成すると、タングステンを含む層と絶縁層との界面に金属酸化物層としてタングステンの酸化物を含む層が形成されるため、これを活用してもよい。さらには、金属層の表面に対して、熱酸化処理、酸素プラズマ処理、又はオゾン水等の酸化力の強い溶液による処理等を行って金属酸化物層を形成してもよい。例えば、タングステン上に酸化シリコンを成膜して、タングステンと酸化シリコンとの間にタングステン酸化物を形成しても良い。しかし、タングステンの酸化物と酸化シリコンとは密着し難く、剥離には有利であるが、作製工程中において意図せず剥離してしまう可能性がある。一方、タングステンと酸化シリコンとの間にタングステン窒化物を形成すると、作製工程中における意図しない剥離を防止することはできるが、剥離し難くなるという問題がある。そのため、剥離層と窒化シリコンとの間に設ける層は、実施者の意思に応じて適宜設定するとよい。

更には、剥離層１０２として、１層目に金属層、２層目に金属窒化物層又は金属酸化窒化物層を形成してもよい。代表的には、１層目にタングステンを含む層を形成し、２層目に、窒化タングステン層又は酸化窒化タングステン層を形成すればよい。

剥離層１０２の膜厚は、本実施の形態では、第１の剥離層１０４としてタングステン膜を３０ｎｍで、第２の剥離層１０６として酸化シリコン膜を３００ｎｍで形成する。第１の剥離層１０４及び第２の剥離層１０６は、スパッタリング法又はＣＶＤ法等により形成することができる。第１の剥離層１０４及び第２の剥離層１０６は、スパッタリング法により形成することが好ましい。

なお、第１の剥離層１０４としてタングステン膜を形成し、第２の剥離層１０６としてＣＶＤ法により酸化シリコンを形成する場合には、第１の剥離層１０４であるタングステン膜を成膜した直後にＮ_２Ｏプラズマ処理を行うことが好ましい。

次に、剥離層１０２の表面に段差を設ける。具体的には、所望の半導体素子の下のＳｉＯ２膜の膜厚を保持し、前記所望の半導体素子が形成されていない領域はＳｉＯ２膜の膜厚を薄くする。パターンの形成にはレジストマスクを用いる。所望のパターンを有するレジストマスクが形成された状態で、第２の剥離層１０６すなわち酸化シリコン膜をエッチングする。このエッチングの方法は、ドライエッチング又はウエットエッチングのいずれでも良い。また酸化シリコン膜は、後に可撓性基板等に剥離転置可能な膜厚の範囲で薄くする。ここでは膜厚２００ｎｍまでエッチングする。

次に、剥離層１０８上に、絶縁膜である第１の接合層１１０を形成する。第１の接合層１１０は表面が親水性を有する材料により設ける。第１の接合層１１０としては、酸化シリコン膜が適している。特にシランガス、ジシランガス、トリシランガス又は有機シランガス等のシラン系ガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。シランガスを用いる場合、二酸化窒素又は一酸化二窒素との混合ガスを用いることが好適である。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ_２Ｈ_５）_４）、トリメチルシラン（ＴＭＳ：（ＣＨ_３）_３ＳｉＨ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ_２Ｈ_５）_３）又はトリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）_２）_３）等のシリコン含有化合物を用いることができる。化学気相成長法としては、プラズマＣＶＤ、熱ＣＶＤ又は光ＣＶＤを用いればよい。

なお、本明細書中において、親水性とは、固体表面における水の接触角により定義される。接触角とは、滴下したドットの淵における、形成面と液滴の接線がなす角度θのことを指す（図１２を参照）。固体表面に水を滴下した際の接触角が０°以上９０°以下であるときには該固体表面は親水性であるとし、９０°以上１８０°以下であるときには該固体表面は撥水性であるとする。

上記の、親水性表面を有する第１の接合層１１０は５０ｎｍ以上５００ｎｍ以下の厚さで設けるとよい。前記厚さは、剥離層１０２の表面の段差を十分埋める大きさが必要であり、すなわち段差に応じた膜厚とする。

前記第１の接合層１１０は、凹凸を有している。表面に凹凸を有すると、後の工程にて二つの基板上の接合層を接合する際に、接合層間の接触面積が小さくなり、十分な接合強度を確保することが困難である。そのため、第１の接合層１１０を平坦化する。

第１の接合層１１０の平坦化は、剥離層の全面を均一に平坦化できる方法により行うとよい。このような工程として、例えば、ＣＭＰや逆スパッタリング法が挙げられる。但し、これに限定されず、物理的エッチング方法又は化学的エッチング方法等、平坦性を高めることのできる処理であれば、処理方法は特に問わない。

上記第１の接合層１１０の平坦化後の膜厚は、所望する素子の形成される領域では、５ｎｍ以上あることが好ましい。膜厚に上限は無いものの、スループットを考慮し、好適には１００ｎｍ以下とする。

上記のように第１の基板１００上に薄膜を形成する一方で、半導体基板２００にも処理を行う。

半導体基板２００には、まず表面から一定の深さの位置に、損傷層２０２を形成する。損傷層２０２は、清浄化された半導体基板２００の表面から、電界で加速されたイオンを所定の深さに注入することで形成される。イオンの注入では、第１の基板１００上に形成する半導体層（以下、ＬＴＳＳ層という。）の厚さを考慮して加速電圧等を調整する。ＬＴＳＳ層の厚さは、５ｎｍ以上５００ｎｍ以下、好ましくは１０ｎｍ以上２００ｎｍ以下である。損傷層２０２の形成には、水素、不活性ガス又はハロゲンを用いる。不活性ガスとしてはヘリウムが挙げられ、ハロゲンとしてはフッ素が挙げられる。

損傷層２０２の形成ではイオンを高ドーズ条件にて注入するため、半導体基板２００の表面が粗くなる場合がある。この、表面の荒れを防ぐためには、イオン注入される表面に、保護膜を設けておくとよい。この保護膜は、酸化シリコン膜、窒化シリコン膜又は窒化酸化シリコン膜等により０．５ｎｍ以上２００ｎｍ以下の厚さで設ければよい。

なお、ここでイオン注入時の高ドーズ条件とは、本発明を実施する者が目的に応じて適宜設定すればよい。このドーズ条件により、損傷層２０２が半導体基板表面からどれだけの深さの位置に形成されるかが決定される。例えば、加速電圧を６０ｋＶ、ドーズ量を２．０×１０ｃｍ^−２とすると、半導体基板表面から約１５０ｎｍの深さの位置に損傷層２０２が形成される。

次に、半導体基板表面に、下地絶縁膜２０３を形成する。下地絶縁膜２０３としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜（ＳｉＯ_ｘＮ_ｙ）等の絶縁膜を用いる。代表的な一例は下地絶縁膜２０３として２層構造から成り、ＳｉＨ_４、及びＮ_２Ｏを反応ガスとして成膜される酸化窒化シリコン膜を１００〜１５０ｎｍ、ＳｉＨ_４、ＮＨ_３、及びＮ_２Ｏを反応ガスとして成膜される窒化酸化シリコン膜を５０〜１００ｎｍ、の厚さに積層形成する構造が採用される。また、下地絶縁膜２０３の一層として膜厚１０ｎｍ以下の窒化シリコン膜（ＳｉＮ膜）、或いは窒化酸化シリコン膜（ＳｉＮ_ｘＯ_ｙ膜（Ｘ＞Ｙ））を用いることが好ましい。また、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、を順次積層した３層構造を用いてもよい。下地絶縁膜２０３は基板からＴＦＴにナトリウム等の可動イオンが侵入することを防ぐためのブロッキング層として機能する。また、下地絶縁膜２０３はバッファ層として機能する。

次に、第１の基板１００と接合する面に、表面の平坦性が高い絶縁膜である第２の接合層２１０を形成する（図１（Ｂ−２）を参照）。第２の接合層２１０は、酸化シリコン膜により形成することが好ましい。酸化シリコン膜としては上述のように有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましく、シランガス、ジシランガス又はトリシランガス等シラン系ガスを用いて、化学気相成長法により作製される酸化シリコン膜を適用してもよい。化学気相成長法による成膜では、半導体基板２００に形成した損傷層２０２から脱ガスが起こらない温度（例えば、３５０℃以下）とする。また、単結晶若しくは多結晶半導体基板からＬＴＳＳ層を剥離する熱処理には、成膜温度よりも高い熱処理温度が適用される。

なお、化学気相成長法としては、プラズマＣＶＤ法、熱ＣＶＤ法又は光ＣＶＤ法を用いれば良い。特にＴＥＯＳとＯ_２によりプラズマＣＶＤを用いて、又はＳｉＨ_４とＮＯ_２により熱ＣＶＤ法を用いて形成すると、接合層に適した平坦な酸化シリコン膜を低温（３５０℃以下）で形成する事ができるため、好ましい。

また、第２の接合層２１０となる酸化シリコン膜は、オゾン水と過酸化水素とを含む薬液で形成してもよいし、オゾン水で形成しても良い。その場合には、膜厚は０．５ｎｍ以上５ｎｍ以下で良い。また、接合層は水素又はフッ素で終端した半導体表面であってもよい。

なお、第１の接合層１１０と半導体基板２００との接合強度に問題がなければ、第２の接合層２１０を形成することなく、第１の接合層１１０と半導体基板２００とを直接接合しても良い。

同様に、剥離層１０２と第２の接合層２１０との接合強度に問題がなければ、第１の接合層１１０を形成することなく、剥離層１０２と第２の接合層２１０とを直接接合しても良い。

つまり、接合強度に問題がなければ、必ずしも第１の基板１００上と半導体基板２００上の双方に接合層を形成しなくともよい。接合層を形成しないことで、半導体装置の作製工程において、スループットを向上させることができる。

次に、第１の基板１００上に形成された第１の接合層１１０と、半導体基板２００上に形成された第２の接合層２１０とを密接させて接合する（図１（Ｄ）を参照）。これにより、接合形成層１１２が形成される。第１の接合層１１０と第２の接合層２１０とを密接させることで、室温でも接合することが可能である。より強固に接合するためには、第１の基板１００と半導体基板２００を押圧すれば良い。更には、熱処理を加えることが好ましい。加圧した状態で熱処理をしても良い。加圧した状態で熱処理を行うことで、第１の接合層１１０と第２の接合層２１０との接合がより強固になるため、接合層間の剥離を低減することができ、歩留まりが向上する。また、得られる半導体装置の信頼性が向上する。

接合を形成する面が異種材料である場合、低温で接合する際には接合を形成する面を清浄化する。清浄化した、第１の接合層１１０と第２の接合層２１０とを密接させると、表面間引力により接合形成層１１２が形成される。清浄化した表面を親水性表面とするためには、多数の水酸基を付着させればよい。例えば、第１の接合層１１０又は第２の接合層２１０の表面を、酸素プラズマ処理若しくはオゾン処理することで、これらの表面を親水性にすることができる。このように表面を親水性にする処理を加えると、表面の水酸基が作用して水素結合により強固な接合が形成される。

また、良好な接合を形成するために、接合を形成する面を活性化しておいても良い。例えば、接合を形成する面に原子ビーム若しくはイオンビームを照射する。原子ビーム若しくはイオンビームを利用する場合、アルゴン等の、不活性ガス中性原子ビーム若しくは不活性ガスイオンビームを照射することができる。イオンビームの照射により、第１の接合層１１０又は第２の接合層２１０の表面に未結合手が露出し、非常に活性な表面が形成される。または、プラズマ照射若しくはラジカル処理を行ってもよい。接合を形成する面に対してこのような表面処理を行うことにより、２００℃乃至４００℃程度の温度で、第１の接合層１１０と第２の接合層２１０が異種材料であっても、接合形成層１１２を容易に形成することができる。表面を活性化して接合する方法は、当該表面を高度に清浄化しておくことが要求されるので、真空中で行うことが好ましい。また、更に好ましくは高真空中で行う。

接合形成層１１２の接合強度を高めるためには、接合後に加熱処理又は加圧処理を行うことが好ましい。接合形成層１１２が室温にて貼り合わせられた場合には、接合後に熱処理を行うことが、特に好ましい。加熱処理又は加圧処理を行うことで、接合を形成する面において接合に寄与する主な結合を、水素結合から共有結合に変換することができ、接合強度が向上する。加熱処理の温度は、第１の基板１００の耐熱温度以下で行う。加圧処理においては、接合面に対して垂直な方向に圧力を加える。ここで加える圧力は、第１の基板１００と半導体基板２００の機械的強度を考慮して決定する。

次に、半導体基板２００が貼り合わせられた第１の基板１００に熱処理を行い、損傷層２０２内の任意の位置を劈開面として、半導体基板２００を第１の基板１００から剥離する。剥離には物理的手段を用いればよい。熱処理の温度は第１の接合層１１０及び第２の接合層２１０の成膜温度以上、第１の基板１００の耐熱温度以下で行うことが好ましい。例えば、４００℃乃至６００℃の熱処理を行うことにより、損傷層２０２に形成された微小な空洞の体積変化が起こり、損傷層２０２に沿って劈開することが可能となる。接合形成層１１２は第１の基板１００と接合しているので、第１の基板１００上には半導体基板２００と同じ結晶性のＬＴＳＳ層が残存することとなる。

なお、物理的手段とは、力学的手段または機械的手段を指し、何らかの力学的エネルギー（機械的エネルギー）を変化させる手段を指しており、その手段は、代表的には機械的な力を加えること（例えば、人間の手や把治具で引き剥がす処理や、ローラーを回転させながら分離する処理）である。

ＬＴＳＳ層１１６は、上記剥離工程後にＣＭＰ等を用いて、平坦化及び薄膜化されることが好ましい。例えば、単結晶半導体基板の所定の深さに、水素、ヘリウムに代表される不活性ガス、又はフッ素に代表されるハロゲンのイオンを注入し、その後熱処理を行って表層の単結晶シリコン層を剥離するイオン注入剥離法で形成することができる。また、ポーラスシリコン上に単結晶シリコンをエピタキシャル成長させ、ポーラスシリコン層をウオータージェットで劈開して剥離する方法を適用しても良い。ＬＴＳＳ層１１６の厚さは５ｎｍ乃至５００ｎｍ、好ましくは１０ｎｍ乃至２００ｎｍである。なお、本発明はこれに限定されず、ＬＴＳＳ層の平坦化及び薄膜化は逆スパッタリング法にて行ってもよい。更には、ＣＭＰと逆スパッタリング法を併用して平坦化及び薄膜化を行ってもよい。

また、損傷層２０２を劈開面として半導体基板２００を剥離する前に、剥離を容易に行うためのきっかけを形成してもよい。さらには、半導体基板２００を剥離する際、第１の基板１００又は半導体基板２００の少なくとも一方の表面に光又は熱により剥離可能な粘着シートを設けて、第１の基板１００及び半導体基板２００のいずれかを固定し、他方を引き剥がすと、剥離が更に容易になる。このとき、第１の基板１００又は半導体基板２００の他方に支持部材を設けることで、容易に引き剥がすことができる。

なお、図示していないが、ＬＴＳＳ層１１６と接合形成層１１４の間にバリア層を設けても良い。バリア層は、第１の基板１００として用いられるガラス基板からアルカリ金属若しくはアルカリ土類金属のような可動イオン不純物が拡散してＬＴＳＳ層１１６が汚染されることを防止できる材質の膜を形成する。また、第１の剥離層１０４又は第２の剥離層１０６からの不純物の拡散を防止することもできる。バリア層として、例えば、窒素含有絶縁層を用いることができる。窒素含有絶縁層は窒化シリコン膜、窒化酸化シリコン膜若しくは酸化窒化シリコン膜を単層で、又は積層して形成することができる。例えば、ＬＴＳＳ層１１６側から酸化窒化シリコン膜と、窒化酸化シリコン膜と、を積層して形成することで、窒素含有絶縁膜によりバリア層を設けることができる。

なお、ここで酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、濃度範囲として酸素が５５〜６５原子％、窒素が１〜２０原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、濃度範囲として酸素が１５〜３０原子％、窒素が２０〜３５原子％、Ｓｉが２５〜３５原子％、水素が１５〜２５原子％の範囲で含まれるものをいう。

なお、本発明は上記の説明に限定されない。第２の接合層２１０が不要な場合には特に形成しなくても良い（図３を参照）。なお、接合層が不要な場合とは、接合層を形成しなくとも、貼り合わせ面と被貼り合わせ面が良好に貼り合わせられる場合をいう。第１の接合層１１０及び第２の接合層２１０の一方のみを形成し、又は双方を形成しないことで、工程が削減され、スループットが向上する。

以上説明したように、本発明により素子領域２１１と、その間すなわち素子間領域２１２との間に段差が設けられた剥離層により、可撓性基板への転写時の歩留まりを向上させることができる（図１〜図４参照）。

（実施の形態２）
本発明は、実施の形態１にて説明した形態に限定されず、例えば、剥離層を半導体基板上に形成しても良い。このような形態について、以下に説明する。なお、重複する点については、説明を省略する。

図４は、剥離層を半導体基板上に形成する形態の一例を示す。

まず、半導体基板２００に実施の形態１と同様にドープを行って損傷層２０２を形成する（図４（Ａ−２）を参照）。

次に、損傷層２０２が形成された半導体基板２００上に、実施の形態１と同様に剥離層１０２を形成する（図４（Ｂ−２）を参照）。

次に、剥離層１０２に段差を設け、さらに絶縁膜を形成する。

次に、絶縁膜を平坦化し、第２の接合層２１０を形成する。なお、平坦化はＣＭＰ法により行うことが好ましい（図４（Ｃ−２）を参照）。

半導体基板２００に処理を行う一方で、第１の基板１００上に実施の形態１と同様に、表面の平坦性が高い絶縁膜である第１の接合層１１０を形成する（図４（Ａ−１）を参照）。

以上のように処理を行った第１の基板１００と、半導体基板２００と、を貼り合わせる。つまり、実施の形態１と同様に、第１の接合層１１０と第２の接合層２１０とを接合させ、接合形成層１１２を形成することができる（図４（Ｄ）を参照）。

次に、半導体基板２００を損傷層で剥離することで、第１の基板上に半導体層を形成する（図４（Ｅ）を参照）。更には、半導体層を平坦化することで、ＬＴＳＳ層１１６を形成する。

なお、本発明は上記の説明に限定されない。第１の接合層１１０が不要な場合には特に形成しなくても良い（図５を参照）。なお、接合層が不要な場合とは、接合層を形成しなくとも、貼り合わせ面と被貼り合わせ面が良好に貼り合わせられる場合をいう。第１の接合層１１０及び第２の接合層２１０の一方のみを形成し、又は双方を形成しないことで、工程が削減され、スループットが向上する。

尚、剥離層を第１の剥離層、第２の剥離層の順で形成する２層構造とし、第１の剥離層と、第２の剥離層との間で剥離する構造の場合、実施の形態１では、剥離層２の一部が残り、実施の形態２では、剥離層１の一部が残ることとなる。所望の構造が形成されるように、いずれかを選択することができる。
（実施の形態３）
本発明は、実施の形態１および実施の形態２にて説明した形態にて好適に用いられるが、接合層および半導体基板を用いず、第１の基板１００上に直接所望の半導体素子を形成しても良い。このような形態について、図５を用い以下に説明する。なお、重複する点については、説明を省略する。

まず、第１の基板１００上に実施の形態１と同様に、剥離層１０２を形成する。

次に、剥離層１０２に段差を設け、剥離層１０８を形成し、さらに絶縁膜１１０を形成する。

次に、絶縁膜を平坦化し、さらに下地絶縁膜２０３を形成する。

下地絶縁膜２０３は、酸化シリコン、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン等の絶縁材料の単層膜または積層膜で形成することができる。これらの絶縁膜はＣＶＤ法、スパッタ法で形成することができる。下地絶縁膜２０３を形成することで、半導体膜の基板側の界面準位密度を低減すること、基板からアルカリ金属などの汚染物質が半導体膜に侵入することを防ぐ、などの効果がある。

その上に、半導体膜２０６を形成する。半導体膜２０６は、非単結晶半導体膜であり、多結晶半導体で形成されたものが好ましい。半導体材料としては、シリコンが好ましく、その他、シリコンゲルマニウムおよびゲルマニウムを用いることができる。これらは公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）で成膜することによって得る。

以上の工程により、実施の形態１あるいは実施の形態２のように、必要な耐熱性を有する基板上に剥離層を形成し、該剥離層上に半導体層を形成することができる。本実施の形態で形成される半導体層は非単結晶であり、実施の形態１あるいは実施の形態２の工程にて形成されるものより、若干半導体層の結晶性は低くなるものの、より少ない工程を経るためスループットの向上を見込むことができる。

（実施の形態４）
実施の形態１、又は実施の形態２、実施の形態３にて説明したように、ＳＯＩ基板を作製し、該ＳＯＩ基板を用いて半導体装置を作製することができる。本実施の形態では、本発明を適用した薄膜集積回路の作製方法について、図面を参照してより詳細に説明する。尚、本実施の形態では、ＬＴＳＳ層及び非単結晶半導体膜は、半導体膜と称する。

図７（Ａ）は、実施の形態１、又は実施の形態２、実施の形態３にて説明したように作製したＳＯＩ基板を示す。但し、素子領域２１１部分のみを表している。まず、ＳＯＩ基板の半導体膜２１４を所望の形状となるようパターンを形成する（図７（Ｂ）を参照）。パターンの形成にはレジストマスクを用いる。所望のパターンを有するレジストマスクが形成された状態で、半導体膜２１４をエッチングし、半導体膜２１６を形成する。このときのエッチング条件は、ＬＴＳＳ層に対するエッチングレートが高く、接合形成層１１２に対するエッチングレートの低い条件とすればよく、ドライエッチング又はウエットエッチングのいずれかを選択する。

次に、ゲート絶縁膜１２０、ゲート電極層１２２及びサイドウォール１２４を順次形成し、半導体膜２１６にソース領域又はドレイン領域１２６及びＬＤＤ領域１２８を形成する（図７（Ｃ）を参照）。

ゲート絶縁膜１２０は、酸化シリコン、窒化シリコン、酸化窒化シリコン又は窒化酸化シリコン等により形成する。形成には、ＣＶＤ法、スパッタリング法、プラズマＣＶＤ法等を用いればよい。膜厚は、５ｎｍ以上２００ｎｍ以下とする。なお、ゲート絶縁膜１２０は、図示する構造に限定されず、全面に形成されていても良い。

ゲート電極層１２２は、ＣＶＤ法、スパッタリング法又は液滴吐出法等を用いて形成することができる。ゲート電極層１２２は、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅から選ばれた元素又は前記元素を主成分とする合金材料若しくは化合物材料で形成すればよい。ゲート電極層１２２にアルミニウムを使用する際には、タンタルを添加して合金化したＡｌ−Ｔａ合金を用いるとヒロックが抑制される。また、ネオジムを添加して合金化したＡｌ−Ｎｄ合金を用いると、ヒロックが抑制されるだけでなく、抵抗の低い配線を形成することができる。そのため、Ａｌ−Ｔａ合金又はＡｌ−Ｎｄ合金を用いることが好ましい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体膜やＡｇＰｄＣｕ合金を用いてもよい。また、単層でも積層でもよい。例えば、窒化チタン膜とモリブデン膜から構成される２層の積層構造又は膜厚５０ｎｍのタングステン膜と膜厚５００ｎｍのアルミニウムとシリコンの合金膜と膜厚３０ｎｍの窒化チタン膜を積層した３層の積層構造としてもよい。また、３層の積層構造とする場合、第１の導電膜のタングステンに代えて窒化タングステンを用いてもよいし、第２の導電膜のアルミニウムとシリコンの合金膜に代えてアルミニウムとチタンの合金膜を用いてもよいし、第３の導電膜の窒化チタン膜に代えてチタン膜を用いてもよい。ゲート電極層１２２は単層で形成してもよいし、積層で形成してもよい。例えば、主成分がモリブデンである膜により形成すればよい。

ゲート電極層１２２の側面にはサイドウォール１２４を設ける。サイドウォール１２４は、絶縁膜を全面に形成し、選択的にエッチングすることにより行う。なお、絶縁膜種はゲート絶縁膜１２０と同様である。

ソース領域又はドレイン領域１２６、及びＬＤＤ領域１２８は、一導電型の不純物元素を添加することにより形成する。ソース領域又はドレイン領域１２６は一導電型の不純物が高濃度に導入された高濃度不純物領域であり、ＬＤＤ領域１２８は一導電型の不純物が低濃度に導入された高濃度不純物領域である。濃度の異なる領域を作り分けるためには、低濃度不純物領域を、絶縁膜を介したドープにより形成し、高濃度不純物領域をベアドープにより形成すればよい。または、低濃度不純物領域及び高濃度不純物領域の双方に低濃度に不純物を導入し、その後、高濃度不純物領域にのみ不純物を高濃度に導入してもよい。なお、ＬＤＤ領域とは半導体層が多結晶シリコン膜により形成されているＴＦＴにおいて、信頼性の向上を目的として形成される領域である。半導体層が多結晶シリコンであるＴＦＴにおいてオフ電流を抑えることは重要であり、特に、画素回路などのアナログスイッチとして用いる場合には十分に低いオフ電流が要求される。しかし、ドレイン接合部の逆バイアス強電界により、オフ時にも欠陥を介するリーク電流が存在する。ＬＤＤ領域により、ドレイン端近傍の電界を緩和するため、オフ電流を低減させることができる。また、ドレイン接合部の逆バイアス電界をチャネル形成領域とＬＤＤ領域の接合部と、ＬＤＤ領域とドレイン領域の接合部とに分散させることができ、電界が緩和されるため、リーク電流が低減される。その後アニールを行うことで、不純物の活性化を行う。

次に、絶縁膜１３０を形成し、所望の位置に開口部を形成する。絶縁膜１３０に設けられた開口部を介して、半導体膜２１６のソース領域及びドレイン領域に接続されるように、ソース電極及びドレイン電極を形成する。その後、絶縁膜１３４を形成する（図７（Ｄ）を参照）。なお、絶縁膜１３４は必要のない場合には設けなくても良い。

絶縁膜１３０を選択的に形成する。絶縁膜１３０はポリイミドやアクリル等に代表される有機材料からなる膜を、スピンコート法等により形成すればよい。パターンの形成に際しては、ソース領域及びドレイン領域１２６を露出するように開口部を形成する。なお、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、又は窒化酸化シリコン膜のような無機材料からなる膜上に有機材料からなる膜を形成してもよい。または、これらの無機材料のみで形成してもよい。

次に、絶縁膜１３４を第２の基板１３６に固着する（図８（Ｅ）を参照）。第２の基板はすなわち可撓性基板が有効であり、この材料としては、ＰＥＴ（ポリエチレンテレフタレート）、ＰＥＮ（ポリエチレンナフタレート）、ＰＥＳ（ポリエーテルスルホン）、ポリプロピレン、ポリプロピレンサルファイド、ポリカーボネート、ポリエーテルイミド、ポリフェニレンサルファイド、ポリフェニレンオキサイド、ポリサルフォン、ポリフタールアミド等からなるプラスチック基板または繊維質の材料からなる紙がある。

また、第２の基板１３６としては、プリプレグを用いることで、後に作製されるＳＯＩ基板や半導体装置の点圧、線圧による破壊を防ぐことが可能である。プリプレグの代表例としては、ポリビニルアルコール系繊維、ポリエステル系繊維、ポリアミド系繊維、ポリエチレン系繊維、アラミド系繊維、ポリパラフェニレンベンゾビスオキサゾール繊維、ガラス繊維、または炭素繊維等の繊維体に、エポキシ樹脂、不飽和ポリエステル樹脂、ポリイミド樹脂又はフッ素樹脂等のマトリックス樹脂を有機溶剤で希釈したワニスを含浸させた後、乾燥して有機溶剤を揮発させてマトリックス樹脂を半硬化させたものである。

また、第２の基板１３６としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス又はバリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板を用いることができる。

次に、剥離層１０２をきっかけとして、第１の基板１００から薄膜集積回路を剥離する。剥離は、加熱処理又はウエットエッチング等を用いればよい。

この剥離が問題なく行えればよいが、工程の熱処理条件によっては、工程中のピーリング等を避けるため、剥離層をある程度強固にする必要がある。このためやむなく、剥離工程時に、基板面内のいずれかに剥離不良、クラックなどの欠陥が残ってしまうことがある。この条件時について、図８（Ｆ）で説明する。

図８（Ｆ）では、素子領域２１０と素子間領域２１２との境界付近を、剥離層の厚さの違いで説明している。剥離層の薄い素子間領域２１２は、素子領域２１０に比べて、剥離しにくくなっている。そのため、素子間領域２１２では耐熱性基板側に剥離層残渣２１８が残る、あるいは第２の基板側に転置された層にクラック２２０が発生する可能性がある。しかしながら素子領域２１０にはこれを避けることが出来る。そのため、素子の歩留まりを上げることができる。

以上のように、半導体装置に設けられた薄膜集積回路が有するトランジスタを形成することができるが、本実施の形態は一例に過ぎない。即ち、本発明は本実施の形態に限定されず、実施の形態１又は実施の形態２にて説明したＳＯＩ基板を用いて作製する、如何なるトランジスタにも適用することができる。

（実施の形態５）
次に、実施の形態１、又は実施の形態２、実施の形態３を適用して作製したＳＯＩ基板を用いて作製した半導体装置の一例として、マイクロプロセッサ３００を図９に示す。このマイクロプロセッサ３００は、演算回路３０１（Ａｒｉｔｈｍｅｔｉｃｌｏｇｉｃｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部３０２（ＡＬＵＣｏｎｔｒｏｌｌｅｒ）、命令解析部３０３（ＩｎｓｔｒｕｃｔｉｏｎＤｅｃｏｄｅｒ）、割り込み制御部３０４（ＩｎｔｅｒｒｕｐｔＣｏｎｔｒｏｌｌｅｒ）、タイミング制御部３０５（ＴｉｍｉｎｇＣｏｎｔｒｏｌｌｅｒ）、レジスタ３０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部３０７（ＲｅｇｉｓｔｅｒＣｏｎｔｒｏｌｌｅｒ）、バスインターフェース３０８（ＢｕｓＩ／Ｆ）、ＲＯＭ３０９（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）、及びＲＯＭインターフェース３１０（ＲＯＭＩ／Ｆ）を有する。

バスインターフェース３０８を介してマイクロプロセッサ３００に入力された命令は、命令解析部３０３に入力され、デコードされた後、演算回路制御部３０２、割り込み制御部３０４、レジスタ制御部３０７及びタイミング制御部３０５に入力される。演算回路制御部３０２、割り込み制御部３０４、レジスタ制御部３０７及びタイミング制御部３０５は、デコードされた命令に基づき各種制御を行う。具体的に、演算回路制御部３０２は、演算回路３０１の動作を制御するための信号を生成する。また、割り込み制御部３０４は、マイクロプロセッサ３００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を、その優先度やマスク状態から判断して処理する。レジスタ制御部３０７は、レジスタ３０６のアドレスを生成し、マイクロプロセッサ３００の状態に応じてレジスタ３０６の読み出しや書き込みを行う。タイミング制御部３０５は、演算回路３０１、演算回路制御部３０２、命令解析部３０３、割り込み制御部３０４、レジスタ制御部３０７の動作のタイミングを制御する信号を生成する。例えば、タイミング制御部３０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記の各種回路に供給する。なお、図９に示すマイクロプロセッサ３００は、その構成を簡略化して示した一例にすぎず、実際にはその用途によって多種多様な構成を備えることができる。

このようなマイクロプロセッサ３００は、可撓性を有する基板上に接合される工程の際、素子内へのクラックが抑えられるので、歩留まりの向上を図ることができる。

次に、非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例について図１０を参照して説明する。図１０は無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）の一例を示す。ＲＦＣＰＵ３１１は、アナログ回路部３１２及びデジタル回路部３１３を有している。アナログ回路部３１２とは、共振容量を有する共振回路３１４、整流回路３１５、定電圧回路３１６、リセット回路３１７、発振回路３１８、復調回路３１９と、変調回路３２０を有している。デジタル回路部３１３は、ＲＦインターフェース３２１、制御レジスタ３２２、クロックコントローラ３２３、ＣＰＵインターフェース３２４、ＣＰＵ３２５、ＲＡＭ３２６及びＲＯＭ３２７を有している。

このような構成のＲＦＣＰＵ３１１の動作は概略以下の通りである。アンテナ３２８が受信した信号は共振回路３１４により誘導起電力を生じさせる。誘導起電力は、整流回路３１５を経て容量部３２９に充電される。この容量部３２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部３２９はＲＦＣＰＵ３１１と一体形成されている必要はなく、別部品としてＲＦＣＰＵ３１１を構成する絶縁表面を有する基板に取り付けられていれば良い。

リセット回路３１７は、デジタル回路部３１３をリセットし、初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路３１８は、定電圧回路３１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。ローパスフィルタで形成される復調回路３１９は、例えば振幅変調（ＡＳＫ）方式の受信信号の振幅の変動を二値化する。変調回路３２０は、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅の変動により送信する。変調回路３２０は、共振回路３１４の共振点を変化させることで通信信号の振幅を変化させている。クロックコントローラ３２３は、電源電圧又はＣＰＵ３２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成する。電源電圧の監視は電源管理回路３３０が行う。

アンテナ３２８からＲＦＣＰＵ３１１に入力された信号は復調回路３１９で復調された後、ＲＦインターフェース３２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ３２２に格納される。制御コマンドには、ＲＯＭ３２７に記憶されているデータの読み出し、ＲＡＭ３２６へのデータの書き込み、ＣＰＵ３２５への演算命令などが含まれている。ＣＰＵ３２５は、ＣＰＵインターフェース３２４を介してＲＯＭ３２７、ＲＡＭ３２６及び制御レジスタ３２２にアクセスする。ＣＰＵインターフェース３２４は、ＣＰＵ３２５が要求するアドレスより、ＲＯＭ３２７、ＲＡＭ３２６及び制御レジスタ３２２のいずれかに対するアクセス信号を生成する機能を有する。

ＣＰＵ３２５の演算方式は、ＲＯＭ３２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、プログラムを用いて残りの演算をＣＰＵ３２５が実行する方式を適用することができる。

本発明を適用したＳＯＩ基板を用いた半導体装置を、可撓性を有する基板上に接合される工程の際、素子内へのクラックが抑えられるので、歩留まりの向上を図ることができる。

以上のように、本発明を適用したＳＯＩ基板を用いてマイクロプロセッサ又はＲＦＣＰＵを作製することができる。しかし、本実施の形態は一例に過ぎない。即ち、本発明は本実施の形態に限定されず、実施の形態１又は実施の形態２にて説明したＳＯＩ基板を用いて作製する、如何なる半導体装置にも適用することができる。

（実施の形態６）
本発明を適用して作製したＳＯＩ基板を用いて表示パネルを作製することもできる。本実施の形態では、このような表示パネルについて説明する。

図１１は実施の形態１、又は実施の形態２を適用し、第１の基板１００として、大面積基板を用い、半導体基板２００を貼り合わせて、第１の基板上にＬＴＳＳ層１１６を形成する場合を示す。大面積基板からは複数の表示パネルを切り出すため、ＬＴＳＳ層１１６は、表示パネル３３１の形成領域に合わせて接合することが好ましい。単結晶半導体基板に比べて、表示パネルを形成する大面積基板は面積が大きいため、ＬＴＳＳ層１１６は図１１のように分割して配置することが好ましい。表示パネル３３１は、走査線駆動回路領域３３２、信号線駆動回路領域３３３及び画素形成領域３３４を有し、これらの領域が含まれるようにＬＴＳＳ層１１６を第１の基板１００に接合する。尚、実施の形態３を適用した場合は半導体層を基板一面に形成できるので、この操作は不要である。

図１２は実施の形態１又は実施の形態２を適用して形成されたＬＴＳＳ層、または実施の形態３を適用して形成された非単結晶半導体膜、の何れかを用いた半導体層により画素トランジスタ４０１が構成される発光表示パネルの画素の一例の断面図を示す。

図１２（Ａ）において、画素トランジスタ４０１は第１の電極４０２に接続され、第１の電極４０２上にはＥＬ層４０３が形成され、ＥＬ層４０３上には第２の電極４０４が形成されている。図１２（Ａ）は、第１の基板１００上に発光表示パネルを形成し、剥離した様子を示す。転置される第２の基板として、プラスチック基板４０５を用いている。なお、図１２（Ａ）では、第１の剥離層１０４と第２の剥離層１０６との境界にて剥離されているが、本発明はこれに限定されない。

図１２（Ｂ）は、図１２（Ａ）において転置した発光表示パネルの下にプラスチック基板４０６を設けた構成を示す。このようにプラスチック基板４０６を設けることで、発光表示パネルの耐衝撃性等を高め、信頼性を向上させることができる。

本発明を適用したＳＯＩ基板を用いて発光表示パネルを作製することができる。しかし、本実施の形態は一例に過ぎない。即ち、本発明は本実施の形態に限定されず、実施の形態１又は実施の形態２にて説明したＳＯＩ基板を用いて作製する、如何なる半導体装置にも適用することができる。

このように、可撓性を有する大面積基板に本発明を適用した発光表示パネルを設けることも可能である。発光表示パネルは一つの装置あたりの面積が大きく、一箇所でも素子に欠損があると全体が不良になるが、本発明を適用し、これらを図１乃至図５に何れかにおける素子領域２１１にて形成することで、可撓性を有する基板上に接合される工程の際、素子内へのクラックが抑えられ、歩留まりの向上を図ることができる。

尚、実施の形態４にて説明したマイクロプロセッサも同一基板上に形成すれば、表示パネル内にコンピュータの機能を搭載することもできる。同様に、非接触でデータの入出力が可能なディスプレイを作製することもできる。

本発明のＳＯＩ基板の作製方法の一例を説明する図。 本発明のＳＯＩ基板の作製方法の一例を説明する図。 本発明のＳＯＩ基板の作製方法の一例を説明する図。 本発明のＳＯＩ基板の作製方法の一例を説明する図。 本発明のＳＯＩ基板の作製方法の一例を説明する図。 本発明のＳＯＩ基板を用いたトランジスタの作製方法の一例を説明する図。 本発明のＳＯＩ基板を用いたトランジスタの作製方法の一例を説明する図。 本発明を適用したＳＯＩ基板を用いた半導体装置の一例を説明する図。 本発明を適用したＳＯＩ基板を用いた半導体装置の一例を説明する図。 本発明を適用したＳＯＩ基板を用いた発光表示パネルの一例を説明する図。 本発明を適用したＳＯＩ基板を用いた発光表示パネルの一例を説明する図。 本明細書中における親水性の定義を説明する図。

符号の説明

１００ 第１の基板
１０２ 剥離層
１０４ 第１の剥離層
１０６ 第２の剥離層
１０８ 剥離層
１１０ 第１の接合層
１１２ 接合形成層
１１４ 接合形成層
１１６ ＬＴＳＳ層
１２０ ゲート絶縁膜
１２２ ゲート電極層
１２４ サイドウォール
１２６ ドレイン領域
１２８ ＬＤＤ領域
１３０ 絶縁膜
１３４ 絶縁膜
１３６ 第２の基板
２００ 半導体基板
２０２ 損傷層
２０３ 下地層
２０６ 半導体膜
２１０ 接合層
２１１ 素子領域
２１２ 素子間領域
２１４ 半導体膜
２１６ 半導体膜
２１８ 剥離層残渣
２２０ クラック
３００ マイクロプロセッサ
３０１ 演算回路
３０２ 演算回路制御部
３０３ 命令解析部
３０４ 制御部
３０５ タイミング制御部
３０６ レジスタ
３０７ レジスタ制御部
３０８ バスインターフェース
３０９ ＲＯＭ
３１０ ＲＯＭインターフェース
３１１ ＲＦＣＰＵ
３１２ アナログ回路部
３１３ デジタル回路部
３１４ 共振回路
３１５ 整流回路
３１６ 定電圧回路
３１７ リセット回路
３１８ 発振回路
３１９ 復調回路
３２０ 変調回路
３２１ ＲＦインターフェース
３２２ 制御レジスタ
３２３ クロックコントローラ
３２４ ＣＰＵインターフェース
３２５ ＣＰＵ
３２６ ＲＡＭ
３２７ ＲＯＭ
３２８ アンテナ
３２９ 容量部
３３０ 電源管理回路
３３１ 表示パネル
３３２ 走査線駆動回路領域
３３３ 信号線駆動回路領域
３３４ 画素形成領域
４０１ 画素トランジスタ
４０２ 電極
４０３ ＥＬ層
４０４ 電極
４０５ プラスチック基板
４０６ プラスチック基板

Claims (12)

1. 第１の基板上に剥離層を形成し、前記剥離層に段差を設け、
   前記剥離層上に、表面の平坦性が高い第１の接合層を形成し、
   半導体基板の表面から一定の深さに損傷層を形成し、該損傷層が形成された半導体基板上に表面に、下地絶縁膜を形成し、
   前記下地絶縁膜上に、第２の接合層を形成し、
   前記第１の接合層と、前記第２の接合層とを貼り合わせて前記損傷層で剥離することで、前記第１の基板上に半導体層を形成し、
   前記半導体層を有する半導体素子を形成し、
   前記半導体素子を第２の基板上に転置することを特徴とする半導体装置の作製方法。
2. 第１の基板上に剥離層を形成し、前記剥離層に段差を設け、
   前記剥離層上に、表面の平坦性が高い第１の接合層を形成し、
   半導体基板の表面から一定の深さに損傷層を形成し、該損傷層が形成された半導体基板上に表面に、下地絶縁膜を形成し、
   前記第１の接合層と、前記下地絶縁膜とを貼り合わせて前記損傷層で剥離することで、前記第１の基板上に半導体層を形成し、
   前記半導体層を有する半導体素子を形成し、
   前記半導体素子を第２の基板上に転置することを特徴とする半導体装置の作製方法。
3. 第１の基板上に表面の平坦性が高い第１の接合層を形成し、
   半導体基板の表面から一定の深さに損傷層を形成し、該損傷層が形成された半導体基板上に表面に、下地絶縁膜を形成し、
   前記下地絶縁膜上に剥離層を形成し、前記剥離層に段差を設け、
   前記剥離層上に表面の平坦性が高い第２の接合層を形成し、
   前記第１の接合層と、前記第２の接合層とを貼り合わせて前記損傷層で剥離することで、前記第１の基板上に半導体層を形成し、
   前記半導体層を有する半導体素子を形成し、
   前記半導体素子を第２の基板上に転置することを特徴とする半導体装置の作製方法。
4. 半導体基板の表面から一定の深さに損傷層を形成し、該損傷層が形成された半導体基板上に表面に、下地絶縁膜を形成し、
   前記下地絶縁膜上に剥離層を形成し、前記剥離層に段差を設け、
   前記剥離層上に表面の平坦性が高い第２の接合層を形成し、
   第１の基板の表面と、前記第２の接合層とを貼り合わせて前記損傷層で剥離することで、前記第１の基板上に半導体層を形成し、
   前記半導体層を有する半導体素子を形成し、
   前記半導体素子を第２の基板上に転置することを特徴とする半導体装置の作製方法。
5. 第１の基板上に剥離層を形成し、前記剥離層に段差を設け、
   前記剥離層上に表面の平坦性が高い下地絶縁膜を形成し、
   前記下地絶縁膜上に半導体層を形成し、
   前記半導体層を有する半導体素子を形成し、
   前記半導体素子を第２の基板上に転置することを特徴とする半導体装置の作製方法。
6. 請求項１乃至請求項５のいずれか一において、
   前記半導体素子を第２の基板上に転置するとき、
   前記第１の基板上の各半導体素子が形成される領域の、前記剥離層の膜厚は略均一であることを特徴とする半導体装置の作製方法。
7. 請求項１乃至請求項６のいずれか一において、
   前記剥離層は、金属材料で形成される第１の剥離層と、絶縁材料で形成される第２の剥離層とで形成すること
   を特徴とする半導体装置の作製方法。
8. 請求項７において、前記第１の剥離層がタングステン膜であり、前記第２の剥離層が酸化シリコン膜であること
   を特徴とする半導体装置の作製方法。
9. 請求項７又は請求項８において、
   前記第２の剥離層に段差部を形成すること
   を特徴とする半導体装置の作製方法。
10. 請求項１乃至請求項９のいずれか一において、
    前記第１の基板は歪み点が７５０℃以上である基板であること
    を特徴とする半導体装置の作製方法。
11. 請求項１乃至請求項１０のいずれか一において、
    前記半導体基板は単結晶シリコン基板であること
    を特徴とする半導体装置の作製方法。
12. 請求項１乃至請求項１１のいずれか一において、
    前記第２の基板は可撓性基板であること
    を特徴とする半導体装置の作製方法。

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