JP2009117405A - Semiconductor layer and method of manufacturing semiconductor apparatus - Google Patents
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Abstract
Description
本発明は、半導体層、および半導体装置の作製方法に関する。 The present invention relates to a semiconductor layer and a method for manufacturing a semiconductor device.
近年、絶縁表面を有する基板上に形成された半導体薄膜(厚さ数〜数百nm程度)を用いて薄膜トランジスタを構成する技術が注目されている。薄膜トランジスタはICや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。 In recent years, a technique for forming a thin film transistor using a semiconductor thin film (having a thickness of about several to several hundred nm) formed on a substrate having an insulating surface has attracted attention. Thin film transistors are widely applied to electronic devices such as ICs and electro-optical devices, and development of switching devices for image display devices is urgently required.
画像表示装置のスイッチング素子として、非晶質半導体膜を用いた薄膜トランジスタ、多結晶半導体膜を用いた薄膜トランジスタ等が用いられている。多結晶半導体膜の形成方法としては、パルス発振のエキシマレーザビームを光学系により線状に加工して、非晶質珪素膜に対し線状ビームを走査させながら照射して結晶化する技術が知られている。 As a switching element of an image display device, a thin film transistor using an amorphous semiconductor film, a thin film transistor using a polycrystalline semiconductor film, or the like is used. As a method for forming a polycrystalline semiconductor film, a technique is known in which a pulsed excimer laser beam is processed into a linear shape by an optical system, and is crystallized by irradiating the amorphous silicon film while scanning the linear beam. It has been.
また、画像表示装置のスイッチング素子として、微結晶半導体膜を用いた薄膜トランジスタが用いられている(特許文献1及び2)。
As a switching element of an image display device, a thin film transistor using a microcrystalline semiconductor film is used (
また、従来の薄膜トランジスタの作製方法として、ゲート絶縁膜上にアモルファスシリコン膜を成膜した後、その上面に金属膜を形成し、当該金属膜にダイオードレーザを照射して、アモルファスシリコン膜をマイクロクリスタルシリコン膜に改質するものが知られている。この方法によれば、アモルファスシリコン膜上に形成した金属膜は、ダイオードレーザの光エネルギーを熱エネルギーに変換するためのものであり、薄膜トランジスタの完成のためにはその後除去されるべきものであった。すなわち、金属膜からの伝導加熱によってのみアモルファスシリコン膜が加熱され、マイクロクリスタルシリコン膜を形成する方法である。
多結晶半導体膜を用いた薄膜トランジスタは、非晶質半導体膜を用いた薄膜トランジスタに比べて移動度が2桁以上高く、半導体表示装置の画素部とその周辺の駆動回路を同一基板上に一体形成できるという利点を有している。しかしながら、非晶質半導体膜を用いた場合に比べて、半導体膜の結晶化のために工程が複雑化するため、その分歩留まりが低減し、コストが高まるという問題がある。 A thin film transistor using a polycrystalline semiconductor film has a mobility that is two orders of magnitude higher than a thin film transistor using an amorphous semiconductor film, and a pixel portion of a semiconductor display device and its peripheral driver circuit can be formed over the same substrate. Has the advantage. However, compared to the case where an amorphous semiconductor film is used, the process is complicated for crystallization of the semiconductor film, so that there is a problem that the yield is reduced and the cost is increased accordingly.
また、微結晶半導体膜を用いた逆スタガ型の薄膜トランジスタにおいて、ゲート絶縁膜及び微結晶半導体膜の界面領域における結晶性が低く、移動度の低下及び、オン電流量が少ない等、薄膜トランジスタの電気的特性が悪いという問題がある。 In addition, in an inverted staggered thin film transistor using a microcrystalline semiconductor film, electrical characteristics of the thin film transistor such as low crystallinity in the interface region between the gate insulating film and the microcrystalline semiconductor film, low mobility, and low on-state current can be obtained. There is a problem that the characteristics are bad.
上述した問題に鑑み、本発明は、ゲート絶縁膜及び微結晶半導体膜の界面領域における結晶性が改善された半導体層を作成することを課題とする。また、電気特性が優れ、信頼性の高い薄膜トランジスタ、及びそれを有する表示装置を作製することを課題とする。 In view of the above problems, an object of the present invention is to create a semiconductor layer with improved crystallinity in an interface region between a gate insulating film and a microcrystalline semiconductor film. Another object is to manufacture a thin film transistor with excellent electrical characteristics and high reliability, and a display device including the thin film transistor.
本発明の作成方法の一つは、絶縁性の表面上に、ゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に、フッ素、若しくは、水素、シリコン、ゲルマニウム等のフッ化物と、シリコンまたはゲルマニウムを含む堆積性ガスを用いて結晶核を形成し、前記結晶核を種としてシリコンまたはゲルマニウムを含む堆積性ガスを用いて結晶成長させて微結晶半導体膜を形成して、ゲート絶縁膜及び微結晶半導体膜の界面における結晶性を高める。次に、微結晶半導体膜にレーザービームを照射して微結晶半導体膜の結晶性を改善する。次に、ゲート絶縁膜との界面における結晶性が高められた微結晶半導体膜をチャネル形成領域として用いて薄膜トランジスタを形成することを特徴とする。 One of the preparation methods of the present invention is to form a gate insulating film on a gate electrode on an insulating surface, and on the gate insulating film, fluoride such as fluorine, hydrogen, silicon, germanium, and silicon Alternatively, a crystal nucleus is formed using a deposition gas containing germanium, and a microcrystalline semiconductor film is formed by crystal growth using a deposition gas containing silicon or germanium using the crystal nucleus as a seed, and a gate insulating film and The crystallinity at the interface of the microcrystalline semiconductor film is increased. Next, the crystallinity of the microcrystalline semiconductor film is improved by irradiating the microcrystalline semiconductor film with a laser beam. Next, a thin film transistor is formed using a microcrystalline semiconductor film with improved crystallinity at the interface with the gate insulating film as a channel formation region.
本発明の作成方法の一つは、絶縁性の表面上に、ゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に、シリコンまたはゲルマニウムを含む堆積性ガスを用いて結晶核を形成し、前記結晶核を種としてシリコンまたはゲルマニウムを含む堆積性ガスを用いて結晶成長させて微結晶半導体膜を形成して、ゲート絶縁膜及び微結晶半導体膜の界面における結晶性を高める。次に、微結晶半導体膜にレーザービームを照射して微結晶半導体膜の結晶性を改善する。次に、フッ素、若しくは、水素、シリコン、ゲルマニウム等のフッ化物を含むガスで微結晶半導体表面の非晶質半導体部分を選択的にエッチングし、微結晶半導体膜の表面の結晶性を改善する。次に、ゲート絶縁膜との界面、及び表面における結晶性が高められた微結晶半導体膜をチャネル形成領域として用いて薄膜トランジスタを形成することを特徴とする。 One of the preparation methods of the present invention is to form a gate insulating film on a gate electrode on an insulating surface, and form a crystal nucleus on the gate insulating film using a deposition gas containing silicon or germanium. Crystal growth is performed using a deposition gas containing silicon or germanium with the crystal nucleus as a seed to form a microcrystalline semiconductor film, and crystallinity at the interface between the gate insulating film and the microcrystalline semiconductor film is increased. Next, the crystallinity of the microcrystalline semiconductor film is improved by irradiating the microcrystalline semiconductor film with a laser beam. Next, the amorphous semiconductor portion of the surface of the microcrystalline semiconductor film is selectively etched with a gas containing fluorine or a fluoride such as hydrogen, silicon, or germanium, so that the crystallinity of the surface of the microcrystalline semiconductor film is improved. Next, a thin film transistor is formed using a microcrystalline semiconductor film with improved crystallinity at the interface with the gate insulating film and on the surface as a channel formation region.
また、本発明の一つは、これらの微結晶半導体膜、あるいは微結晶半導体膜の作成方法である。 One embodiment of the present invention is a method for manufacturing these microcrystalline semiconductor films or microcrystalline semiconductor films.
水素、シリコン、ゲルマニウム等のフッ化物としては、HF、SiF4、SiHF3、SiH2F2、SiH3F、Si2F6、GeF4、GeHF3、GeH2F2、GeH3F、Ge2F6等がある。また、シリコンまたはゲルマニウムを含む堆積性ガスとしては、SiH4、Si2H2、GeH4、Ge2H6等がある。 Examples of fluorides such as hydrogen, silicon, and germanium include HF, SiF 4 , SiHF 3 , SiH 2 F 2 , SiH 3 F, Si 2 F 6 , GeF 4 , GeHF 3 , GeH 2 F 2 , GeH 3 F, Ge 2 F 6 etc. Examples of the deposition gas containing silicon or germanium include SiH 4 , Si 2 H 2 , GeH 4 , and Ge 2 H 6 .
また、微結晶半導体膜上にバッファ層を形成し、バッファ層上にソース領域及びドレイン領域、並びにソース配線及びドレイン配線を形成することで、薄膜トランジスタを形成する。 In addition, a thin film transistor is formed by forming a buffer layer over the microcrystalline semiconductor film and forming a source region and a drain region, and a source wiring and a drain wiring over the buffer layer.
微結晶半導体膜にレーザービームを照射することで、ゲート絶縁膜と微結晶半導体膜の界面における結晶性が改善され、チャネル形成領域が微結晶半導体膜で形成されるボトムゲート構造のトランジスタを形成することが可能であり、薄膜トランジスタの電気的特性を向上させることができる。 By irradiating the microcrystalline semiconductor film with a laser beam, crystallinity at the interface between the gate insulating film and the microcrystalline semiconductor film is improved, and a bottom-gate transistor in which a channel formation region is formed using the microcrystalline semiconductor film is formed. It is possible to improve the electrical characteristics of the thin film transistor.
結晶性が改善された微結晶半導体膜と、ソース領域及びドレイン領域との間に、バッファ層が形成されている。微結晶半導体膜はチャネル形成領域として機能する。また、バッファ層は、微結晶半導体膜の酸化を防止すると共に、高抵抗領域として機能する。微結晶半導体膜とソース領域及びドレイン領域との間に、バッファ層が形成されているため、移動度が高く、且つリーク電流が少なく、耐圧が高い。 A buffer layer is formed between the microcrystalline semiconductor film with improved crystallinity and the source and drain regions. The microcrystalline semiconductor film functions as a channel formation region. Further, the buffer layer functions as a high resistance region while preventing oxidation of the microcrystalline semiconductor film. Since the buffer layer is formed between the microcrystalline semiconductor film and the source and drain regions, mobility is high, leakage current is small, and breakdown voltage is high.
バッファ層としては、非晶質半導体膜があり、更には、窒素、水素、またはハロゲンのいずれか一つ以上を含む非晶質半導体膜であることが好ましい。非晶質半導体膜に、窒素、水素、またはハロゲンのいずれか一つを含むことで、微結晶半導体膜に含まれる結晶粒が酸化されることを低減することが可能である。 As the buffer layer, there is an amorphous semiconductor film, and an amorphous semiconductor film containing any one or more of nitrogen, hydrogen, and halogen is preferable. By including any one of nitrogen, hydrogen, and halogen in the amorphous semiconductor film, oxidation of crystal grains included in the microcrystalline semiconductor film can be reduced.
バッファ層は、プラズマCVD法、スパッタリング法等で形成することができる。また、非晶質半導体膜を形成した後、非晶質半導体膜の表面を窒素プラズマ、水素プラズマ、またはハロゲンプラズマで処理して非晶質半導体膜の表面を窒素化、水素化またはハロゲン化することができる。 The buffer layer can be formed by a plasma CVD method, a sputtering method, or the like. In addition, after the amorphous semiconductor film is formed, the surface of the amorphous semiconductor film is treated with nitrogen plasma, hydrogen plasma, or halogen plasma to be nitrided, hydrogenated, or halogenated. be able to.
バッファ層を微結晶半導体膜の表面に設けることで、微結晶半導体膜に含まれる結晶粒の酸化を低減することが可能であるため、薄膜トランジスタの電気特性の劣化を低減することができる。 By providing the buffer layer over the surface of the microcrystalline semiconductor film, oxidation of crystal grains included in the microcrystalline semiconductor film can be reduced; thus, deterioration in electrical characteristics of the thin film transistor can be reduced.
本発明の一は、前記薄膜トランジスタに接続する画素電極を形成して表示装置を作製することを特徴とする。 One feature of the present invention is that a display device is manufactured by forming a pixel electrode connected to the thin film transistor.
また、微結晶半導体膜を用い、薄膜トランジスタ(TFT)を作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて表示装置を作製する。微結晶半導体膜を用いた薄膜トランジスタは、その移動度が1〜20cm2/V・secと、非晶質半導体膜を用いた薄膜トランジスタの2〜20倍の移動度を有しているので、駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。 In addition, a thin film transistor (TFT) is manufactured using a microcrystalline semiconductor film, and a display device is manufactured using the thin film transistor in a pixel portion and further in a driver circuit. A thin film transistor using a microcrystalline semiconductor film has a mobility of 1 to 20 cm 2 / V · sec, which is 2 to 20 times that of a thin film transistor using an amorphous semiconductor film. A part or all of the above can be integrally formed on the same substrate as the pixel portion to form a system-on-panel.
また、表示装置としては、発光装置や液晶表示装置を含む。発光装置は発光素子を含み、液晶表示装置は液晶素子を含む。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には有機EL(エレクトロルミネッセンス)及び無機ELが含まれる。 The display device includes a light emitting device and a liquid crystal display device. The light emitting device includes a light emitting element, and the liquid crystal display device includes a liquid crystal element. The light-emitting element includes, in its category, an element whose luminance is controlled by current or voltage, and specifically includes organic EL (electroluminescence) and inorganic EL.
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むIC等を実装した状態にあるモジュールとを含む。さらに本発明は、該表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。 The display device includes a panel in which the display element is sealed, and a module in which an IC including a controller is mounted on the panel. Furthermore, the present invention relates to an element substrate corresponding to one mode before the display element is completed in the process of manufacturing the display device, and the element substrate includes a unit for supplying current to the display element. Prepare for. Specifically, the element substrate may be in a state where only the pixel electrode of the display element is formed, or after the conductive film to be the pixel electrode is formed, the pixel electrode is formed by etching. The previous state may be used, and all forms are applicable.
なお、本明細書中における表示装置とは、画像表示デバイス、発光デバイス、もしくは光源(照明装置含む)を指す。また、コネクター、例えばFPC(Flexible printed circuit)もしくはTAB(Tape Automated Bonding)テープもしくはTCP(Tape Carrier Package)が取り付けられたモジュール、TABテープやTCPの先にプリント配線板が設けられたモジュール、または表示素子にCOG(Chip On Glass)方式によりIC(集積回路)が直接実装されたモジュールも全て表示装置に含むものとする。 Note that a display device in this specification means an image display device, a light-emitting device, or a light source (including a lighting device). Also, a connector, for example, a module with a FPC (Flexible printed circuit) or TAB (Tape Automated Bonding) tape or TCP (Tape Carrier Package), a module with a printed wiring board at the end of a TAB tape or TCP, or a display It is assumed that the display device includes all modules in which an IC (integrated circuit) is directly mounted on the element by a COG (Chip On Glass) method.
本発明により、電気特性が優れ、信頼性の高い薄膜トランジスタ、及びそれを有する表示装置を作製することができる。 According to the present invention, a highly reliable thin film transistor with excellent electrical characteristics and a display device including the thin film transistor can be manufactured.
チャネル形成領域を微結晶半導体膜で構成することにより、しきい値電圧の変動が抑制され、電界効果移動度が向上し、サブスレッショルド係数(subthreshold swing:S値)も小さくなるので、薄膜トランジスタの高性能化を図ることができる。それにより、表示装置の駆動周波数を高くすることが可能であり、パネルサイズの大面積化や画素の高密度化にも十分対応することができる。 When the channel formation region is formed using a microcrystalline semiconductor film, variation in threshold voltage is suppressed, field-effect mobility is improved, and a subthreshold coefficient (S value) is reduced. Performance can be improved. As a result, the drive frequency of the display device can be increased, and it is possible to sufficiently cope with an increase in panel size and an increase in pixel density.
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。なお、以下の実施の形態で示す生産システムにおける各装置の配置は一例を示し、同様の作用効果を奏する配置であれば図示されるものに限定解釈されるべきものではない。 Embodiments of the present invention will be described below with reference to the drawings. However, the present invention is not limited to the following description, and it will be easily understood by those skilled in the art that modes and details can be variously changed without departing from the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the description of the embodiments below. In the structure of the present invention described below, the same reference numerals are used in common in different drawings. In addition, arrangement | positioning of each apparatus in the production system shown by the following embodiment shows an example, and if it is arrangement | positioning which has the same effect, it should not be limitedly interpreted to what is illustrated.
(実施の形態1)
本実施の形態では、薄膜トランジスタの作製工程について、図1乃至図17を用いて説明する。図1〜3、5、9、12、14、15、17は、薄膜トランジスタの作製工程を示す断面図であり、図7、及び16は、一画素における薄膜トランジスタ及び画素電極の接続領域の上面図である。
(Embodiment 1)
In this embodiment, a manufacturing process of a thin film transistor will be described with reference to FIGS. 1 to 3, 5, 9, 12, 14, 15, and 17 are cross-sectional views illustrating a manufacturing process of a thin film transistor, and FIGS. 7 and 16 are top views of a connection region of a thin film transistor and a pixel electrode in one pixel. is there.
ここでは、nチャネル型の薄膜トランジスタを用いて説明する。 Here, description is made using an n-channel thin film transistor.
図1(A)に示すように、基板50上にゲート電極51を形成し、ゲート電極51上に、ゲート絶縁膜52a、52bを形成する。
As shown in FIG. 1A, a
基板50は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いることができる。また、ステンレス合金などの金属基板の表面に絶縁膜を設けた基板を適用しても良い。すなわち絶縁性の表面が形成されたものとする。
The
ゲート電極51は、金属材料で形成される。金属材料としてはアルミニウム、クロム、チタン、タンタル、モリブデン、銅などが適用される。ゲート電極51の好適例は、アルミニウム又はアルミニウムとバリア金属の積層構造体によって形成される。バリア金属としては、チタン、モリブデン、クロムなどの高融点金属が適用される。バリア金属はアルミニウムのヒロック防止、酸化防止のために設けることが好ましい。ここでは、基板50上に導電膜としてモリブデン膜をスパッタリング法により成膜し、第1のフォトマスクを用いて形成したマスクパターンを用いて基板50上に形成された導電膜をエッチングしてゲート電極を形成する。
The
ゲート電極51は厚さ50nm以上300nm以下で形成する。ゲート電極51の厚さを50nm以上100nm以下とすることで、後に形成される半導体膜や配線の段切れ防止が可能である。また、ゲート電極51の厚さを150nm以上300nm以下とすることで、ゲート電極51の抵抗を低減することが可能であり、大面積化が可能である。
The
なお、ゲート電極51上には半導体膜や配線を形成するので、段切れ防止のため端部がテーパー状になるように加工することが望ましい。また、図示しないがこの工程でゲート電極に接続する配線や容量配線も同時に形成することができる。
Note that since a semiconductor film or a wiring is formed over the
ゲート絶縁膜52a、52bはそれぞれ、CVD法やスパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜で形成することができる。ここでは、ゲート絶縁膜52aとして窒化珪素膜または窒化酸化珪素膜を形成し、ゲート絶縁膜52bとして酸化珪素膜または酸化窒化珪素膜を形成して積層する形態を示す。なお、ゲート絶縁膜を2層とせず、ゲート絶縁膜を、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜の単層で形成することができる。
Each of the
また、3層のゲート絶縁膜で形成し、ゲート電極上に、窒化珪素膜または窒化酸化珪素膜を形成し、その上に酸化珪素膜または酸化窒化珪素膜を形成し、その上に厚さ1nm〜5nm程度の窒化珪素膜または窒化酸化珪素膜を形成することができる。 Further, the gate insulating film is formed of three layers, a silicon nitride film or a silicon nitride oxide film is formed over the gate electrode, a silicon oxide film or a silicon oxynitride film is formed thereon, and a thickness of 1 nm is formed thereon. A silicon nitride film or a silicon nitride oxide film having a thickness of about 5 nm can be formed.
また、厚さ1nm〜5nm程度の窒化珪素膜の形成方法としては、ゲート絶縁膜52bに対し、高密度プラズマを用いて窒化処理して、ゲート絶縁膜52bの表面に窒素珪素層を形成することができる。高密度プラズマ窒化を行うことで、より高い濃度の窒素を含有する窒化珪素層を得ることも可能である。高密度プラズマは、高い周波数のマイクロ波、たとえば2.45GHzを使うことによって生成される。低電子温度が特徴である高密度プラズマは、活性種の運動エネルギーが低いため、従来のプラズマ処理に比べプラズマダメージが少なく欠陥が少ない層を形成することができる。また、ゲート絶縁膜52bの表面の粗さが小さくできるため、キャリア移動度を大きくすることができる。
As a method for forming a silicon nitride film having a thickness of about 1 nm to 5 nm, the
ゲート絶縁膜52aを窒化珪素膜、または窒化酸化珪素膜を用いて形成することで、基板50とゲート絶縁膜52aの密着力が高まり、基板50としてガラス基板を用いた場合、基板50からの不純物が微結晶半導体膜に拡散するのを防止することが可能であり、さらにゲート電極51の酸化防止が可能である。即ち、膜剥れを防止することができると共に、後に形成される薄膜トランジスタの電気特性を向上させることができる。また、ゲート絶縁膜52a、52bはそれぞれ厚さ50nm以上であると、ゲート電極51の凹凸による被覆率の低減を緩和することが可能であるため好ましい。
By forming the
ここでは、酸化窒化珪素膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、濃度範囲として酸素が55〜65原子%、窒素が1〜20原子%、Siが25〜35原子%、水素が0.1〜10原子%の範囲で含まれるものをいう。また、窒化酸化珪素膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、濃度範囲として酸素が15〜30原子%、窒素が20〜35原子%、Siが25〜35原子%、水素が15〜25原子%の範囲で含まれるものをいう。 Here, the silicon oxynitride film has a composition that contains more oxygen than nitrogen and has a concentration range of 55 to 65 atomic%, 1 to 20 atomic%, and 25 Si. -35 atomic%, and hydrogen is contained in the range of 0.1-10 atomic%. The silicon nitride oxide film has a composition containing more nitrogen than oxygen, and the concentration ranges of oxygen are 15 to 30 atomic%, nitrogen is 20 to 35 atomic%, and Si is 25 to 25%. 35 atomic% and hydrogen are included in the range of 15 to 25 atomic%.
次に、ゲート絶縁膜52b表面との界面において、非晶質層が形成されないように、ゲート絶縁膜52b上に微結晶半導体膜を形成する。具体的には、ゲート絶縁膜52b上に結晶核57aを形成する。次に、結晶核57aを種として結晶成長させて、微結晶半導体膜53aを形成する。さらにレーザ処理により、微結晶半導体膜53a内の結晶核57bを種として結晶成長させて、ゲート絶縁膜52b表面との界面において、より微結晶が多い状態にする。これら一連の微結晶半導体膜を形成する方法を第一の微結晶半導体膜形成方法とする。
Next, a microcrystalline semiconductor film is formed over the
以下に、第一の微結晶半導体膜形成方法について、図4を参照して時系列的に説明する。また、ゲート絶縁膜及び微結晶半導体膜の界面の拡大断面図である図2及び図3を用いて、結晶核形成処理、成膜処理、及びレーザ処理について、説明する。 Hereinafter, the first microcrystalline semiconductor film forming method will be described in time series with reference to FIG. Further, crystal nucleus formation processing, film formation processing, and laser processing will be described with reference to FIGS. 2 and 3 which are enlarged cross-sectional views of an interface between the gate insulating film and the microcrystalline semiconductor film.
図4は微結晶半導体膜を形成する工程を説明するタイムチャートであり、代表的な一例を示す。図4の説明は反応室を大気圧から真空排気440する段階から示されており、その後に行われる基板搬入441、下地前処理442、結晶核形成処理443、成膜処理444、基板搬出445、クリーニング446の各処理が時系列的に示されている。
FIG. 4 is a time chart illustrating a process for forming a microcrystalline semiconductor film, and shows a typical example. The description of FIG. 4 is shown from the stage of evacuating the reaction chamber from
まず、反応室内を所定の真空度まで真空排気する。高真空排気する場合には、ターボ分子ポンプ等による排気を行い、真空度として10−1Paよりも低い圧力に真空排気する。また、反応室を加熱処理して内壁からの脱ガス処理を行うことが好ましい。また、基板を加熱するヒータも動作させて温度を安定化させる。基板の加熱温度は100℃〜300℃、好ましくは120℃〜220℃で行う。 First, the reaction chamber is evacuated to a predetermined degree of vacuum. In the case of high vacuum evacuation, evacuation by a turbo molecular pump or the like is performed, and the vacuum is evacuated to a pressure lower than 10 −1 Pa as a degree of vacuum. Further, it is preferable to perform a degassing treatment from the inner wall by heat-treating the reaction chamber. In addition, the heater for heating the substrate is also operated to stabilize the temperature. The heating temperature of the substrate is 100 ° C to 300 ° C, preferably 120 ° C to 220 ° C.
基板搬入441において、反応室に接続されるロードロック室から基板が反応室に搬入される。このときの反応室の圧力はロードロック室と同じ圧力となる。 In substrate loading 441, a substrate is loaded into the reaction chamber from a load lock chamber connected to the reaction chamber. At this time, the pressure in the reaction chamber is the same as that in the load lock chamber.
下地前処理442は、反応室の内壁に吸着した気体(酸素及び窒素などの大気成分、若しくは反応室のクリーニングに使用したエッチングガス)を除去するために水素、さらにはアルゴンなどの希ガスを導入してプラズマ処理をすることが好ましい。アルゴン、クリプトン、キセノンなど質量数の大きい希ガス元素のプラズマを用いることで、表面に付着した酸素、水分、有機物、金属元素などをスパッタリングの効果で除去するため好ましい。水素を用いたプラズマ処理は、水素ラジカルにより、表面に吸着した前記不純物の除去と、絶縁膜若しくは非晶質シリコン膜に対するエッチング作用により清浄表面を形成するのに有効である。なお、このときの反応室の圧力は、反応室内にガスが導入されるため、設定圧力となる。
The
なお、下地前処理442において、破線447に示すように、フッ化シランガスを反応室内に導入して、水素を用いたプラズマ処理若しくは希ガスを用いたプラズマ処理と同様に、不純物の除去、清浄表面の形成を行ってもよい。
Note that in the
結晶核形成処理443は、反応室内において、フッ素、若しくは、水素、シリコン、ゲルマニウム等のフッ化物、ここではフッ化シランと、水素と、シリコンまたはゲルマニウムを含む堆積性ガス、ここではシランを混合し、グロー放電プラズマにより、結晶核を形成する。グロー放電プラズマにより、フッ化シランからフッ素ラジカルが生じる。フッ素ラジカルは反応性が高く、微結晶半導体と比較してエッチングされやすい非晶質半導体を選択的にエッチングする。このため、微結晶半導体である結晶核が選択的に形成されやすい。この結果、図2(A)に示すように、ゲート絶縁膜52b上に結晶核57aを堆積させることができる。フッ化シランを分解するためには高い電力を必要とする。また、フッ素、若しくは、水素、シリコン、ゲルマニウム等のフッ化物の代わりに、塩化シランを用いることもできる。
The crystal nucleation treatment 443 is performed by mixing fluorine or a fluoride such as hydrogen, silicon, germanium, or the like here, fluorinated silane, hydrogen, and a deposition gas containing silicon or germanium, here silane, in the reaction chamber. Crystal nuclei are formed by glow discharge plasma. The glow discharge plasma generates fluorine radicals from the fluorinated silane. Fluorine radicals are highly reactive and selectively etch amorphous semiconductors that are more easily etched than microcrystalline semiconductors. Therefore, crystal nuclei that are microcrystalline semiconductors are easily selectively formed. As a result, as shown in FIG. 2A,
図4に示す微結晶シリコン膜を形成する成膜処理444は、結晶核形成処理443に続いて行われる処理である。微結晶シリコン膜は、シランガスと水素及び/又は希ガスを混合してグロー放電プラズマにより成膜する。シランは水素及び/又は希ガスで10倍から2000倍に希釈される。そのため多量の水素及び/又は希ガスが必要とされる。基板の加熱温度は100℃〜300℃、好ましくは120℃〜220℃で行う。微結晶シリコン膜の成長表面を水素で不活性化し、微結晶シリコンの成長を促進するためには120℃〜220℃で成膜を行うことが好ましい。成膜処理444において、活性種であるSiHラジカル、SiH2ラジカル、SiH3ラジカルが結晶核57aに結合して結晶成長する。この結果、微結晶半導体膜53aを形成することができる。このとき、微結晶半導体は、結晶核57aを種として縦成長するため、ゲート絶縁膜52bに対して法線方向に結晶が成長し、図2(B)に示すように、柱状の微結晶57cが並んだ微結晶半導体膜53aを形成することができる。即ち、界面において、非晶質層を形成することなく、ゲート絶縁膜上に微結晶半導体膜を形成することができる。また、結晶核形成処理443においてのみフッ化シランを用いて結晶核を形成し、微結晶半導体膜を形成する成膜処理444ではフッ化シランを用いないことで、微結晶半導体膜中に含まれるフッ素の濃度を低減することができる。また、フッ化シラン及びシランを用いずにシランを用いて微結晶半導体膜を形成するため、フッ化シランを用いて微結晶半導体膜を形成するよりも膜の応力発生を低減することが可能であり、膜剥れを低減することができる。
A
微結晶半導体膜を形成する成膜処理444における電力は、結晶核形成処理443と比較して、電力を低くすることで、結晶核に対してイオン衝撃を低減することが可能であり、結晶核を破壊することなく、結晶成長させることができる。
The power in the
なお、成膜処理444において、破線448に示すように、結晶核形成処理443における流量より少ないフッ化シランを反応室内に導入することで、微結晶半導体膜における非晶質半導体成分をフッ素ラジカルによって、エッチングすることが可能であり、微結晶半導体膜53a中の微結晶成分の割合を高めることができる。
Note that in the
また、シラン等のガス中にGeH4、GeF4などの水素化ゲルマニウム、フッ化ゲルマニウムを混合する、あるいはシリコンに炭素又はゲルマニウムを加え、エネルギーバンド幅を調節しても良い。シリコンに炭素を加えた場合はエネルギーバンド幅は広がり、またシリコンにゲルマニウムを加えた場合はエネルギーバンド幅は狭まる。 Further, the energy band width may be adjusted by mixing germanium hydride or germanium such as GeH 4 or GeF 4 in a gas such as silane, or adding carbon or germanium to silicon. When carbon is added to silicon, the energy bandwidth is widened, and when germanium is added to silicon, the energy bandwidth is narrowed.
従来の微結晶半導体膜53の形成方法では、図3に示すように、不純物や格子不整合などの要因により堆積初期段階において非晶質層49が形成されてしまう。薄膜トランジスタにおいては、ゲート絶縁膜の近傍の微結晶半導体膜においてキャリアが流れるため、界面において非晶質層49が形成されると、移動度が低下すると共に、電流量が少なく、薄膜トランジスタの電気特性が低下してしまう。
In the conventional method for forming the
しかしながら、本実施の形態に示すように、結晶核形成処理及び成膜処理を行うことで、結晶核57aを種として、微結晶半導体が縦成長するため、膜の厚さ方向における結晶性を高めると共に、ゲート絶縁膜及び微結晶半導体膜の界面の結晶性を高めることができる。
However, as shown in this embodiment mode, by performing the crystal nucleus formation process and the film formation process, the microcrystalline semiconductor grows vertically using the
プラズマの生成は、本形態で示されるように、1MHzから20MHz、代表的には13.56MHzの高周波電力、または20MHzより大きく120MHz程度までのVHF帯の高周波電力を印加することで行われる。 As shown in this embodiment, plasma is generated by applying high frequency power of 1 MHz to 20 MHz, typically 13.56 MHz, or high frequency power of VHF band from 20 MHz to about 120 MHz.
なお、基板搬入441の前にプラズマCVD装置の反応室内に半導体膜をプレコートすることで、微結晶シリコン膜中に反応室を構成する金属を不純物として取り込んでしまうのを防ぐことができる。すなわち、反応室内をシリコンで被覆しておくことで、反応室内がプラズマにより食刻されるのを防ぐことができ、微結晶シリコン膜中に含まれる不純物濃度を低減することができる。 Note that by pre-coating a semiconductor film in the reaction chamber of the plasma CVD apparatus before the substrate carry-in 441, the metal constituting the reaction chamber can be prevented from being taken into the microcrystalline silicon film as an impurity. That is, by coating the reaction chamber with silicon, the reaction chamber can be prevented from being etched by plasma, and the concentration of impurities contained in the microcrystalline silicon film can be reduced.
成膜処理444においては、シラン及び水素の他、反応ガスにヘリウムを加えても良い。ヘリウムは24.5eVとすべての気体中で最も高いイオン化エネルギーを持ち、そのイオン化エネルギーよりも少し低い、約20eVの準位に準安定状態があるので、放電持続中においては、イオン化にはその差約4eVしか必要としない。そのため放電開始電圧も全ての気体中最も低い値を示す。このような特性から、ヘリウムはプラズマを安定的に維持することができる。また、均一なプラズマを形成することができるので、微結晶シリコン膜を堆積する基板の面積が大きくなってもプラズマ密度の均一化を図る効果を奏する。
In the
微結晶シリコン膜の成膜が終了した後、シラン、水素などの反応ガス及び高周波電力の供給を止めて基板搬出445を行う。引き続き別基板に対して成膜処理を行う場合には、基板搬入441の段階に戻り同じ処理が行われる。反応室内に付着した被膜や粉末を除去するには、クリーニング446を行う。
After the formation of the microcrystalline silicon film is finished, the supply of the reactive gas such as silane and hydrogen and the high-frequency power is stopped, and the substrate unloading 445 is performed. When the film formation process is subsequently performed on another substrate, the process returns to the substrate carry-in 441 and the same process is performed.
クリーニング446はNF3、SF6に代表されるエッチングガスを導入してプラズマエッチングを行う。また、ClF3のようにプラズマを利用しなくてもエッチングが可能なガスを導入して行う。クリーニング446においては基板加熱用のヒータを切って、温度を下げて行うことが好ましい。エッチングによる反応副生成物の生成を抑えるためである。クリーニング446の終了後は基板搬入441に戻り、以下同様の処理を行えば良い。 The cleaning 446 performs plasma etching by introducing an etching gas typified by NF 3 and SF 6 . Further, the etching is performed by introducing a gas such as ClF 3 that can be etched without using plasma. The cleaning 446 is preferably performed by turning off the substrate heating heater and lowering the temperature. This is to suppress generation of reaction by-products due to etching. After completion of the cleaning 446, the process returns to the substrate carry-in 441, and the same processing may be performed thereafter.
ここでの微結晶半導体膜とは、非晶質と結晶構造(単結晶、多結晶を含む)の中間的な構造の半導体を含む膜である。この半導体は、自由エネルギー的に安定な第3の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、粒径が0.5〜20nmの柱状または針状結晶が基板表面に対して法線方向に成長している。また、微結晶半導体と非単結晶半導体とが混在している。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す520.5cm−1よりも低周波数側に、シフトしている。即ち、単結晶シリコンを示す520.5cm−1とアモルファスシリコンを示す480cm−1の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手(ダングリングボンド)を終端するため水素またはハロゲンを少なくとも1原子%またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体膜が得られる。このような微結晶半導体膜に関する記述は、例えば、米国特許4,409,134号で開示されている。 The microcrystalline semiconductor film here is a film including a semiconductor having an intermediate structure between amorphous and crystalline structures (including single crystal and polycrystal). This semiconductor is a semiconductor having a third state which is stable in terms of free energy, and is a crystalline one having a short-range order and having a lattice strain, and has a columnar or needle shape with a particle size of 0.5 to 20 nm. Crystals grow in the normal direction with respect to the substrate surface. In addition, a microcrystalline semiconductor and a non-single-crystal semiconductor are mixed. Microcrystalline silicon which is a typical example of a microcrystalline semiconductor has its Raman spectrum shifted to a lower frequency side than 520.5 cm −1 indicating single crystal silicon. That is, the peak of the Raman spectrum of microcrystalline silicon is between 520.5 cm −1 representing single crystal silicon and 480 cm −1 representing amorphous silicon. In addition, at least 1 atomic% or more of hydrogen or halogen is contained to terminate dangling bonds (dangling bonds). Further, by adding a rare gas element such as helium, argon, krypton, or neon to further promote lattice distortion, stability can be improved and a good microcrystalline semiconductor film can be obtained. A description of such a microcrystalline semiconductor film is disclosed in, for example, US Pat. No. 4,409,134.
次に、微結晶半導体膜53a表面からレーザービーム58を照射する。レーザービーム58のエネルギーは微結晶半導体膜が溶融しないエネルギーで照射する。すなわち、本形態によるレーザ処理工程(Laser Process、以下「LP」ともいう。)は、輻射加熱により微結晶半導体膜53aを溶融させないで行う固相結晶成長によるものである。すなわち、堆積された微結晶半導体膜53aが液相にならない臨界領域を利用するものであり、その意味において「臨界成長」ともいうことができる。
Next, the
レーザービーム58は微結晶半導体膜53aとゲート絶縁膜52bの界面にまで作用させることができる。それにより、微結晶半導体膜53aの表面側における結晶を種として、該表面からゲート絶縁膜の界面において固相結晶成長し、結晶性が改善された微結晶半導体膜を形成することができる。本明細書では、成膜後の微結晶半導体膜53aにLP処理を行って得られる微結晶半導体膜をLP処理済微結晶半導体膜53bと呼ぶ。LP処理による固相結晶成長は、結晶粒径を拡大させるものではなく、むしろ膜の厚さ方向における結晶性を改善するものである。即ち、LP処理により、ゲート絶縁膜界面領域の結晶性が改善され、ボトムゲート構造を有する薄膜トランジスタの電気的特性を向上させる作用を奏する。
The
このような臨界成長においては、従来の低温ポリシリコンで見られた表面の凹凸(リッジと呼ばれる凸状体)が形成されず、LP処理済微結晶半導体膜53bの表面は平滑性が保たれていることも特徴である。本形態におけるように、成膜後の微結晶半導体膜53aに直接的にレーザービーム58を作用させて得られる結晶性の半導体膜は、従来における堆積されたままの微結晶半導体膜、伝導加熱により改質された微結晶半導体膜(非特許文献1におけるもの)とは、その成長メカニズム及び膜質が明らかに異なっている。
In such critical growth, the surface irregularities (convex bodies called ridges) found in conventional low-temperature polysilicon are not formed, and the surface of the LP-processed
また、LP処理済微結晶半導体膜53bは微結晶で構成されているため、非晶質半導体膜と比較して抵抗が低い。このため、LP処理済微結晶半導体膜53bを用いた薄膜トランジスタは、電流電圧特性を示す曲線の立ち上がり部分の傾きが急峻となり、スイッチング素子としての応答性が優れ、高速動作が可能となる。また、薄膜トランジスタのチャネル形成領域にLP処理済微結晶半導体膜53bを用いることで、薄膜トランジスタの閾値の変動を抑制することが可能である。このため、電気特性のばらつきの少ない表示装置を作製することができる。
Further, since the LP-processed
また、LP処理済微結晶半導体膜53bは非晶質半導体膜と比較して移動度が高い。このため、表示素子のスイッチングとして、チャネル形成量領域がLP処理済微結晶半導体膜53bで形成される薄膜トランジスタを用いることで、チャネル形成領域の面積、即ち薄膜トランジスタの面積を縮小することが可能である。このため、一画素あたりに示す薄膜トランジスタの面積が小さくなり、画素の開口率を高めることが可能である。この結果、解像度の高い表示装置を作製することができる。
In addition, the LP-processed
レーザービーム58として、エキシマレーザを用いる場合はパルス発振周波数1Hz以上10MHz未満、好ましくは100Hz〜10kHzとし、レーザエネルギーを0.2〜0.35J/cm2(代表的には0.2〜0.3J/cm2)とする。また、YAGレーザを用いる場合にはその第3高調波を用いパルス発振周波数1Hz以上10MHz未満とし、レーザエネルギーを0.2〜0.35J/cm2(代表的には0.2〜0.3J/cm2)とすると良い。
When an excimer laser is used as the
レーザービーム58を発振するレーザ発振器としては、パルス発振または連続発振することが可能なレーザ発振器を用いることができる。また、レーザ波長は、半導体膜に効率よくレーザービームが吸収されるように可視〜紫外領域(800nm以下)、好ましくは紫外領域(400nm以下)とする。波長が300nm〜400nmの紫外領域のレーザービームを照射することで、微結晶半導体膜に効率良く吸収される。レーザ発振器としては、KrF、ArF、XeCl、XeF等のエキシマレーザ発振器、N2、He、He−Cd、Ar、He−Ne、HF、CO2等の気体レーザ発振器、YAG、GdVO4、YVO4、YLF、YAlO3、ScO3、Lu2O3、Y2O3などの結晶にCr、Nd、Er、Ho、Ce、Co、Ti、Yb、又はTmをドープした結晶を使った固体レーザ発振器、KGWレーザ、KYWレーザ、アレキサンドライトレーザ、Ti:サファイアレーザ等固体レーザ、ヘリウムカドミウムレーザ等の金属蒸気レーザ発振器等を用いることができる。なお、固体レーザ発振器においては、基本波の第2高調波〜第5高調波を適用するのが好ましい。
As the laser oscillator that oscillates the
代表的には、レーザービーム58として波長400nm以下、代表的には308nmのエキシマレーザビームや、YAGレーザの第3高調波(355nm)を用いる。
Typically, an excimer laser beam having a wavelength of 400 nm or less, typically 308 nm, or the third harmonic (355 nm) of a YAG laser is used as the
LP処理は矩形長尺状に集光し、線状レーザービームとすることで、例えば730mm×920mmのガラス基板上の微結晶半導体膜53aを1回のレーザビームスキャンで処理することができる。この場合、線状レーザービームを重ね合わせる割合(オーバーラップ率)を0〜95%(好ましくは0〜67%)として行う。これにより、基板1枚当たりの処理時間が短縮され、生産性を向上させることができる。レーザービームの形状は線状に限定されるものでなく面状としても同様に処理することができる。また、本LP処理は前記ガラス基板のサイズに限定されず、さまざまなものに適用することができる。
The LP process is performed by condensing into a rectangular long shape and forming a linear laser beam, whereby the
また、レーザービーム58として、連続発振のレーザービームを用いる場合、ポリゴンミラーやガルバノミラーを発振器及び基板の間に設け、レーザービームを高速で走査することで、LP処理のスループットを向上させることが可能であり、例えば730mm×920mmのガラス基板や更にそれより大きいガラス基板上に形成される微結晶半導体膜をLP処理することが可能である。
When a continuous wave laser beam is used as the
なお、アルゴン雰囲気、水素雰囲気、アルゴン及び水素雰囲気、窒素雰囲気等でレーザービーム58を微結晶半導体膜53aに照射してもよい。このように、不活性な雰囲気でレーザービームを微結晶半導体膜53aに照射することで、LP処理済微結晶半導体膜53bの表面に酸化膜が形成されにくい。
Note that the
また、微結晶半導体膜53aにレーザービーム58を照射する前に、微結晶半導体膜53aの表面を洗浄することで、微結晶半導体膜53a表面に付着する不純物がレーザービーム58の照射により、微結晶半導体膜中に混入するのを防ぐことができる。
In addition, before the
また、微結晶半導体膜53aにレーザービーム58を照射すると共に、微結晶半導体膜53aを加熱してもよい。代表的には、基板50を300℃〜400℃で加熱しながら、レーザービーム58を照射することで、微結晶半導体膜53aの結晶性を高めることが可能である。または、微結晶半導体膜53aにレーザービームを照射すると共に、強光を照射して、瞬間的に微結晶半導体膜53aの温度を上昇させてもよい。強光の代表例としては、赤外光、特に1μm〜2μmにピークを有する赤外光(好ましくはハロゲン光(1.3μm))を用いることができる。
Alternatively, the
なお、LP処理済微結晶半導体膜53bの表面に酸化膜が形成された場合、当該酸化膜をウエットエッチングで除去することが好ましい。この結果、LP処理済微結晶半導体膜53bとバッファ層54界面に形成される絶縁膜によるキャリアの移動の阻害を低減することが可能である。
Note that in the case where an oxide film is formed on the surface of the LP-processed
上記の第一の微結晶半導体膜形成方法例では、いずれの場合でもゲート絶縁膜52b表面上に、フッ化シランにより形成された半導体の結晶核と、微結晶半導体膜中の結晶核よりLP処理によりゲート絶縁膜及び微結晶半導体膜の界面に到達した結晶粒と、の両者が存在することとなる。すなわちゲート絶縁膜52b表面上に、非晶質半導体層が形成されないために、効果的である。
In the first example of the method for forming a microcrystalline semiconductor film, in any case, LP treatment is performed on the surface of the
このようにして、第一の微結晶半導体膜形成方法が説明されるが、他の、ゲート絶縁膜52b表面上に、非晶質層が形成されないための手段として、第二の微結晶半導体膜形成方法も有効である。すなわち、微結晶半導体膜中の結晶核をLPにてゲート絶縁膜52b界面付近まで成長させてから、微結晶半導体と比較してエッチングされやすい非晶質半導体を選択的にエッチングする方法である。
In this way, the first microcrystalline semiconductor film forming method is described. As another means for preventing the amorphous layer from being formed on the surface of the
第二の微結晶半導体膜形成方法について、ゲート絶縁膜及び微結晶半導体膜の界面の拡大断面図である図5を用いて、結晶核形成処理、成膜処理、及びレーザ処理について、説明する。又、図6(A)〜図6(B)を用いて、非晶質半導体を選択的にエッチングする工程について、説明する。 A second microcrystalline semiconductor film formation method will be described with reference to FIG. 5 which is an enlarged cross-sectional view of the interface between the gate insulating film and the microcrystalline semiconductor film. A process of selectively etching an amorphous semiconductor will be described with reference to FIGS.
まず、第一の微結晶半導体膜形成方法同様、図1(A)におけるゲート絶縁膜52b表面との界面において、ゲート絶縁膜52b上に微結晶半導体膜を形成する。前記微結晶半導体膜を形成する工程は、通常の成膜方法でも良いが、好ましくは、第一の微結晶半導体膜形成方法のように、ゲート絶縁膜52b上に結晶核を形成する方法を用いる。
First, as in the first microcrystalline semiconductor film formation method, a microcrystalline semiconductor film is formed over the
次に、微結晶半導体膜53a表面からレーザービーム58を照射する。レーザービーム58のエネルギーは微結晶半導体膜が溶融しないエネルギーで照射する。このとき、微結晶半導体膜53aの表面側における結晶を種として、該表面からゲート絶縁膜の界面において固相結晶成長し、結晶性が改善されたLP処理済微結晶半導体膜53bを形成することができる。
Next, the
次に、LP処理済微結晶半導体膜53bの表面において、さらに非晶質半導体を選択的にエッチングし、微結晶半導体膜の結晶性を高める。
Next, the amorphous semiconductor is further selectively etched on the surface of the LP-processed
図6(A)は、前記非晶質半導体を選択的にエッチングする工程を説明するタイムチャートであり、代表的な一例を示す。ここでは、図4で説明された方法と同様に下地前処理442がされた後、結晶性を高める処理449を行う。結晶性を高める処理449では、フッ素、若しくは、水素、シリコン、ゲルマニウム等のフッ化物、ここではフッ化シランガスを用い、グロー放電プラズマによりよってなされる。フッ素ラジカルは反応性が高く、微結晶半導体と比較してエッチングされやすい非晶質半導体を選択的にエッチングするが、この工程では膜の体積は必ずしも必要はない。
FIG. 6A is a time chart illustrating a process of selectively etching the amorphous semiconductor, and shows a typical example. Here, similarly to the method described with reference to FIG. 4, after the
その結果、図5(A)に示すように、LP処理済微結晶半導体膜53bを覆うように、結晶性の高い半導体膜53cを形成させることができる。このとき、図6(A)で示される結晶性を高める処理449の時間を長くする、もしくは処理電力を高めることで、結晶性の高い半導体膜53cの厚さを図5(B)のように変えることができる。またLP処理済微結晶半導体膜53bの膜厚が、処理時間に対して小さいものであれば、LP処理済微結晶半導体膜53b全体を結晶性の高い半導体膜にすることができる。
As a result, as shown in FIG. 5A, a highly
このようにして図1(b)のように形成された、LP処理済微結晶半導体膜53bは、価電子制御を目的とした不純物元素を意図的に添加しないときに弱いn型の電気伝導性を示すので、薄膜トランジスタのチャネル形成領域として機能する微結晶半導体膜に対しては、p型を付与する不純物元素を、成膜と同時に、或いは成膜後に添加することで、しきい値制御をすることが可能となる。p型を付与する不純物元素としては、代表的には硼素であり、B2H6、BF3などの不純物気体を1ppm〜1000ppm、好ましくは1〜100ppmの割合で水素化珪素に混入させると良い。そしてボロンの濃度を、例えば1×1014〜6×1016atoms/cm3とすると良い。
The LP-treated
また、LP処理済微結晶半導体膜53bは、1nm以上厚く200nm以下、好ましくは1nm以上100nm以下、好ましくは1nm以上50nm以下で形成する。LP処理済微結晶半導体膜53bは後に形成される薄膜トランジスタのチャネル形成領域として機能する。更には、LP処理済微結晶半導体膜53bをエッチングして、LP処理済微結晶半導体膜53bの厚さを薄くしてもよい。LP処理済微結晶半導体膜53bの厚さを1nm以上50nm以下とすることで、完全空乏型の薄膜トランジスタを作製することができる。
The LP-processed
また、LP処理済微結晶半導体膜53bの酸素濃度を、5×1019atoms/cm3以下、更に好ましくは1×1019atoms/cm3以下、窒素及び炭素の濃度それぞれを3×1018atoms/cm3以下とすることが好ましい。酸素、窒素、及び炭素が微結晶半導体膜に混入する濃度を低減することで、微結晶半導体膜がn型化になることを防止することができる。
Further, the oxygen concentration of the LP-processed
また、LP処理済微結晶半導体膜53bは微結晶で構成されているため、非晶質半導体膜と比較して抵抗が低い。このため、LP処理済微結晶半導体膜53bを用いた薄膜トランジスタは、電流電圧特性を示す曲線の立ち上がり部分の傾きが急峻となり、スイッチング素子としての応答性が優れ、高速動作が可能となる。また、薄膜トランジスタのチャネル形成領域にLP処理済微結晶半導体膜53bを用いることで、薄膜トランジスタの閾値の変動を抑制することが可能である。このため、電気特性のばらつきの少ない表示装置を作製することができる。
Further, since the LP-processed
また、LP処理済微結晶半導体膜53bは非晶質半導体膜と比較して移動度が高い。このため、表示素子のスイッチングとして、チャネル形成領域がLP処理済微結晶半導体膜53bで形成される薄膜トランジスタを用いることで、チャネル形成領域の面積、即ち薄膜トランジスタの面積を縮小することが可能である。このため、一画素あたりに示す薄膜トランジスタの面積が小さくなり、画素の開口率を高めることが可能である。この結果、解像度の高い表示装置を作製することができる。
In addition, the LP-processed
次に、図1(C)に示すように、LP処理済微結晶半導体膜53b上にバッファ層54及び一導電型を付与する不純物が添加された半導体膜55を形成する。次に、一導電型を付与する不純物が添加された半導体膜55上にマスクパターン56を形成する。
Next, as illustrated in FIG. 1C, a
バッファ層54としては、シランガスを用いたプラズマCVD法により非晶質半導体膜を形成することができる。また、シランガスに、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して非晶質半導体膜を形成することができる。シランガスの流量の1倍以上10倍以下、更に好ましくは1倍以上5倍以下の流量の水素を用いて、水素を含む非晶質半導体膜を形成することができる。また、上記水素化半導体膜に、フッ素、塩素、臭素、またはヨウ素等のハロゲン、または窒素を添加してもよい。
As the
さらに、第二の微結晶半導体膜形成方法では、非晶質半導体を選択的にエッチングした直後に、連続して前記バッファ層54を形成しても良い。すなわち図6(B)のタイムチャートにおいて、図6(A)と比較し追加されたバッファ層成膜処理444bのようにて形成し、基板温度等条件を維持することでスループットを向上させることができる。
Further, in the second microcrystalline semiconductor film forming method, the
また、バッファ層54は、ターゲットにシリコン、ゲルマニウム等の半導体ターゲットを用いて水素、または希ガスでスパッタリングして非晶質半導体膜を形成することができる。
The
バッファ層54は、結晶粒を含まない非晶質半導体膜で形成することが好ましい。このため、周波数が数十MHz〜数百MHzの高周波プラズマCVD法、またはマイクロ波プラズマCVD法で形成する場合は、結晶粒を含まない非晶質半導体膜となるように、成膜条件を制御することが好ましい。
The
バッファ層54は、後のソース領域及びドレイン領域の形成プロセスにおいて、一部エッチングされる場合があるが、そのときに、バッファ層54の一部が残存する厚さで形成することが好ましい。代表的には、30nm以上500nm以下、好ましくは50nm以上100nm以下の厚さで形成することが好ましい。薄膜トランジスタの印加電圧の高い(例えば15V程度)表示装置、代表的には液晶表示装置において、バッファ層54を厚く形成すると、耐圧が高くなり、薄膜トランジスタに高い電圧が印加されても、薄膜トランジスタが劣化することを回避することができる。
The
LP処理済微結晶半導体膜53bの表面に、非晶質半導体膜、更には水素、窒素、またはハロゲンを含む非晶質半導体膜を形成することで、LP処理済微結晶半導体膜53bに含まれる結晶粒の表面の自然酸化を防止することが可能である。特に、非晶質半導体と微結晶粒が接する領域では、局部応力により亀裂が入りやすい。この亀裂が酸素に触れると結晶粒は酸化され、酸化珪素が形成される。しかしながら、LP処理済微結晶半導体膜53bの表面にバッファ層54を形成することで、微結晶粒の酸化を防ぐことができる。
By forming an amorphous semiconductor film and further an amorphous semiconductor film containing hydrogen, nitrogen, or halogen on the surface of the LP-processed
また、バッファ層54は、非晶質半導体膜を用いて形成する、または、水素、窒素、若しくはハロゲンを含む非晶質半導体膜で形成するため、エネルギーギャップがLP処理済微結晶半導体膜53bに比べて大きく、また抵抗が高く、移動度がLP処理済微結晶半導体膜53bの1/5〜1/10と低い。このため、後に形成される薄膜トランジスタにおいて、ソース領域及びドレイン領域と、LP処理済微結晶半導体膜53bとの間に形成されるバッファ層は高抵抗領域として機能し、LP処理済微結晶半導体膜53bがチャネル形成領域として機能する。このため、薄膜トランジスタのオフ電流を低減することができる。当該薄膜トランジスタを表示装置のスイッチング素子として用いた場合、表示装置のコントラストを向上させることができる。
In addition, since the
なお、LP処理済微結晶半導体膜53bを形成した後、プラズマCVD法によりバッファ層54を300℃〜400℃の温度にて成膜することが好ましい。この成膜処理により水素がLP処理済微結晶半導体膜53bに供給され、LP処理済微結晶半導体膜53bを水素化したのと同等の効果が得られる。すなわち、LP処理済微結晶半導体膜53b上にバッファ層54を堆積することにより、LP処理済微結晶半導体膜53bに水素を拡散させて、ダングリングボンドの終端をすることができる。
Note that after the LP-processed
一導電型を付与する不純物が添加された半導体膜55は、nチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてリンを添加すれば良く、水素化珪素にPH3などの不純物気体を加えれば良い。また、pチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてボロンを添加すれば良く、水素化珪素にB2H6などの不純物気体を加えれば良い。一導電型を付与する不純物が添加された半導体膜55は、微結晶半導体膜体、または非晶質半導体で形成することができる。一導電型を付与する不純物が添加された半導体膜55は2nm以上50nm以下の厚さで形成する。一導電型を付与する不純物が添加された半導体膜の膜厚を、薄くすることでスループットを向上させることができる。
The
次に、上記反応室が適用されるプラズマCVD装置の一例として、ゲート絶縁膜及び微結晶半導体膜の成膜に適した構成の一例を示す。 Next, an example of a structure suitable for forming a gate insulating film and a microcrystalline semiconductor film is described as an example of a plasma CVD apparatus to which the reaction chamber is applied.
図7は複数の反応室を備えたマルチ・チャンバ・プラズマCVD装置の一例を示す。この装置は共通室423と、ロード/アンロード室422、第1反応室400a、第2反応室400b、第3反応室400cを備えた構成となっている。ロード/アンロード室422のカセットに装填される基板は、共通室423の搬送機構426によって各反応室に搬出入される枚葉式の構成である。共通室423と各室の間にはゲートバルブ425が備えられ、各反応室で行われる処理が、相互に干渉しないように構成されている。
FIG. 7 shows an example of a multi-chamber plasma CVD apparatus having a plurality of reaction chambers. This apparatus includes a
各反応室は形成する薄膜の種類によって区分されている。例えば、第1反応室400aはゲート絶縁膜などの絶縁膜を成膜し、第2反応室400bはチャネルを形成する微結晶半導体膜及びバッファ層を成膜し、第3反応室400cはソース及びドレインを形成する一導電型を付与する不純物が添加された半導体膜を成膜する反応室として充当される。勿論、反応室の数はこれに限定されるわけではなく、必要に応じて任意に増減することができる。また、一の反応室で一の膜を成膜するようにしても良いし、一の反応室で複数の膜を成膜するように構成しても良い。
Each reaction chamber is divided according to the type of thin film to be formed. For example, the
各反応室には排気手段としてターボ分子ポンプ419とドライポンプ420が接続されている。排気手段はこれらの真空ポンプの組み合わせに限定されるものではなく、概略10−1Paから10−5Paの真空度にまで排気できるものであれば他の真空ポンプを適用することができる。排気手段430と各反応室との間にはバタフライバルブ417が設けられており、これによって真空排気を遮断させることができ、コンダクタンスバルブ418によって排気速度を制御して、それぞれの反応室の圧力を調節することができる。
A turbo
ガス供給手段408はシランに代表される半導体材料ガス若しくは希ガスなどプロセスに用いるガスが充填されるシリンダ410、ストップバルブ412、マスフローコントローラ413などで構成されている。ガス供給手段408gは第1反応室400aに接続され、ゲート絶縁膜を成膜するためのガスを供給する。ガス供給手段408iは第2反応室100bに接続され、結晶核、微結晶半導体膜、及びバッファ層用のガスを供給する。ガス供給手段408nは第3反応室400cに接続され、例えはn型半導体膜用のガスを供給する。ガス供給手段408aは水素を供給し、ガス供給手段408fは反応室内のクリーニングに用いるエッチングガスを供給する系統であり、これらは各反応室共通のラインとして構成されている。
The gas supply means 408 includes a
各反応室にはプラズマを形成するための高周波電力供給手段403が連結されている。高周波電力供給手段403は高周波電源404と整合器406が含まれる。
Each reaction chamber is connected with high-frequency power supply means 403 for forming plasma. The high frequency power supply means 403 includes a high
図8は、図7のマルチ・チャンバ・プラズマCVD装置の構成に、第4反応室400dを追加した構成を示す。第4反応室400dには、ガス供給手段408bが連結されている。その他、高周波電力供給手段、排気手段の構成は同様である。各反応室は形成する薄膜の種類によって使い分けることが可能である。例えば、第1反応室400aはゲート絶縁膜などの絶縁膜を成膜し、第2反応室400bは結晶核及びチャネルを形成する微結晶半導体膜を成膜し、第4反応室400dではチャネル形成用の半導体膜を保護するバッファ層を形成し、第3反応室400cはソース及びドレインを形成する一導電型を付与する不純物が添加された半導体膜を成膜する反応室として用いることができる。それぞれの薄膜は最適な成膜温度があるので、反応室を個別に分けておくことで成膜温度を管理することが容易となる。さらに、同じ膜種を繰り返し成膜することができるので、成膜履歴に係る残留不純物の影響を排除することができる。
FIG. 8 shows a configuration in which a
次に、図1(C)に示すように、一導電型を付与する不純物が添加された半導体膜55上にマスクパターン56を形成する。
Next, as shown in FIG. 1C, a
マスクパターン56は、フォトリソグラフィ技術により形成する。ここでは、第2のフォトマスクを用いて、一導電型を付与する不純物が添加された半導体膜55上に塗布されたレジストを露光現像して、マスクパターン56を形成する。
The
次に、マスクパターン56を用いてLP処理済微結晶半導体膜53b、バッファ層54、及び導電型を付与する不純物が添加された半導体膜55をエッチングし分離して、図1(C)に示すように、微結晶半導体膜61、バッファ層62、及び導電型を付与する不純物が添加された半導体膜63を形成する。この後、マスクパターン56を除去する。なお、図1(C)(マスクパターン56は除く。)は、図11(A)のA−Bの断面図に相当する。
Next, the LP-processed
微結晶半導体膜61、バッファ層62の端部側面が傾斜していることにより、バッファ層62上に形成されるソース領域及びドレイン領域と微結晶半導体膜61との間にリーク電流が生じること防止することが可能である。また、配線層と、微結晶半導体膜61との間にリーク電流が生じるのを防止することが可能である。微結晶半導体膜61及びバッファ層62の端部側面の傾斜角度は、90°〜30°、好ましくは80°〜45°である。このような角度とすることで、段差形状による配線層の段切れを防ぐことができる。
Since the side surfaces of the end portions of the
次に、図9(A)に示すように、導電型を付与する不純物が添加された半導体膜63及びゲート絶縁膜52b上に導電膜65a〜65cを形成し、導電膜65a〜65c上にマスクパターン66を形成する。導電膜65a〜65cは、アルミニウム、若しくは銅、シリコン、チタン、ネオジム、スカンジウム、モリブデンなどの耐熱性向上元素若しくはヒロック防止元素が添加されたアルミニウム合金の単層または積層で形成することが好ましい。また、一導電型を付与する不純物が添加された半導体膜と接する側の膜を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としても良い。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で挟んだ積層構造としてもよい。ここでは、導電膜としては、導電膜65a〜65cの3層が積層した構造の導電膜を示し、導電膜65a、65cにモリブデン膜、導電膜65bにアルミニウム膜を用いた積層導電膜や、導電膜65a、65cにチタン膜、導電膜65bにアルミニウム膜を用いた積層導電膜を示す。導電膜65a〜65cは、スパッタリング法や真空蒸着法で形成する。
Next, as illustrated in FIG. 9A,
マスクパターン66は、マスクパターン56と同様に形成することができる。
The
次に、図9(B)に示すように、導電膜65a〜65cの一部をエッチングし、一対の配線層71a〜71c(ソース電極及びドレイン電極として機能する。)を形成する。ここでは、第3のフォトマスクを用いたフォトリソグラフィ工程により形成したマスクパターン66を用いて、導電膜65a〜65cをウエットエッチングすると、導電膜65a〜65cの端部が選択的にエッチングされる。この結果、マスクパターン66より面積の小さい配線層71a〜71cを形成することができる。
Next, as illustrated in FIG. 9B, part of the
次に、マスクパターン66を用いて一導電型を付与する不純物が添加された半導体膜63をエッチングし分離する。この結果、図9(C)に示すような、一対のソース領域及びドレイン領域72を形成することができる。なお、当該エッチング工程において、バッファ層62の一部もエッチングする。一部エッチングされた、凹部が形成されたバッファ層をバッファ層73と示す。ソース領域及びドレイン領域の形成工程と、バッファ層の凹部とを同一工程で形成することができる。バッファ層の凹部の深さをバッファ層の一番膜厚の厚い領域の1/2〜1/3とすることで、ソース領域及びドレイン領域の距離を離すことが可能であるため、ソース領域及びドレイン領域の間でのリーク電流を低減することができる。この後、マスクパターン66を除去する。
Next, using the
なお、図9(C)(マスクパターン66は除く。)は、図11(B)のA−Bの断面図に相当する。図11(B)に示すように、ソース領域及びドレイン領域72の端部は、配線層71cの端部の外側に位置することが分かる。また、バッファ層73の端部は配線層71c及びソース領域及びドレイン領域72の端部の外側に位置する。また、配線層の一方はソース領域及びドレイン領域の他方を囲む形状(具体的には、U字型、C字型)である。このため、キャリアが移動する領域の面積を増加させることが可能であるため、電流量を増やすことが可能であり、薄膜トランジスタの面積を縮小することができる。また、ゲート電極上において、微結晶半導体膜、配線層が重畳されているため、ゲート電極の凹凸の影響が少なく、被覆率の低減及びリーク電流の発生を抑制することができる。
Note that FIG. 9C (excluding the mask pattern 66) corresponds to a cross-sectional view taken along a line AB in FIG. As shown in FIG. 11B, it can be seen that the end portions of the source region and the
以上の工程により、チャネルエッチ型の薄膜トランジスタ74を形成することができる。
Through the above process, a channel-etched
次に、図10(A)に示すように、配線層71a〜71c、ソース領域及びドレイン領域72、バッファ層73、微結晶半導体膜61、及びゲート絶縁膜52b上に保護絶縁膜76を形成する。保護絶縁膜76は、ゲート絶縁膜52a、52bと同様に形成することができる。なお、保護絶縁膜76は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。また、保護絶縁膜76に窒化珪素膜を用いることで、バッファ層87中の酸素濃度を5×1019atoms/cm3以下、好ましくは1×1019atoms/cm3以下とすることができ、バッファ層87の酸化を防止することができる。
Next, as illustrated in FIG. 10A, a protective insulating
次に、保護絶縁膜76に第4のフォトマスクを用いて形成したマスクパターンを用いて保護絶縁膜76の一部をエッチングしてコンタクトホールを形成し、当該コンタクトホールにおいて配線層71cに接する画素電極77を形成する。なお、図10(B)は、図11(C)のA−Bの断面図に相当する。
Next, a contact hole is formed by etching a part of the protective insulating
画素電極77は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、ITO、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
The
また、画素電極77として、導電性高分子(導電性ポリマーともいう)を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が10000Ω/□以下、波長550nmにおける透光率が70%以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が0.1Ω・cm以下であることが好ましい。
The
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの2種以上の共重合体などがあげられる。 As the conductive polymer, a so-called π-electron conjugated conductive polymer can be used. For example, polyaniline or a derivative thereof, polypyrrole or a derivative thereof, polythiophene or a derivative thereof, or a copolymer of two or more kinds thereof can be given.
ここでは、画素電極77としては、スパッタリング法によりITOを成膜した後、ITO上にレジストを塗布する。次に、第5のフォトマスクを用いてレジストを露光及び現像し、マスクパターンを形成する。次に、マスクパターンを用いてITOをエッチングして画素電極77を形成する。
Here, as the
以上により、薄膜トランジスタ、及び表示装置に用いることが可能な素子基板を形成することができる。 Through the above steps, a thin film transistor and an element substrate that can be used for a display device can be formed.
次に、上記形態とは異なる薄膜トランジスタの作製方法について、図12乃至図16を用いて説明する。ここでは、上記形態よりフォトマスク数を削減することが可能なプロセスを用いて薄膜トランジスタを作製する工程について示す。 Next, a method for manufacturing a thin film transistor, which is different from the above mode, is described with reference to FIGS. Here, a process for manufacturing a thin film transistor using a process capable of reducing the number of photomasks from the above mode is described.
図1(A)及び図1(B)と同様に、基板50上に導電膜を形成し、導電膜上にレジストを塗布し、第1のフォトマスクを用いたフォトリソグラフィ工程により形成したマスクパターンを用いて導電膜の一部をエッチングして、ゲート電極51を形成する。次に、図12(A)に示すように、ゲート電極51上に、ゲート絶縁膜52a、52bを形成する。そして第一の微結晶半導体膜形成方法もしくは第二の微結晶半導体膜形成方法と同様の工程により、核形成及び結晶成長を行ってLP処理済微結晶半導体膜53bを形成する。次に、LP処理済微結晶半導体膜53b上に、バッファ層54、一導電型を付与する不純物が添加された半導体膜55、及び導電膜65a〜65cを順に形成する。次に、導電膜65a上にレジスト80を塗布する。
As in FIGS. 1A and 1B, a conductive film is formed over the
レジスト80は、ポジ型レジストまたはネガ型レジストを用いることができる。ここでは、ポジ型レジストを用いて示す。 As the resist 80, a positive resist or a negative resist can be used. Here, a positive resist is used.
次に、第2のフォトマスクとして多階調マスク59を用いて、レジスト80に光を照射して、レジスト80を露光する。
Next, the resist 80 is exposed to light by irradiating the resist 80 with light using the
ここで、多階調マスク59を用いた露光について、図13を用いて説明する。
Here, exposure using the
多階調マスクとは、露光部分、中間露光部分、及び未露光部分に3つの露光レベルを行うことが可能なマスクであり、一度の露光及び現像工程により、複数(代表的には二種類)の厚さの領域を有するマスクパターンを形成することが可能である。このため、多階調マスクを用いることで、フォトマスクの枚数を削減することが可能である。 A multi-tone mask is a mask capable of performing three exposure levels on an exposed portion, an intermediate exposed portion, and an unexposed portion, and a plurality of (typically two types) can be obtained by one exposure and development process. It is possible to form a mask pattern having a region with a thickness of. Therefore, the number of photomasks can be reduced by using a multi-tone mask.
多階調マスクの代表例としては、図13(A)に示すようなグレートーンマスク59a、図13(C)に示すようなハーフトーンマスク59bがある。
Typical examples of the multi-tone mask include a gray-
図13(A)に示すように、グレートーンマスク59aは、透光性を有する基板163及びその上に形成される遮光部164並びに回折格子165で構成される。遮光部164においては、光の透過量が0%である。一方、回折格子165はスリット、ドット、メッシュ等の光透過部の間隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光の透過量を制御することができる。なお、回折格子165は、周期的なスリット、ドット、メッシュ、または非周期的なスリット、ドット、メッシュどちらも用いることができる。
As shown in FIG. 13A, the
透光性を有する基板163は、石英等の透光性を有する基板を用いることができる。遮光部164及び回折格子165は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
As the
グレートーンマスク59aに露光光を照射した場合、図13(B)に示すように、遮光部164においては、光透過量166は0%であり、遮光部164及び回折格子165が設けられていない領域では光透過量166は100%である。また、回折格子165においては、10〜70%の範囲で調整可能である。回折格子165における光の透過量の調整は、回折格子のスリット、ドット、またはメッシュの間隔及びピッチの調整により可能である。
When the gray-
図13(C)に示すように、ハーフトーンマスク59bは、透光性を有する基板163及びその上に形成される半透過部167並びに遮光部168で構成される。半透過部167は、MoSiN、MoSi、MoSiO、MoSiON、CrSiなどを用いることができる。遮光部168は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
As shown in FIG. 13C, the
ハーフトーンマスク59bに露光光を照射した場合、図13(D)に示すように、遮光部168においては、光透過量169は0%であり、遮光部168及び半透過部167が設けられていない領域では光透過量169は100%である。また、半透過部167においては、10〜70%の範囲で調整可能である。半透過部167に於ける光の透過量の調整は、半透過部167の材料により調整により可能である。
When the
多階調マスクを用いて露光した後、現像することで、図12(B)に示すように、膜厚の異なる領域を有するマスクパターン81を形成することができる。
By developing after exposure using a multi-tone mask, a
次に、マスクパターン81により、LP処理済微結晶半導体膜53b、バッファ層54、一導電型を付与する不純物が添加された半導体膜55、及び導電膜65a〜65cをエッチングし分離する。この結果、図14(A)に示すような、微結晶半導体膜61、バッファ層62、一導電型を付与する不純物が添加された半導体膜63、及び導電膜85a〜85cを形成することができる。なお、図14(A)(マスクパターン81を除く。)は図16(A)のA−Bにおける断面図に相当する。
Next, the LP-processed
次に、マスクパターン81をアッシングする。この結果、レジストの面積が縮小し、厚さが薄くなる。このとき、膜厚の薄い領域のレジスト(ゲート電極51の一部と重畳する領域)は除去され、図14(A)に示すように、分離されたマスクパターン86を形成することができる。
Next, the
次に、マスクパターン86を用いて、導電膜85a〜85cをエッチングし分離する。この結果、図14(B)に示すような、一対の配線層92a〜92cを形成することができる。マスクパターン86を用いて導電膜89a〜89cをウエットエッチングすると、導電膜89a〜89cの端部が選択的にエッチングされる。この結果、マスクパターン86より面積の小さい配線層92a〜92cを形成することができる。
Next, using the
次に、マスクパターン86を用いて、一導電型を付与する不純物が添加された半導体膜63をエッチングして、一対のソース領域及びドレイン領域88を形成する。なお、当該エッチング工程において、バッファ層62の一部もエッチングされる。一部エッチングされたバッファ層をバッファ層87と示す。なお、バッファ層87には凹部が形成される。ソース領域及びドレイン領域の形成工程と、バッファ層の凹部とを同一工程で形成することができる。ここでは、バッファ層87の一部が、マスクパターン81と比較して面積が縮小したマスクパターン86で一部エッチングされたため、ソース領域及びドレイン領域88の外側にバッファ層87が突出した形状となる。この後、マスクパターン86を除去する。また、配線層92a〜92cの端部と、ソース領域及びドレイン領域88の端部は一致せずずれており、配線層92a〜92cの端部の外側に、ソース領域及びドレイン領域88の端部が形成される。
Next, using the
図14(C)に示すように、配線層92a〜92cの端部と、ソース領域及びドレイン領域88の端部は一致せずずれた形状となることで、配線層92a〜92cの端部の距離が離れるため、配線層間のリーク電流やショートを防止することができる。このため、信頼性の高い薄膜トランジスタを作製することができる。
As shown in FIG. 14C, the ends of the wiring layers 92a to 92c and the ends of the source region and the
以上の工程により、チャネルエッチ型の薄膜トランジスタ83を形成することができる。また、2枚のフォトマスクを用いて薄膜トランジスタを形成することができる。
Through the above process, a channel-etched
次に、図15(A)に示すように、配線層92a〜92c、ソース領域及びドレイン領域88、バッファ層87、微結晶半導体膜90、及びゲート絶縁膜52b上に保護絶縁膜76を形成する。保護絶縁膜76は、ゲート絶縁膜52a、52bと同様に形成することができる。
Next, as illustrated in FIG. 15A, a protective insulating
次に、第3のフォトマスクを用いて形成したマスクパターンを用いて保護絶縁膜76の一部をエッチングしてコンタクトホールを形成する。次に、当該コンタクトホールにおいて配線層92cに接する画素電極77を形成する。ここでは、画素電極77としては、スパッタリング法によりITOを成膜した後、ITO上にレジストを塗布する。次に、第4のフォトマスクを用いてレジストを露光及び現像し、マスクパターンを形成する。次に、マスクパターンを用いてITOをエッチングして画素電極77を形成する。なお、図15(B)は、図16(C)のA−Bの断面図に相当する。
Next, a part of the protective insulating
以上により、薄膜トランジスタ、及び当該薄膜トランジスタを有し、表示装置に用いることが可能な素子基板を形成することができる。 Through the above, a thin film transistor and an element substrate that includes the thin film transistor and can be used for a display device can be formed.
また、図9(B)または図14(B)において、配線層92a〜92cを形成した後、マスクパターン86を除去し、配線層92a〜92cをマスクとして一導電型を付与する不純物が添加された半導体膜63をエッチングしてもよい。この結果、配線層71a〜71cと、ソース領域及びドレイン領域88の端部が一致した薄膜トランジスタを形成することができる。ここでは、図9(B)のマスクパターン86を除去した後、配線層92a〜92cをマスクとして、一導電型を付与する不純物が添加された半導体膜63をエッチングして、ソース領域及びドレイン領域89の端部と配線層92a〜92cの端部が揃っている薄膜トランジスタを図17(B)に示す。
9B or 14B, after the wiring layers 92a to 92c are formed, the
以上の工程により、チャネルエッチ型の薄膜トランジスタを形成することができる。チャネルエッチ型の薄膜トランジスタは、作製工程数が少なく、コスト削減が可能である。また、微結晶半導体膜でチャネル形成領域を構成することにより1〜20cm2/V・secの電界効果移動度を得ることができる。従って、この薄膜トランジスタを画素部の画素のスイッチング用素子として、さらに走査線(ゲート線)側の駆動回路を形成する素子として利用することができる。 Through the above process, a channel-etched thin film transistor can be formed. A channel-etched thin film transistor has a small number of manufacturing steps and can reduce costs. Further, field effect mobility of 1 to 20 cm 2 / V · sec can be obtained by forming a channel formation region using a microcrystalline semiconductor film. Therefore, this thin film transistor can be used as an element for switching a pixel in the pixel portion and an element for forming a driving circuit on the scanning line (gate line) side.
なお、本実施の形態では、チャネルエッチ型の薄膜トランジスタを用いて示したが、チャネル保護型薄膜トランジスタのチャネル形成領域に、微結晶半導体膜を用いることができる。 Note that although a channel-etched thin film transistor is described in this embodiment mode, a microcrystalline semiconductor film can be used for a channel formation region of the channel protective thin film transistor.
本実施の形態により、電気特性が優れ、信頼性の高い薄膜トランジスタ、及びそれを有する表示基板を作製することができる。 According to this embodiment mode, a highly reliable thin film transistor with excellent electrical characteristics and a display substrate including the thin film transistor can be manufactured.
(実施の形態2)
実施の形態1では、微結晶半導体膜でボトムゲート型のトランジスタを形成する例を示したが、本発明の微結晶半導体膜を別の用途として用いる際にも、当然形成可能である。すなわち微結晶半導体膜を絶縁膜上に、第一の微結晶半導体膜形成方法にて図2(A)〜図2(C)で示されるように形成するか、もしくは第二の微結晶半導体膜形成方法にて図5(A)〜図2(B)で示されるような形成をすればよい。
(Embodiment 2)
Although an example in which a bottom-gate transistor is formed using a microcrystalline semiconductor film is described in
但し、いずれの形成方法でも堆積性ガスを用いてグロー放電で形成するため、このような成膜方法でピーリングが発生しない絶縁膜上に形成することが望ましい。また、支持基板としてガラス基板、金属基板、セラミック基板等を適宜用いることができるが、LP処理を行うため、前記処理に十分な耐熱性のある材料を用いる。 However, since any of the formation methods is formed by glow discharge using a deposition gas, it is desirable to form on an insulating film in which no peeling occurs by such a film formation method. In addition, a glass substrate, a metal substrate, a ceramic substrate, or the like can be used as appropriate as a supporting substrate. However, in order to perform LP processing, a material having sufficient heat resistance for the processing is used.
また実施の形態1では微結晶半導体膜表面からレーザービームを照射した。ボトムゲート構造の様に、微結晶半導体膜と基板との間に、ゲート電極を例とするようなレーザービームが遮蔽される構造がなく、かつ基板がレーザエネルギーを反射もしくは吸収しないものを用いれば、基板側からレーザービームを照射しLP処理することも可能である。
In
以上のように、結晶性が改善された微結晶半導体膜を形成することができる。 As described above, a microcrystalline semiconductor film with improved crystallinity can be formed.
(実施の形態3)
本実施の形態では、表示装置の一形態として、実施の形態1で示す薄膜トランジスタを有する液晶表示装置について、以下に示す。ここでは、VA(Vertical Alignment)型の液晶表示装置について、図18乃至図20を用いて説明する。VA型の液晶表示装置とは、液晶パネルの液晶分子の配列を制御する方式の一種である。VA型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。本実施の形態では、特に画素(ピクセル)をいくつかの領域(サブピクセル)に分け、それぞれ別の方向に分子を倒すよう工夫されている。これをマルチドメイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイン設計が考慮された液晶表示装置について説明する。
(Embodiment 3)
In this embodiment, a liquid crystal display device including the thin film transistor described in
図18と図19は、VA型液晶パネルの画素構造を示している。図19は基板600の平面図であり、図中に示す切断線Y−Zに対応する断面構造を図18に表している。以下の説明ではこの両図を参照して説明する。
18 and 19 show a pixel structure of a VA liquid crystal panel. FIG. 19 is a plan view of the
この画素構造は、一つの画素に複数の画素電極が有り、それぞれの画素電極に平坦化膜622を介して薄膜トランジスタが接続されている。各薄膜トランジスタは、異なるゲート信号で駆動されるように構成されている。すなわち、マルチドメイン設計された画素において、個々の画素電極に印加する信号を、独立して制御する構成を有している。
In this pixel structure, one pixel has a plurality of pixel electrodes, and a thin film transistor is connected to each pixel electrode through a
画素電極624はコンタクトホール623において、配線618で薄膜トランジスタ628と接続している。また、画素電極626はコンタクトホール627において、配線619で薄膜トランジスタ629と接続している。薄膜トランジスタ628のゲート配線602と、薄膜トランジスタ629のゲート配線603には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能する配線616は、薄膜トランジスタ628と薄膜トランジスタ629で共通に用いられている。薄膜トランジスタ628及び薄膜トランジスタ629は実施の形態1で示す方法を用いて作製することができる。
The
画素電極624と画素電極626の形状は異なっており、スリット625によって分離されている。V字型に広がる画素電極624の外側を囲むように画素電極626が形成されている。画素電極624と画素電極626に印加する電圧のタイミングを、薄膜トランジスタ628及び薄膜トランジスタ629により異ならせることで、液晶の配向を制御している。ゲート配線602とゲート配線603は異なるゲート信号を与えることで、薄膜トランジスタ628と薄膜トランジスタ629の動作タイミングを異ならせることができる。また、画素電極624、626上に配向膜646が形成されている。
The
対向基板601には、遮光膜632、第2の着色膜636、対向電極640が形成されている。また、第2の着色膜636と対向電極640の間には平坦化膜637が形成され、液晶の配向乱れを防いでいる。また、対向電極640上に配向膜646が形成される。図20に対向基板側の構造を示す。対向電極640は異なる画素間で共通化されている電極であるが、スリット641が形成されている。このスリット641と、画素電極624及び画素電極626側のスリット625とを交互に咬み合うように配置することで、斜め電界が効果的に発生させて液晶の配向を制御することができる。これにより、液晶が配向する方向を場所によって異ならせることができ、視野角を広げている。
A
画素電極624と液晶層650と対向電極640が重なり合うことで、第1の液晶素子が形成されている。また、画素電極626と液晶層650と対向電極640が重なり合うことで、第2の液晶素子が形成されている。また、一画素に第1の液晶素子と第2の液晶素子が設けられたマルチドメイン構造である。
The
なお、ここでは、液晶表示装置として、VA(Vertical Alignment)型の液晶表示装置を示したが、実施の形態1を用いて形成した素子基板を、FFS型の液晶表示装置、IPS型の液晶表示装置、TN型の液晶表示装置、その他の液晶表示装置に用いることができる。
Note that although a VA (Vertical Alignment) liquid crystal display device is shown here as the liquid crystal display device, an element substrate formed using
以上の工程により、液晶表示装置を作製することができる。本実施の形態の液晶表示装置は、オフ電流が少なく、電気特性が優れ、信頼性の高い薄膜トランジスタを用いているため、コントラストが高く、視認性の高い液晶表示装置を作製することができる。 Through the above process, a liquid crystal display device can be manufactured. Since the liquid crystal display device in this embodiment uses a thin film transistor with low off-state current, excellent electrical characteristics, and high reliability, a liquid crystal display device with high contrast and high visibility can be manufactured.
(実施の形態4)
本実施の形態では、表示装置の一形態として、実施の形態1で示す薄膜トランジスタを有する発光表示装置について、以下に示す。ここでは、発光表示装置が有する画素の構成について説明する。図21(A)に、画素の上面図の一形態を示し、図21(C)に図21(A)のA−Bに対応する画素の断面構造の一形態を示す。
(Embodiment 4)
In this embodiment, as one embodiment of the display device, a light-emitting display device including the thin film transistor described in
発光装置としては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機EL素子、後者は無機EL素子と呼ばれている。また、ここでは、薄膜トランジスタの作製工程として実施の形態1を用いることができる。
Here, the light-emitting device is described using a light-emitting element utilizing electroluminescence. A light-emitting element using electroluminescence is distinguished depending on whether the light-emitting material is an organic compound or an inorganic compound. Generally, the former is called an organic EL element and the latter is called an inorganic EL element. Here,
有機EL素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア(電子および正孔)が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。 In the organic EL element, by applying a voltage to the light emitting element, electrons and holes are respectively injected from the pair of electrodes into the layer containing the light emitting organic compound, and a current flows. Then, these carriers (electrons and holes) recombine, whereby the light-emitting organic compound forms an excited state, and emits light when the excited state returns to the ground state. Due to such a mechanism, such a light-emitting element is referred to as a current-excitation light-emitting element.
無機EL素子は、その素子構成により、分散型無機EL素子と薄膜型無機EL素子とに分類される。分散型無機EL素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機EL素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機EL素子を用いて説明する。また、画素電極への信号の入力を制御するためのスイッチング用の薄膜トランジス、及び発光素子の駆動を制御する薄膜トランジスタとして、チャネルエッチ型の薄膜トランジスタを用いて示すが、チャネル保護型の薄膜トランジスタを適宜用いることができる。 Inorganic EL elements are classified into a dispersion-type inorganic EL element and a thin-film inorganic EL element depending on the element structure. The dispersion-type inorganic EL element has a light-emitting layer in which particles of a light-emitting material are dispersed in a binder, and the light emission mechanism is donor-acceptor recombination light emission using a donor level and an acceptor level. The thin-film inorganic EL element has a structure in which a light emitting layer is sandwiched between dielectric layers and further sandwiched between electrodes, and the light emission mechanism is localized light emission utilizing inner-shell electron transition of metal ions. Note that description is made here using an organic EL element as a light-emitting element. In addition, although a thin film transistor for switching for controlling input of a signal to the pixel electrode and a thin film transistor for controlling driving of the light emitting element are illustrated using a channel etch type thin film transistor, a channel protection type thin film transistor is appropriately used. be able to.
図21(A)〜図21(C)において、第1の薄膜トランジスタ74aは画素電極への信号の入力を制御するためのスイッチング用の薄膜トランジスタであり、第2の薄膜トランジスタ74bは発光素子94への電流または電圧の供給を制御するための駆動用の薄膜トランジスタに相当する。
21A to 21C, a first
第1の薄膜トランジスタ74aのゲート電極は走査線51aに、ソースまたはドレインの一方は信号線71a〜71cに接続され、ソースまたはドレインの他方は第2の薄膜トランジスタ74bのゲート電極51bに接続する。第2の薄膜トランジスタ74bのソースまたはドレインの一方は電源線93a〜93cに接続され、ソースまたはドレインの他方は表示装置の画素電極79に接続される。第2の薄膜トランジスタ74bのゲート電極、ゲート絶縁膜、及び電源線93aで容量素子96を構成し、第1の薄膜トランジスタ74aのソースまたはドレインの他方は容量素子96に接続される。
The gate electrode of the first
なお、容量素子96は、第1の薄膜トランジスタ74aがオフのときに第2の薄膜トランジスタ74bのゲート/ソース間電圧またはゲート/ドレイン間電圧(以下、ゲート電圧とする)を保持するための容量素子に相当し、必ずしも設ける必要はない。
Note that the
本実施の形態では、第1の薄膜トランジスタ74a及び第2の薄膜トランジスタ74bを実施の形態1を用いて形成することができる。また、第1の薄膜トランジスタ74a及び第2の薄膜トランジスタ74bはここではnチャネル型薄膜トランジスタで形成するが、第1の薄膜トランジスタ74aをnチャネル型薄膜トランジスタで形成し、第2の薄膜トランジスタ74bをpチャネル型薄膜トランジスタで形成してもよい。さらには、第1の薄膜トランジスタ74a及び第2の薄膜トランジスタ74bをpチャネル型の薄膜トランジスタで形成してもよい。
In this embodiment, the first
第1の薄膜トランジスタ74a及び第2の薄膜トランジスタ74b上に保護絶縁膜76を形成し、保護絶縁膜76上に平坦化膜78を形成し、平坦化膜78及び保護絶縁膜65に形成されるコンタクトホールにおいて、配線64cに接続する陰極79が形成される。平坦化膜78は、アクリル、ポリイミド、ポリアミドなどの有機樹脂、またはシロキサンポリマーを用いて形成することが好ましい。コンタクトホールにおいては、陰極79が凹凸を有するため、当該領域を覆い、且つ開口部を有する隔壁91を設ける。隔壁91の開口部において陰極79と接するように、発光層92が形成され、発光層92を覆うように陽極93が形成され、陽極93及び隔壁91を覆うように保護絶縁膜95が形成される。
A protective insulating
ここでは、発光素子として上面射出構造の発光素子94を示す。上面射出構造の発光素子94は、第1の薄膜トランジスタ74a、第2の薄膜トランジスタ74b上でも発光することが可能であるため、発光面積を増大することが可能である。しかしながら、発光層92の下地膜が凹凸を有すると、当該凹凸において膜厚分布が不均一となり陽極93及び陰極79がショートし、表示欠陥となってしまう。このため、平坦化膜78を設けることが好ましい。
Here, a
陰極79及び陽極93で発光層92を挟んでいる領域が発光素子94に相当する。図21(A)に示した画素の場合、発光素子94から発せられる光は、白抜きの矢印で示すように陽極93側に射出する。
A region where the
陰極79は仕事関数が小さく、なおかつ光を反射する導電膜であれば公知の材料を用いることができる。例えば、Ca、Al、CaF、MgAg、AlLi等が望ましい。発光層92は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極79に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なお、これらの層を全て設ける必要はない。陽極93は、光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、ITO、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性導電膜を用いても良い。
A known material can be used for the
ここでは、基板とは逆側の面から発光を取り出す上面射出構造の発光素子について示したが、基板側の面から発光を取り出す下面射出構造の発光素子や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子を適宜適用することができる。 Here, a light emitting element having a top emission structure in which light emission is extracted from a surface opposite to the substrate is shown; however, a light emitting element having a bottom emission structure in which light emission is extracted from a surface on the substrate side, or a substrate side and a side opposite to the substrate. A light-emitting element having a dual emission structure in which light is extracted from a surface can be used as appropriate.
また、ここでは、発光素子として有機EL素子について述べたが、発光素子として無機EL素子を設けることも可能である。 Although an organic EL element is described here as a light-emitting element, an inorganic EL element can also be provided as a light-emitting element.
なお、本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ(駆動用薄膜トランジスタ)と発光素子が電気的に接続されている例を示したが、駆動用薄膜トランジスタと発光素子との間に電流制御用薄膜トランジスタが接続されている構成であってもよい。 Note that in this embodiment mode, an example in which a thin film transistor (driving thin film transistor) that controls driving of a light emitting element and the light emitting element are electrically connected is shown; however, current control is performed between the driving thin film transistor and the light emitting element. The thin film transistor may be connected.
以上の工程により、発光表示装置を作製することができる。本実施の形態の発光装置は、オフ電流が少なく、電気特性が優れ、信頼性の高い薄膜トランジスタを用いているため、コントラストが高く、視認性の高い発光表示装置を作製することができる。 Through the above process, a light-emitting display device can be manufactured. Since the light-emitting device of this embodiment uses a thin film transistor with low off-state current, excellent electrical characteristics, and high reliability, a light-emitting display device with high contrast and high visibility can be manufactured.
(実施の形態5)
次に、本発明の表示装置の一形態である表示パネルの構成について、以下に示す。
(Embodiment 5)
Next, a structure of a display panel which is one embodiment of the display device of the present invention is described below.
図22に、信号線駆動回路6013のみを別途形成し、基板6011上に形成された画素部6012と接続している表示パネルの形態を示す。画素部6012及び走査線駆動回路6014は、微結晶半導体膜を用いた薄膜トランジスタを用いて形成する。微結晶半導体膜を用いた薄膜トランジスタよりも高い移動度が得られるトランジスタで信号線駆動回路を形成することで、走査線駆動回路よりも高い駆動周波数が要求される信号線駆動回路の動作を安定させることができる。なお、信号線駆動回路6013は、単結晶の半導体を用いたトランジスタ、多結晶の半導体を用いた薄膜トランジスタ、またはSOIを用いたトランジスタであっても良い。画素部6012と、信号線駆動回路6013と、走査線駆動回路6014とに、それぞれ電源の電位、各種信号等が、FPC6015を介して供給される。
FIG. 22 illustrates a mode of a display panel in which only the signal
なお、信号線駆動回路及び走査線駆動回路を、共に画素部と同じ基板上に形成しても良い。 Note that both the signal line driver circuit and the scan line driver circuit may be formed over the same substrate as the pixel portion.
また、駆動回路を別途形成する場合、必ずしも駆動回路が形成された基板を、画素部が形成された基板上に貼り合わせる必要はなく、例えばFPC上に貼り合わせるようにしても良い。図22(B)に、信号線駆動回路6023のみを別途形成し、基板6021上に形成された画素部6022及び走査線駆動回路6024と接続している表示装置パネルの形態を示す。画素部6022及び走査線駆動回路6024は、微結晶半導体膜を用いた薄膜トランジスタを用いて形成する。信号線駆動回路6023は、FPC6025を介して画素部6022と接続されている。画素部6022と、信号線駆動回路6023と、走査線駆動回路6024とに、それぞれ電源の電位、各種信号等が、FPC6025を介して供給される。
In the case where a driver circuit is separately formed, the substrate on which the driver circuit is formed is not necessarily bonded to the substrate on which the pixel portion is formed, and may be bonded to, for example, an FPC. FIG. 22B illustrates a mode of a display device panel in which only the signal
また、信号線駆動回路の一部または走査線駆動回路の一部のみを、微結晶半導体膜を用いた薄膜トランジスタを用いて画素部と同じ基板上に形成し、残りを別途形成して画素部と電気的に接続するようにしても良い。図22(C)に、信号線駆動回路が有するアナログスイッチ6033aを、画素部6032、走査線駆動回路6034と同じ基板6031上に形成し、信号線駆動回路が有するシフトレジスタ6033bを別途異なる基板に形成して貼り合わせる表示装置パネルの形態を示す。画素部6032及び走査線駆動回路6034は、微結晶半導体膜を用いた薄膜トランジスタを用いて形成する。信号線駆動回路が有するシフトレジスタ6033bは、FPC6035を介して画素部6032と接続されている。画素部6032と、信号線駆動回路と、走査線駆動回路6034とに、それぞれ電源の電位、各種信号等が、FPC6035を介して供給される。
In addition, only part of the signal line driver circuit or part of the scan line driver circuit is formed over the same substrate as the pixel portion by using a thin film transistor using a microcrystalline semiconductor film, and the rest is formed separately. You may make it connect electrically. In FIG. 22C, an
図22に示すように、本実施の形態の表示装置は、駆動回路の一部または全部を、画素部と同じ基板上に、微結晶半導体膜を用いた薄膜トランジスタを用いて形成することができる。 As shown in FIG. 22, in the display device in this embodiment, part or all of the driver circuit can be formed over the same substrate as the pixel portion using a thin film transistor including a microcrystalline semiconductor film.
なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のCOG方法、ワイヤボンディング方法、或いはTAB方法などを用いることができる。また接続する位置は、電気的な接続が可能であるならば、図22に示した位置に限定されない。また、コントローラ、CPU、メモリ等を別途形成し、接続するようにしても良い。 Note that a method for connecting a separately formed substrate is not particularly limited, and a known COG method, wire bonding method, TAB method, or the like can be used. The connection position is not limited to the position illustrated in FIG. 22 as long as electrical connection is possible. In addition, a controller, a CPU, a memory, and the like may be separately formed and connected.
なお本発明で用いる信号線駆動回路は、シフトレジスタとアナログスイッチ有する。なたは、シフトレジスタとアナログスイッチに加え、バッファ、レベルシフタ、ソースフォロワ等、他の回路を有していても良い。また、シフトレジスタとアナログスイッチは必ずしも設ける必要はなく、例えばシフトレジスタの代わりにデコーダ回路のような信号線の選択ができる別の回路を用いても良いし、アナログスイッチの代わりにラッチ等を用いても良い。 Note that the signal line driver circuit used in the present invention includes a shift register and an analog switch. Alternatively, in addition to the shift register and the analog switch, other circuits such as a buffer, a level shifter, and a source follower may be included. The shift register and the analog switch are not necessarily provided. For example, another circuit that can select a signal line such as a decoder circuit may be used instead of the shift register, or a latch or the like may be used instead of the analog switch. May be.
(実施の形態6)
本発明により得られる表示装置等によって、アクティブマトリクス型表示装置パネルに用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施できる。
(Embodiment 6)
The display device obtained by the present invention can be used for an active matrix display device panel. That is, the present invention can be implemented in all electronic devices in which they are incorporated in the display portion.
その様な電子機器としては、ビデオカメラ及びデジタルカメラ等のカメラ、ヘッドマウントディスプレイ(ゴーグル型ディスプレイ)、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話または電子書籍等)などが挙げられる。それらの一例を図23に示す。 Such electronic devices include cameras such as video cameras and digital cameras, head mounted displays (goggles type displays), car navigation, projectors, car stereos, personal computers, personal digital assistants (mobile computers, mobile phones, electronic books, etc.) ) And the like. An example of them is shown in FIG.
図23(A)はテレビジョン装置である。表示パネルを、図23(A)に示すように、筐体に組みこんで、テレビジョン装置を完成させることができる。表示パネルにより主画面2003が形成され、その他付属設備としてスピーカ部2009、操作スイッチなどが備えられている。このように、テレビジョン装置を完成させることができる。
FIG. 23A illustrates a television device. As shown in FIG. 23A, the display device can be incorporated into a housing to complete the television device. A
図23(A)に示すように、筐体2001に表示素子を利用した表示用パネル2002が組みこまれ、受信機2005により一般のテレビ放送の受信をはじめ、モデム2004を介して有線又は無線による通信ネットワークに接続することにより一方向(送信者から受信者)又は双方向(送信者と受信者間、又は受信者間同士)の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作機2006により行うことが可能であり、このリモコン装置にも出力する情報を表示する表示部2007が設けられていても良い。
As shown in FIG. 23A, a
また、テレビジョン装置にも、主画面2003の他にサブ画面2008を第2の表示パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成において、主画面2003を視野角の優れた液晶表示パネルで形成し、サブ画面を低消費電力で表示可能な発光表示パネルで形成しても良い。また、低消費電力化を優先させるためには、主画面2003を発光表示パネルで形成し、サブ画面を発光表示パネルで形成し、サブ画面は点滅可能とする構成としても良い。
In addition, the television device may have a configuration in which a
図24はテレビ装置の主要な構成を示すブロック図を示している。表示パネル900には、画素部921が形成されている。信号線駆動回路922と走査線駆動回路923は、表示パネル900にCOG方式により実装されていても良い。
FIG. 24 is a block diagram illustrating a main configuration of the television device. In the display panel 900, a
その他の外部回路の構成として、映像信号の入力側では、チューナ924で受信した信号のうち、映像信号を増幅する映像信号増幅回路925と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路926と、その映像信号をドライバICの入力仕様に変換するためのコントロール回路927などを有している。コントロール回路927は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路928を設け、入力デジタル信号をm個に分割して供給する構成としても良い。
As other external circuit configurations, on the input side of the video signal, among the signals received by the
チューナ924で受信した信号のうち、音声信号は、音声信号増幅回路929に送られ、その出力は音声信号処理回路930を経てスピーカ933に供給される。制御回路931は受信局(受信周波数)や音量の制御情報を入力部932から受け、チューナ924や音声信号処理回路930に信号を送出する。
Of the signals received by the
勿論、本発明はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など大面積の表示媒体としても様々な用途に適用することができる。 Of course, the present invention is not limited to a television device, but can be applied to various applications such as personal computer monitors, information display boards at railway stations and airports, and advertisement display boards on streets. can do.
主画面2003、サブ画面2008において、上記実施の形態で説明した表示装置を適用することで、テレビ装置の量産性を高めることができる。
By using the display device described in the above embodiment in the
図23(B)は携帯電話機2301の一例を示している。この携帯電話機2301は、表示部2302、操作部2303などを含んで構成されている。表示部2302においては、上記実施の形態で説明した表示装置を適用することで、携帯電話の量産性を高めることができる。
FIG. 23B illustrates an example of a
また、図23(C)に示す携帯型のコンピュータは、本体2401、表示部2402等を含んでいる。表示部2402に、上記実施の形態に示す表示装置を適用することにより、コンピュータの量産性を高めることができる。
A portable computer shown in FIG. 23C includes a
図23(D)は卓上照明器具であり、照明部2501、傘2502、可変アーム2503、支柱2504、台2505、電源2506を含む。本発明の発光装置を照明部2501に用いることにより作製される。なお、照明器具には天井固定型の照明器具または壁掛け型の照明器具なども含まれる。上記実施の形態に示す表示装置を適用することにより、量産性を高めることができ、安価な卓上照明器具を提供することができる。
FIG. 23D illustrates a table lamp, which includes a
Claims (6)
前記結晶核を種として堆積性ガス雰囲気中でグロー放電プラズマにより結晶成長させて微結晶半導体膜を形成し、
前記微結晶半導体膜にレーザービームを照射
することを特徴とする半導体膜の作製方法。 On the insulating film, fluorinated silane and silane are used to form crystal nuclei by glow discharge plasma,
Crystal growth is performed by glow discharge plasma in a deposition gas atmosphere using the crystal nucleus as a seed to form a microcrystalline semiconductor film,
A method for manufacturing a semiconductor film, wherein the microcrystalline semiconductor film is irradiated with a laser beam.
前記結晶核を種として堆積性ガス雰囲気中でグロー放電プラズマにより結晶成長させて微結晶半導体膜を形成し、
前記微結晶半導体膜にレーザービームを照射し、
前記微結晶半導体膜にフッ素、若しくは、水素、シリコン、ゲルマニウム等のフッ化物を含むガスで微結晶半導体表面の非晶質半導体部分を選択的にエッチング
することを特徴とする半導体膜の作製方法。 On the insulating film, fluorinated silane and silane are used to form crystal nuclei by glow discharge plasma,
Crystal growth is performed by glow discharge plasma in a deposition gas atmosphere using the crystal nucleus as a seed to form a microcrystalline semiconductor film,
Irradiating the microcrystalline semiconductor film with a laser beam,
A method for manufacturing a semiconductor film, wherein an amorphous semiconductor portion on a surface of a microcrystalline semiconductor is selectively etched with a gas containing fluorine or a fluoride such as hydrogen, silicon, or germanium.
前記半導体膜にレーザービームを照射し、
前記微結晶半導体膜にフッ素、若しくは、水素、シリコン、ゲルマニウム等のフッ化物を含むガスで微結晶半導体表面の非晶質半導体部分を選択的にエッチング
することを特徴とする半導体膜の作製方法。 Forming an amorphous semiconductor film on the insulating film;
Irradiating the semiconductor film with a laser beam,
A method for manufacturing a semiconductor film, wherein an amorphous semiconductor portion on a surface of a microcrystalline semiconductor is selectively etched with a gas containing fluorine or a fluoride such as hydrogen, silicon, or germanium.
前記微結晶半導体膜にレーザービームを照射し、
前記微結晶半導体膜にフッ素、若しくは、水素、シリコン、ゲルマニウム等のフッ化物を含むガスで微結晶半導体表面の非晶質半導体部分を選択的にエッチング
することを特徴とする半導体膜の作製方法。 A microcrystalline semiconductor film is formed over the insulating film,
Irradiating the microcrystalline semiconductor film with a laser beam,
A method for manufacturing a semiconductor film, wherein an amorphous semiconductor portion on a surface of a microcrystalline semiconductor is selectively etched with a gas containing fluorine or a fluoride such as hydrogen, silicon, or germanium.
下地絶縁膜上にゲート電極を形成し、
前記下地絶縁膜及び前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に前記半導体膜を形成し、
前記半導体膜上にバッファ層を形成し、
前記バッファ層上に一導電型を付与する不純物が添加された半導体膜で形成されるソース領域及びドレイン領域を形成し、
前記ソース領域及びドレイン領域上にソース電極及びドレイン電極を形成することを特徴とする薄膜トランジスタの作製方法。 In any one of Claims 1 thru | or 4,
A gate electrode is formed on the base insulating film,
Forming a gate insulating film on the base insulating film and the gate electrode;
Forming the semiconductor film on the gate insulating film;
Forming a buffer layer on the semiconductor film;
Forming a source region and a drain region formed of a semiconductor film to which an impurity imparting one conductivity type is added on the buffer layer;
A method for manufacturing a thin film transistor, wherein a source electrode and a drain electrode are formed over the source region and the drain region.
薄膜トランジスタの前記ソース電極またはドレイン電極に接する画素電極を形成することを特徴とする表示装置の作製方法。 In claim 5,
A method for manufacturing a display device, comprising forming a pixel electrode in contact with the source electrode or the drain electrode of a thin film transistor.
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