JP2009094217A - Semiconductor, printed circuit board for semiconductor device, and copper clad laminate - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To relieve internal stress when a printed circuit board for a semiconductor or the semiconductor device is manufactured, to reduce curvature variation of an interposer caused before or after a reflow stage, to stably manufacture the semiconductor device, and to improve the yield in a secondary mounting stage. <P>SOLUTION: The semiconductor device manufactured using the printed circuit board for the semiconductor device having a plurality of layers of conductor circuits is characterized in that a size variation amount after the reflow stage of the printed circuit board for the semiconductor device is ≤0.04%. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体装置、半導体装置用プリント配線板及び銅張積層板に関するものである。   The present invention relates to a semiconductor device, a printed wiring board for a semiconductor device, and a copper clad laminate.

近年の電子機器の高機能化並びに軽薄短小化の要求に伴い、電子部品の高密度集積化、さらには高密度実装化が進んできている。これらの電子機器に使用される半導体装置は、小型化かつ多ピン化してきており、また、半導体装置を含めた電子部品を実装する、実装用基板も小型化してきている。さらには電子機器への収納性を高めるため、リジット基板とフレキシブル基板を積層し一体化して、折り曲げを可能としたリジットフレックス基板が、実装用基板として使われるようになってきている。   With recent demands for higher functionality and lighter, thinner and smaller electronic devices, electronic components have been increasingly integrated and densely packaged. Semiconductor devices used in these electronic devices have been reduced in size and increased in number of pins, and mounting substrates on which electronic components including the semiconductor device are mounted have also been reduced in size. Furthermore, in order to improve the storage property in an electronic device, a rigid flex board that can be bent by laminating and integrating a rigid board and a flexible board has been used as a mounting board.

半導体装置においてもその小型化に伴って、従来のようなリードフレームを使用した形態の半導体装置では、小型化に限界がきているため、最近では半導体装置用プリント配線板(以下、インターポーザーという)上にチップを実装したものとして、BGA(Ball Grid Array)や、CSP(Chip Scale Package)と言った、エリア実装型の新しい半導体装置が提案されている。しかしながら、電子機器の小型・軽量化と高機能化の流れはとどまるところを知らず、加えて携帯電話に見られるような薄型化の動向が加わることにより、半導体装置においても薄型化が急速に進行している。   With the miniaturization of semiconductor devices as well, the conventional semiconductor device using a lead frame has a limit on miniaturization, and recently, a printed wiring board for semiconductor devices (hereinafter referred to as an interposer). As a chip mounted on top, new area mounting type semiconductor devices such as BGA (Ball Grid Array) and CSP (Chip Scale Package) have been proposed. However, the trend of miniaturization, weight reduction, and high functionality of electronic devices is not limited, and in addition to the trend of thinning as seen in mobile phones, the thinning of semiconductor devices has rapidly progressed. ing.

このように半導体装置の薄型化が進むと、従来では半導体装置の剛性の大部分を担っていた半導体チップ、封止材の厚みが極めて薄くなり、半導体装置の反りが発生しやすくなる。また、基板の構成部材としてインターポーザーの占める割合が大きくなるため、インターポーザーの物性・挙動が半導体装置の反りに大きな影響を及ぼすようになってきている。   As the semiconductor device becomes thinner in this way, the thickness of the semiconductor chip and the sealing material, which conventionally has been responsible for most of the rigidity of the semiconductor device, becomes extremely thin, and warping of the semiconductor device is likely to occur. Further, since the proportion of the interposer as a constituent member of the substrate becomes large, the physical properties and behavior of the interposer have a great influence on the warp of the semiconductor device.

ところが、地球環境保護の観点から半田の鉛フリー化が進むにつれて、半導体装置への半田ボール搭載時、マザーボードへの実装時に受けるリフロー工程での最高温度が非常に高くなってきている。一般的に良く使われている、鉛フリー半田の融点が210度近辺であることからリフロー工程中での最高温度は240度を超えるレベルとなっている。このことから、繰り返しリフロー工程を受けることを想定し、従来から非常に高い耐熱性を要求されるようになっている。有機材料の耐熱性を向上するための手段としては、材料のガラス転移温度(Tg)を高くする手法が知られており、インターポーザーに用いられる基板材料においてはTgが180度を超えるレベルとなっている。このため、インターポーザー用の基板材料製造時に内部に蓄積される歪がインターポーザー製造プロセスおよび半導体装置組立工程中で受ける熱履歴では十分に歪が開放されず、リフロー工程を経て初めて歪が開放されるため、半導体装置の反りが大きく変動してしまうという問題点を抱えている。   However, with the progress of lead-free soldering from the viewpoint of protecting the global environment, the maximum temperature in the reflow process that is experienced when solder balls are mounted on a semiconductor device and when mounted on a mother board has become very high. Since the melting point of lead-free solder, which is commonly used, is around 210 degrees, the maximum temperature during the reflow process is at a level exceeding 240 degrees. For this reason, extremely high heat resistance has been demanded from the past assuming that the reflow process is repeated. As a means for improving the heat resistance of an organic material, a method of increasing the glass transition temperature (Tg) of the material is known. In a substrate material used for an interposer, the Tg exceeds 180 degrees. ing. For this reason, the strain accumulated inside the substrate material for the interposer is not sufficiently released by the thermal history received during the interposer manufacturing process and the semiconductor device assembly process, and the strain is released only after the reflow process. Therefore, there is a problem that the warpage of the semiconductor device greatly fluctuates.

従って、インターポーザー用の基板材料としては、リフロー工程時の実装性をよくするため、熱時高弾性という特性が必要となる。また、熱膨張によるひずみが大きく生じると基板の応力が高くなり、熱膨張係数が低いという特性も必要となる。一方、室温時には薄い基板であっても高い剛性を有する必要がある。すなわち、基板材料の特性としては、高い耐熱性、つまり高いガラス転移温度(Tg)を有することが必要となる。このため、かかる特性を満たす基板材料が開発されている。   Therefore, the substrate material for the interposer needs to have a characteristic of high elasticity during heat in order to improve the mountability during the reflow process. In addition, if the strain due to thermal expansion is large, the stress of the substrate becomes high and the characteristic that the thermal expansion coefficient is low is also required. On the other hand, even a thin substrate needs to have high rigidity at room temperature. That is, the substrate material must have high heat resistance, that is, high glass transition temperature (Tg). For this reason, a substrate material satisfying such characteristics has been developed.

一方、上記半導体チップ搭載面をエポキシ樹脂組成物などで成形・封止する際、インターポーザーが500μm以下の薄い基板であるとエポキシ樹脂組成物などの凝固収縮によって大きな反りが発生する。この反り量を小さくするため、半導体素子搭載面は低熱膨張係数の樹脂封止層で封止するという従来技術が知られている(例えば、特許文献1参照)。
特開2000−216299号公報
On the other hand, when the semiconductor chip mounting surface is molded and sealed with an epoxy resin composition or the like, if the interposer is a thin substrate having a thickness of 500 μm or less, a large warp occurs due to solidification shrinkage of the epoxy resin composition or the like. In order to reduce the amount of warpage, a conventional technique is known in which the semiconductor element mounting surface is sealed with a resin sealing layer having a low thermal expansion coefficient (see, for example, Patent Document 1).
JP 2000-216299 A

そこで、本発明では、インターポーザー用の基板材料のリフロー工程前後での寸法変化量に着目し、インターポーザー内部に蓄積された歪量を現す数値として管理することにより、半導体装置の反り低減が可能であることを見出した。銅張積層板の硬化工程中の最高到達温度より高い温度で加熱するので、銅張積層板を用いたインターポーザーまたは半導体装置としたときの内部応力を緩和することができ、リフロー工程前後で生じるインターポーザーの反り変動を小さくすることができ、半導体装置を安定して製造でき、且つ二次実装工程時の歩留まりを向上させることができる。   Therefore, in the present invention, it is possible to reduce the warpage of the semiconductor device by paying attention to the dimensional change amount before and after the reflow process of the substrate material for the interposer, and managing the distortion amount accumulated in the interposer as a numerical value. I found out. Since it is heated at a temperature higher than the maximum temperature achieved during the curing process of the copper clad laminate, the internal stress when the interposer or the semiconductor device using the copper clad laminate is relaxed and occurs before and after the reflow process. The warpage variation of the interposer can be reduced, the semiconductor device can be stably manufactured, and the yield in the secondary mounting process can be improved.

即ち本発明は、インターポーザー上に半導体チップを搭載し封止樹脂により半導体を保護する構造の半導体装置の製造方法であって、インターポーザーのリフロー工程前後での寸法変化量を0.04%以下とすることにより、半導体装置の反りを抑制するものである。特に非常に薄い構造の半導体装置に対応するものである。
また、半導体チップを回路面がインターポーザーと相対するように搭載することにより、封止材による半導体チップの保護が必ずしも必要でないフリップチップ半導体装置においても同様の方法により半導体装置の反りを抑制することができる。
That is, the present invention is a method of manufacturing a semiconductor device having a structure in which a semiconductor chip is mounted on an interposer and the semiconductor is protected by a sealing resin, and the dimensional change before and after the reflow process of the interposer is 0.04% or less. Thus, warping of the semiconductor device is suppressed. In particular, it corresponds to a semiconductor device having a very thin structure.
In addition, by mounting the semiconductor chip so that the circuit surface faces the interposer, even in a flip chip semiconductor device in which the protection of the semiconductor chip by the sealing material is not necessarily required, the warpage of the semiconductor device is suppressed by the same method. Can do.

このような目的は、下記[1]〜[6]に記載の本発明により達成される。
[1]複数層の導体回路を有する半導体装置用プリント配線板を用いて作製した半導体装置において、半導体装置用プリント配線板のリフロー工程前後での寸法変化量が0.04%以下であることを特徴とする半導体装置。
[2]半導体装置用プリント配線板のガラス転移温度(Tg)以下での平均線膨張係数が3ppm/℃以上、12ppm/℃以下であることを特徴とする[1]項記載の半導体装置。
[3]半導体装置用プリント配線板の室温での弾性率が1Gpa以上30GPa以下であることを特徴とする[1]または[2]項記載の半導体装置。
[4]半導体装置用プリント配線板が、少なくともシアネート樹脂・エポキシ樹脂・硬化剤を含む銅張積層板を用いて作製されていることを特徴とする[1]〜[3]項のいずれか1項に記載の半導体装置。
[5][1]〜[4]項のいずれかに使用されることを特徴とする半導体装置用プリント配線板。
[6][1]〜[4]項のいずれかに使用されることを特徴とする銅張積層板。
Such an object is achieved by the present invention described in the following [1] to [6].
[1] In a semiconductor device manufactured using a printed wiring board for a semiconductor device having a plurality of layers of conductor circuits, the dimensional change before and after the reflow process of the printed wiring board for a semiconductor device is 0.04% or less. A featured semiconductor device.
[2] The semiconductor device according to [1], wherein an average linear expansion coefficient at a glass transition temperature (Tg) or lower of the printed wiring board for a semiconductor device is 3 ppm / ° C. or higher and 12 ppm / ° C. or lower.
[3] The semiconductor device according to [1] or [2], wherein the printed circuit board for a semiconductor device has an elastic modulus at room temperature of 1 GPa to 30 GPa.
[4] Any one of [1] to [3], wherein the printed wiring board for a semiconductor device is manufactured using a copper-clad laminate including at least a cyanate resin, an epoxy resin, and a curing agent. The semiconductor device according to item.
[5] A printed wiring board for a semiconductor device, which is used in any one of items [1] to [4].
[6] A copper-clad laminate, which is used in any one of items [1] to [4].

本発明の半導体装置では、銅張積層板の硬化工程中における最高到達温度以上の高い温度で加熱するので、銅張積層板を用いたインターポーザーまたは半導体装置としたときの内部応力を緩和することができ、リフロー工程前後で生じるインターポーザーの反り変動を小さくすることができ、半導体装置を安定して製造でき、且つ二次実装工程時の歩留まりを向上させることができる。   In the semiconductor device of the present invention, heating is performed at a temperature higher than the highest temperature during the curing process of the copper-clad laminate, so that the internal stress when the interposer or semiconductor device using the copper-clad laminate is reduced is reduced. Therefore, the warp fluctuation of the interposer occurring before and after the reflow process can be reduced, the semiconductor device can be stably manufactured, and the yield in the secondary mounting process can be improved.

本発明の半導体装置は、インターポーザー上に半導体チップを搭載し、半導体チップとインターポーザーを電気的に接続した後、半導体チップ保護のため封止材によって半導体チップを被覆することにより半導体装置を形成するが、その際にリフロー工程前後のインターポーザーの寸法変化量が0.04%以下であるものを用いることにより半導体装置の反りを抑制するものである。
半導体チップのインターポーザーへの搭載についてはフェイスアップ・フェイスダウンどちらの方法でも対応可能であり、フェイスダウン方式の場合は半導体チップ・インターポーザー間にアンダーフィル樹脂あるいはそれに変わる有機樹脂が充填されていれば、半導体チップ全体の封止材による保護は必ずしも必要としない。
The semiconductor device of the present invention is formed by mounting a semiconductor chip on an interposer, electrically connecting the semiconductor chip and the interposer, and then covering the semiconductor chip with a sealing material to protect the semiconductor chip. However, warping of the semiconductor device is suppressed by using the interposer whose dimensional change before and after the reflow process is 0.04% or less.
For mounting the semiconductor chip on the interposer, both face-up and face-down methods can be used. In the case of the face-down method, an underfill resin or an organic resin can be filled between the semiconductor chip and the interposer. For example, the entire semiconductor chip is not necessarily protected by the sealing material.

半導体装置の厚みとしては、特に明確な規定はしないが、インターポーザー・半導体チップ・封止樹脂の合計厚みが700μm以下である場合に効果が大きく、封止材と半導体チップの厚みの和に対するインターポーザーの厚みの比率が75%〜125%の間にある場合に顕著である。
また、半導体チップの厚みが薄いほど効果が顕著である傾向もあり、チップ厚みが250μm以下である場合に効果が大きく、200μm以下である場合に顕著である。
The thickness of the semiconductor device is not specifically defined, but the effect is significant when the total thickness of the interposer, the semiconductor chip, and the sealing resin is 700 μm or less. This is conspicuous when the ratio of the thickness of the poser is between 75% and 125%.
Further, there is a tendency that the effect is more remarkable as the thickness of the semiconductor chip is thinner, and the effect is large when the chip thickness is 250 μm or less, and is remarkable when the thickness is 200 μm or less.

次にリフロー工程前後のインターポーザー寸法変化量を0.04%以下とするための方法を述べる。インターポーザーのベース材料となる銅張積層板は多くのプロセスを経て製造される複合材料であり、その内部に製造工程中に発生した歪を内包している。このため、銅箔エッチング時、加熱工程時にその歪が開放され寸法変化が起こる。上記歪が半導体装置組立工程の間に徐々に開放されていく場合は大きな問題はないが、昨今のインターポーザー用銅張積層板は鉛フリー半田工程に対応するためにTgが高く設定される傾向があり、リフロー工程を行うまでほとんど歪を開放することができない。これを回避するためには半導体装置組立工程までの間にインターポーザーをTg以上の温度まで加熱し、歪を開放する必要がある。
しかしながらインターポーザーを加熱した場合、導体回路上に形成された表面処理の変質・劣化やインターポーザー表面に形成されたソルダーレジストの劣化、表裏回路デザインの非対称性によるインターポーザー反り増大が発生するため、半導体装置に組み込まれた後の信頼性に影響を及ぼすことが懸念される。また、本発明におけるTgとは、TMA(TAインスツルメント社製 TMA2940)により得られた寸法変化挙動の変曲点か
ら求められるものである。
Next, a method for reducing the interposer dimensional change before and after the reflow process to 0.04% or less will be described. A copper clad laminate as a base material of an interposer is a composite material manufactured through many processes, and includes strains generated during the manufacturing process. For this reason, at the time of copper foil etching, the distortion is released during the heating process, and a dimensional change occurs. There is no major problem when the strain is gradually released during the semiconductor device assembly process, but the recent copper-clad laminate for interposers tends to have a high Tg to cope with the lead-free solder process. There is almost no distortion until the reflow process is performed. In order to avoid this, it is necessary to release the strain by heating the interposer to a temperature equal to or higher than Tg before the semiconductor device assembly process.
However, when the interposer is heated, the interposer warpage increases due to the deterioration and deterioration of the surface treatment formed on the conductor circuit, the deterioration of the solder resist formed on the surface of the interposer, and the asymmetry of the front and back circuit design. There is a concern of affecting the reliability after being incorporated in a semiconductor device. Moreover, Tg in this invention is calculated | required from the inflection point of the dimensional change behavior obtained by TMA (TA Instruments 2940 made from TA Instruments).

本発明者らは、上記の懸念点を回避するために銅張積層板の作製時点で銅張積層板のTg以上まで加熱、除歪することにより、半導体装置作製のリフロー工程時に寸法変動が極めて少ないインターポーザーを得ることができることを見出した。上記の加熱除歪効果は基板に外力をかけないようにフリーな状態で加熱することによっても得られるが、銅酸化を避けるために無酸素状態での加熱が必要であることなどの制限が大きい。このため、銅張積層板を加圧成型する真空プレス内部で熱盤に上下を挟まれた状態でTg以上まで加熱を行うことにより、銅の酸化を抑えつつ加熱除歪を行うことができる。この際、加熱中は平坦金属板により拘束されているため、歪開放による銅張積層板の反り増大を抑制することができる。   In order to avoid the above-mentioned concerns, the present inventors heated and removed the strain up to Tg of the copper-clad laminate at the time of production of the copper-clad laminate, so that the dimensional variation was extremely large during the reflow process of semiconductor device production. I found that I could get fewer interposers. The above heat distortion effect can also be obtained by heating in a free state so as not to apply external force to the substrate, but there are significant limitations such as heating in an oxygen-free state to avoid copper oxidation. . For this reason, heat distortion can be performed while suppressing the oxidation of copper by heating to Tg or more in a state where the upper and lower sides are sandwiched between the upper and lower sides in a vacuum press for pressure-molding the copper-clad laminate. Under the present circumstances, since it is restrained with the flat metal plate during heating, the curvature increase of the copper clad laminated board by strain release can be suppressed.

また、上記加熱除歪の際には過剰な荷重を与えると、却って銅張積層板に局所歪を付与する場合があり注意が必要である。具体的には加重を9kg/cm2以下に制限して加熱
除歪を行うことが必要である。また加熱する時間は必要以上に長くても効果は増大しないので、銅張積層板がTg以上の温度に到達してから60分以下で十分である。また短か過ぎても十分な除歪ができないため最低でも5分はTg以上の温度を保持する必要がある。
In addition, when an excessive load is applied during the above-mentioned heat distortion, local strain may be applied to the copper clad laminate, and attention is required. Specifically, it is necessary to perform heat distortion by limiting the load to 9 kg / cm 2 or less. Even if the heating time is longer than necessary, the effect does not increase. Therefore, 60 minutes or less is sufficient after the copper-clad laminate reaches a temperature of Tg or higher. Further, even if it is too short, sufficient distortion cannot be obtained, so it is necessary to maintain a temperature of Tg or more for at least 5 minutes.

さらには、上記のような十分な除歪を行っても、インターポーザーの線膨張係数(CT
E)が大きい場合は半導体チップのCTEとの違いによって引き起こされる反り量が大きく、除歪による反り低減効果が十分に発現されない。具体的には12ppm/℃以下である場合にCTEの違いに起因する反りよりも除歪による反り低減効果が優位となる。また、インターポーザーのCTEは小さい方が反りを低減することが可能であるが、銅張積層板に含まれるガラスクロスや無機フィラーの割合を増やすことによりCTEを低減させるため、過度な低CTE化はインターポーザー加工工程中の機械加工性低下を引き起こすこと、半導体チップのCTEが3ppm/℃であることから3ppm/℃以上とする必要がある。
Furthermore, even if sufficient distortion is performed as described above, the linear expansion coefficient (CT) of the interposer
When E) is large, the amount of warpage caused by the difference from the CTE of the semiconductor chip is large, and the warp reduction effect due to distortion removal is not sufficiently exhibited. Specifically, when it is 12 ppm / ° C. or less, the warp reduction effect due to strain removal is superior to the warp due to the difference in CTE. In addition, the smaller the CTE of the interposer, the more the warp can be reduced. However, the CTE is reduced by increasing the proportion of glass cloth and inorganic filler contained in the copper-clad laminate, so that the CTE is excessively low. Causes deterioration of machinability during the interposer processing step, and the CTE of the semiconductor chip is 3 ppm / ° C., so it is necessary to set it to 3 ppm / ° C. or more.

以上のことに加え、インターポーザーの弾性率が低すぎると、半導体装置の剛性は半導体チップと封止材の剛性が受け持つ比率が大きくなり、インターポーザーの物性の半導体装置反りへの寄与度が低くなり、上記除歪効果が十分に発現しなくなる。このため、インターポーザーの弾性率は1GPa以上であることが求められる。また、必要以上に弾性率を高くしても、インターポーザー製造の際の機械加工性に多大な影響を及ぼすために機械加工が可能なレベル以下に弾性率を制御する必要がある。 具体的には40GPa以下であることが望ましい。   In addition to the above, if the modulus of elasticity of the interposer is too low, the ratio of the rigidity of the semiconductor device to the rigidity of the semiconductor chip and the sealing material increases, and the contribution of the physical properties of the interposer to the warpage of the semiconductor device is low. Thus, the above-mentioned distortion eliminating effect is not sufficiently exhibited. For this reason, the elastic modulus of the interposer is required to be 1 GPa or more. In addition, even if the elastic modulus is increased more than necessary, it is necessary to control the elastic modulus below a level at which machining is possible in order to greatly affect the machinability at the time of manufacturing the interposer. Specifically, it is desirable that it is 40 GPa or less.

銅張積層板は、熱硬化性樹脂を含む樹脂組成物をガラスクロスなどの繊維基材へ含浸させて、所定温度で乾燥させることによりプリプレグを得て、このプリプレグを用いて、プリプレグ12の両面に金属箔またはフィルムを重ねた後加熱・加圧することにより銅張積層板を作製する(図2(b))。上記樹脂組成物は、繊維基材へ含浸させるため、樹脂ワニスとして使用する。   The copper-clad laminate is obtained by impregnating a fiber base material such as glass cloth with a resin composition containing a thermosetting resin and drying at a predetermined temperature to obtain a prepreg. Using this prepreg, both sides of the prepreg 12 are obtained. A copper-clad laminate is produced by stacking a metal foil or film on the substrate and then heating and pressing (FIG. 2 (b)). The resin composition is used as a resin varnish for impregnating the fiber base material.

銅張積層板に用いる熱硬化性樹脂としては、例えばフェノールノボラック樹脂、クレゾールノボラック樹脂、ビスフェノールAノボラック樹脂などのノボラック型フェノール樹脂、未変性のレゾールフェノール樹脂、桐油、アマニ油、クルミ油などで変性した油変性レゾールフェノール樹脂などのレゾール型フェノール樹脂などのフェノール樹脂、ビスフェノールA型エポキシ樹脂、ビスフェノールF型エポキシ樹脂、ビスフェノールS型エポキシ樹脂、ビスフェノールE型エポキシ樹脂、ビスフェノールM型エポキシ樹脂、ビスフェノールP型エポキシ樹脂、ビスフェノールZ型エポキシ樹脂などのビスフェノール型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、クレゾールノボラックエポキシ樹脂などのノボラック型エポキシ樹脂、ビフェニル型エポキシ樹脂、ビフェニルアラルキル型エポキシ樹脂、アリールアルキレン型エポキシ樹脂、ナフタレン型エポキシ樹脂、アントラセン型エポキシ樹脂、フェノキシ型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、ノルボルネン型エポキシ樹脂、アダマンタン型エポキシ樹脂、フルオレン型エポキシ樹脂などのエポキシ樹脂、ユリア(尿素)樹脂、メラミン樹脂などのトリアジン環を有する樹脂、不飽和ポリエステル樹脂、ビスマレイミド樹脂、ポリウレタン樹脂、ジアリルフタレート樹脂、シリコーン樹脂、ベンゾオキサジン環を有する樹脂、シアネート樹脂などが挙げられる。
これらの中の1種類を単独で用いることもできるし、異なる平均分子量を有する2種類以上を併用したり、1種類または2種類以上と、それらのプレポリマーを併用したりすることもできる。
またこれらの中でも、特にシアネート樹脂(シアネート樹脂のプレポリマーを含む)が好ましい。これにより、銅張積層板の熱膨張係数を小さくすることができ、さらに、電気特性(低誘電率、低誘電正接)、機機械強度などに優れた銅張積層板とすることができる。
Examples of thermosetting resins used for copper-clad laminates are modified with novolak-type phenolic resins such as phenol novolak resin, cresol novolak resin, bisphenol A novolak resin, unmodified resole phenolic resin, tung oil, linseed oil, walnut oil, etc. Phenolic resin such as resol-type phenolic resin such as oil-modified resol phenolic resin, bisphenol A type epoxy resin, bisphenol F type epoxy resin, bisphenol S type epoxy resin, bisphenol E type epoxy resin, bisphenol M type epoxy resin, bisphenol P type Epoxy resin, bisphenol type epoxy resin such as bisphenol Z type epoxy resin, novolac type epoxy resin such as phenol novolac type epoxy resin, cresol novolac epoxy resin , Biphenyl type epoxy resin, biphenyl aralkyl type epoxy resin, aryl alkylene type epoxy resin, naphthalene type epoxy resin, anthracene type epoxy resin, phenoxy type epoxy resin, dicyclopentadiene type epoxy resin, norbornene type epoxy resin, adamantane type epoxy resin, Epoxy resin such as fluorene type epoxy resin, resin having triazine ring such as urea (urea) resin, melamine resin, unsaturated polyester resin, bismaleimide resin, polyurethane resin, diallyl phthalate resin, silicone resin, resin having benzoxazine ring And cyanate resin.
One of these may be used alone, or two or more having different average molecular weights may be used in combination, or one or two or more and those prepolymers may be used in combination.
Of these, cyanate resins (including prepolymers of cyanate resins) are particularly preferable. Thereby, the thermal expansion coefficient of a copper clad laminated board can be made small, and also it can be set as the copper clad laminated board excellent in electrical characteristics (low dielectric constant, low dielectric loss tangent), machine mechanical strength, etc.

上記シアネート樹脂は、例えばハロゲン化シアン化合物とフェノール類とを反応させ、必要に応じて加熱などの方法でプレポリマー化することにより得ることができる。具体的には、ノボラック型シアネート樹脂、ビスフェノールA型シアネート樹脂、ビスフェノー
ルE型シアネート樹脂、テトラメチルビスフェノールF型シアネート樹脂などのビスフェノール型シアネート樹脂などを挙げることができる。これらの中でもノボラック型シアネート樹脂が好ましい。これにより、架橋密度増加による耐熱性向上と、樹脂組成物などの難燃性を向上することができる。ノボラック型シアネート樹脂は、硬化反応後にトリアジン環を形成するからである。さらに、ノボラック型シアネート樹脂は、その構造上ベンゼン環の割合が高く、炭化しやすいためと考えられる。さらに、銅張積層板を厚さ500μm以下にした場合であっても、優れた剛性を付与することができる。特に加熱時における剛性に優れるので、後述する図3(b)の半導体チップ31実装時の信頼性にも特に優れる。
The cyanate resin can be obtained by, for example, reacting a halogenated cyanide compound with a phenol and prepolymerizing it by a method such as heating as necessary. Specific examples include bisphenol type cyanate resins such as novolak type cyanate resin, bisphenol A type cyanate resin, bisphenol E type cyanate resin, and tetramethylbisphenol F type cyanate resin. Among these, novolac type cyanate resin is preferable. Thereby, the heat resistance improvement by an increase in a crosslinking density and flame retardances, such as a resin composition, can be improved. This is because the novolac-type cyanate resin forms a triazine ring after the curing reaction. Furthermore, it is considered that novolak-type cyanate resin has a high benzene ring ratio due to its structure and is easily carbonized. Furthermore, excellent rigidity can be imparted even when the copper-clad laminate has a thickness of 500 μm or less. In particular, since the rigidity during heating is excellent, the reliability when mounting the semiconductor chip 31 of FIG.

上記ノボラック型シアネート樹脂としては、例えば式(I)で示されるものを使用することができる。   As said novolak-type cyanate resin, what is shown, for example by Formula (I) can be used.

Figure 2009094217
Figure 2009094217

上記式(I)で示されるノボラック型シアネート樹脂の平均繰り返し単位nは、特に限定されないが、1〜10が好ましく、特に2〜7が好ましい。平均繰り返し単位nが上記下限値未満であるとノボラック型シアネート樹脂は耐熱性が低下し、加熱時に低量体が脱離、揮発する場合がある。また、平均繰り返し単位nが上記上限値を超えると溶融粘度が高くなりすぎ、プリプレグ12の成形性が低下する場合がある。
上記シアネート樹脂の平均分子量は、特に限定されないが、平均分子量500〜4,500が好ましく、特に600〜3,000が好ましい。平均分子量が上記下限値未満であるとプリプレグ12を作製した場合にタック性が生じ、プリプレグ12同士が接触したとき互いに付着したり、樹脂の転写が生じたりする場合がある。また、平均分子量が上記上現値を超えると反応が速くなりすぎ、インターポーザー11とした場合に、成形不良が生じたり、
層間ピール強度が低下したりする場合がある。上記シアネート樹脂などの平均分子量は、例
えばGPC(ゲルパーミエーションクロマトグラフィー、標準物質:ポリスチレン換算)で測定することができる。
The average repeating unit n of the novolak cyanate resin represented by the above formula (I) is not particularly limited, but is preferably 1 to 10, and particularly preferably 2 to 7. When the average repeating unit n is less than the lower limit, the novolak cyanate resin has low heat resistance, and the low-mer may be desorbed and volatilized during heating. Moreover, when average repeating unit n exceeds the said upper limit, melt viscosity will become high too much and the moldability of the prepreg 12 may fall.
The average molecular weight of the cyanate resin is not particularly limited, but an average molecular weight of 500 to 4,500 is preferable, and 600 to 3,000 is particularly preferable. When the average molecular weight is less than the above lower limit, tackiness may occur when the prepreg 12 is produced, and when the prepregs 12 come into contact with each other, they may adhere to each other or transfer of the resin may occur. In addition, when the average molecular weight exceeds the above actual value, the reaction becomes too fast, and when the interposer 11 is used, a molding defect occurs,
Interlaminar peel strength may decrease. The average molecular weight of the cyanate resin or the like can be measured by, for example, GPC (gel permeation chromatography, standard substance: converted to polystyrene).

また、特に限定されないが、上記シアネート樹脂は、1種類を単独で用いることもできるし、異なる平均分子量を有する2種類以上を併用したり、1種類または2種類以上と、それらのプレポリマーを併用したりすることもできる。   Moreover, although it does not specifically limit, the said cyanate resin can also be used individually by 1 type, 2 or more types which have different average molecular weights are used together, or 1 type, or 2 or more types, and those prepolymers are used together. You can also do it.

上記熱硬化性樹脂の含有量は、特に限定されないが、上記樹脂組成物全体の5〜50重量%が好ましく、特に20〜40重量%が好ましい。含有量が上記下限値未満であると銅張積層板を形成するのが困難となる場合があり、上記上限値を超えると銅張積層板の強度が低下する場合がある。   Although content of the said thermosetting resin is not specifically limited, 5 to 50 weight% of the whole said resin composition is preferable, and 20 to 40 weight% is especially preferable. If the content is less than the lower limit, it may be difficult to form a copper clad laminate, and if the content exceeds the upper limit, the strength of the copper clad laminate may be reduced.

また、上記樹脂組成物は、無機充填材を含むことが好ましい。これにより、後述の銅張積層板を薄膜化(厚さ500μm以下)にしても強度に優れることができる。さらに、銅張積層板の低熱膨張化を向上することもできる。   Moreover, it is preferable that the said resin composition contains an inorganic filler. Thereby, even if a copper-clad laminate described later is made thin (thickness of 500 μm or less), it can be excellent in strength. Furthermore, it is possible to improve the low thermal expansion of the copper-clad laminate.

上記無機充填材としては、例えばタルク、焼成クレー、未焼成クレー、マイカ、ガラスなどのケイ酸塩、酸化チタン、アルミナ、シリカ、溶融シリカなどの酸化物、炭酸カルシウム、炭酸マグネシウム、ハイドロタルサイトなどの炭酸塩、水酸化アルミニウム、水酸化マグネシウム、水酸化カルシウムなどの水酸化物、硫酸バリウム、硫酸カルシウム、亜硫酸カルシウムなどの硫酸塩または亜硫酸塩、ホウ酸亜鉛、メタホウ酸バリウム、ホウ酸アルミニウム、ホウ酸カルシウム、ホウ酸ナトリウムなどのホウ酸塩、窒化アルミニウム、窒化ホウ素、窒化ケイ素、窒化炭素などの窒化物、チタン酸ストロンチウム、チタン酸バリウムなどのチタン酸塩などを挙げることができる。無機充填材として、これらの中の1種類を単独で用いることもできるし、2種類以上を併用したりすることもできる。これらの中でも特に、シリカが好ましく、溶融シリカ(特に球状溶融シリカ)が低熱膨張性に優れる点で好ましい。その形状は破砕状、球状があるが、繊維基材への含浸性を確保するために樹脂組成物の溶融粘度を下げるには球状シリカを使うなど、その目的にあわせた使用方法が採用される。   Examples of the inorganic filler include silicates such as talc, fired clay, unfired clay, mica and glass, oxides such as titanium oxide, alumina, silica and fused silica, calcium carbonate, magnesium carbonate, hydrotalcite and the like. Carbonates, hydroxides such as aluminum hydroxide, magnesium hydroxide, calcium hydroxide, sulfates or sulfites such as barium sulfate, calcium sulfate, calcium sulfite, zinc borate, barium metaborate, aluminum borate, boron Examples thereof include borates such as calcium oxide and sodium borate, nitrides such as aluminum nitride, boron nitride, silicon nitride, and carbon nitride, and titanates such as strontium titanate and barium titanate. As the inorganic filler, one of these can be used alone, or two or more can be used in combination. Among these, silica is particularly preferable, and fused silica (particularly spherical fused silica) is preferable in terms of excellent low thermal expansion. The shape is crushed and spherical, but in order to reduce the melt viscosity of the resin composition in order to ensure the impregnation of the fiber substrate, a method of use that suits the purpose, such as using spherical silica, is adopted. .

上記無機充填材の平均粒子径は、特に限定されないが、0.01〜5.0μmが好ましく、特に0.1〜2.0μmが好ましい。無機充填材の粒径が上記下限値未満であるとワニスの粘度が高くなるため、銅張積層板作製時の作業性に影響を与える場合がある。
また、上記上限値を超えると、ワニス中で無機充填剤の沈降などの現象が起こる場合がある。この平均粒子径は、例えば粒度分布計(HORIBA製、LA−500)により測定することができる。
また上記無機充填材は、特に限定されないが、平均粒子径が単分散の無機充填材を用いることもできるし、平均粒子径が多分散の無機充填材を用いることができる。さらに平均粒子径が単分散及び/または、多分散の無機充填材の1種類または2種類以上を併用したりすることもできる。
更に平均粒子径5.0μm以下の球状シリカ(特に球状溶融シリカ)が好ましく、特に平均粒子径0.01〜2.0μmの球状溶融シリカが好ましい。これにより、無機充填剤の充填性を向上させることができる。
上記無機充填材の含有量は、特に限定されないが、樹脂組成物全体の20〜80重量%が好ましく、特に30〜70重量%が好ましい。含有量が上記範囲内であると、特に低熱膨張、低吸水とすることができる。
The average particle diameter of the inorganic filler is not particularly limited, but is preferably 0.01 to 5.0 μm, particularly preferably 0.1 to 2.0 μm. If the particle size of the inorganic filler is less than the lower limit, the viscosity of the varnish becomes high, which may affect the workability during the production of the copper-clad laminate.
If the upper limit is exceeded, phenomena such as sedimentation of the inorganic filler may occur in the varnish. This average particle diameter can be measured, for example, by a particle size distribution meter (manufactured by HORIBA, LA-500).
The inorganic filler is not particularly limited, and an inorganic filler having a monodispersed average particle diameter can be used, and an inorganic filler having a polydispersed average particle diameter can be used. Furthermore, one type or two or more types of inorganic fillers having an average particle size of monodispersed and / or polydispersed may be used in combination.
Furthermore, spherical silica (especially spherical fused silica) having an average particle size of 5.0 μm or less is preferable, and spherical fused silica having an average particle size of 0.01 to 2.0 μm is particularly preferable. Thereby, the filling property of an inorganic filler can be improved.
Although content of the said inorganic filler is not specifically limited, 20 to 80 weight% of the whole resin composition is preferable, and 30 to 70 weight% is especially preferable. When the content is within the above range, particularly low thermal expansion and low water absorption can be achieved.

上記熱硬化性樹脂としてシアネート樹脂(特にノボラック型シアネート樹脂)を用いる場合は、エポキシ樹脂(実質的にハロゲン原子を含まない)を用いることが好ましい。上記エポキシ樹脂としては、例えばビスフェノールA型エポキシ樹脂、ビスフェノールF型エポキシ樹脂、ビスフェノールE型エポキシ樹脂、ビスフェノールS型エポキシ樹脂、ビスフェノールM型エポキシ樹脂、ビスフェノールP型エポキシ樹脂、ビスフェノールZ型エポキシ樹脂などのビスフェノール型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、クレゾールノボラックエポキシ樹脂などのノボラック型エポキシ樹脂、ビフェニル型エポキシ樹脂、キシリレン型エポキシ樹脂、ビフェニルアラルキル型エポキシ樹脂などのアリールアルキレン型エポキシ樹脂、ナフタレン型エポキシ樹脂、アントラセン型エポキシ樹脂、フェノキシ型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、ノルボルネン型エポキシ樹脂、アダマンタン型エポキシ樹脂、フルオレン型エポキシ樹脂などが挙げられる。エポキシ樹脂として、これらの中の1種類を単独で用いることもできるし、異なる平均分子量を有する2種類以上を併用したり、1種類または2種類以上と、それらのプレポリマーを併用したりすることもできる。これらエポキシ樹脂の中でも特にアリールアルキレン型エポキシ樹脂が好ましい。これにより、吸湿半田耐熱性および難燃性を向上さ
せることができる。
When a cyanate resin (especially a novolac-type cyanate resin) is used as the thermosetting resin, it is preferable to use an epoxy resin (substantially free of halogen atoms). Examples of the epoxy resin include bisphenol A type epoxy resin, bisphenol F type epoxy resin, bisphenol E type epoxy resin, bisphenol S type epoxy resin, bisphenol M type epoxy resin, bisphenol P type epoxy resin, and bisphenol Z type epoxy resin. Bisphenol type epoxy resin, phenol novolak type epoxy resin, cresol novolac epoxy resin and other novolak type epoxy resin, biphenyl type epoxy resin, xylylene type epoxy resin, biphenyl aralkyl type epoxy resin and other aryl alkylene type epoxy resin, naphthalene type epoxy resin, Anthracene type epoxy resin, phenoxy type epoxy resin, dicyclopentadiene type epoxy resin, norbornene type epoxy resin, Adama Tan type epoxy resins, and fluorene type epoxy resins. As an epoxy resin, one of these can be used alone, or two or more having different average molecular weights can be used in combination, or one or two or more and those prepolymers can be used in combination. You can also. Among these epoxy resins, aryl alkylene type epoxy resins are particularly preferable. Thereby, moisture absorption solder heat resistance and a flame retardance can be improved.

上記アリールアルキレン型エポキシ樹脂とは、繰り返し単位中に一つ以上のアリールアルキレン基を有するエポキシ樹脂をいう。例えばキシリレン型エポキシ樹脂、ビフェニルジメチレン型エポキシ樹脂などが挙げられる。これらの中でもビフェニルジメチレン型エポキシ樹脂が好ましい。ビフェニルジメチレン型エポキシ樹脂は、例えば式(II)で示すことができる。   The aryl alkylene type epoxy resin refers to an epoxy resin having one or more aryl alkylene groups in a repeating unit. For example, a xylylene type epoxy resin, a biphenyl dimethylene type epoxy resin, etc. are mentioned. Among these, a biphenyl dimethylene type epoxy resin is preferable. A biphenyl dimethylene type | mold epoxy resin can be shown, for example by Formula (II).

Figure 2009094217
Figure 2009094217

上記式(II)で示されるビフェニルジメチレン型エポキシ樹脂の平均繰り返し単位nは、特に限定されないが、1〜10が好ましく、特に2〜5が好ましい。平均繰り返し単位nが上記下限値未満であるとビフェニルジメチレン型エポキシ樹脂は結晶化しやすくなり、汎用溶媒に対する溶解性が比較的低下するため、取り扱いが困難となる場合がある。また、平均繰り返し単位nが上記上限値を超えると樹脂の流動性が低下し、成形不良などの原因となる場合がある。   The average repeating unit n of the biphenyl dimethylene type epoxy resin represented by the above formula (II) is not particularly limited, but is preferably 1 to 10, and particularly preferably 2 to 5. When the average repeating unit n is less than the lower limit, the biphenyldimethylene type epoxy resin is easily crystallized, and its solubility in a general-purpose solvent is relatively lowered, which may make handling difficult. On the other hand, if the average repeating unit n exceeds the above upper limit, the fluidity of the resin is lowered, which may cause molding defects.

上記エポキシ樹脂の含有量は、特に限定されないが、樹脂組成物全体の1〜55重量%が好ましく、特に2〜40重量%が好ましい。含有量が上記下限値未満であるとシアネート樹脂の反応性が低下したり、得られる製品の耐湿性が低下したりする場合があり、上記上限値を超えると耐熱性が低下する場合がある。   Although content of the said epoxy resin is not specifically limited, 1 to 55 weight% of the whole resin composition is preferable, and 2 to 40 weight% is especially preferable. If the content is less than the lower limit, the reactivity of the cyanate resin may be reduced, or the moisture resistance of the product obtained may be reduced. If the content exceeds the upper limit, the heat resistance may be reduced.

上記エポキシ樹脂の平均分子量は、特に限定されないが、平均分子量500〜20,000が好ましく、特に800〜15,000が好ましい。平均分子量が上記下限値未満であるとプリプレグ12にタック性が生じる場合が有り、上記上限値を超えるとプリプレグ12作製時、ガラスクロスへの含浸性が低下し、均一な製品が得られない場合がある。上記エポキシ樹脂の平均分子量は、例えばGPCで測定することができる。   The average molecular weight of the epoxy resin is not particularly limited, but an average molecular weight of 500 to 20,000 is preferable, and 800 to 15,000 is particularly preferable. When the average molecular weight is less than the above lower limit value, tackiness may occur in the prepreg 12, and when the above upper limit value is exceeded, the impregnation property into the glass cloth is lowered when the prepreg 12 is produced, and a uniform product cannot be obtained. There is. The average molecular weight of the epoxy resin can be measured by, for example, GPC.

上記熱硬化性樹脂としてシアネート樹脂(特にノボラック型シアネート樹脂)を用いる場合は、フェノール樹脂を用いることが好ましい。上記フェノール樹脂としては、例えばノボラック型フェノール樹脂、レゾール型フェノール樹脂、アリールアルキレン型フェノール樹脂などが挙げられる。フェノール樹脂として、これらの中の1種類を単独で用いることもできるし、異なる平均分子量を有する2種類以上を併用したり、1種類または2種類以上と、それらのプレポリマーを併用したりすることもできる。これらの中でも特に、アリールアルキレン型フェノール樹脂が好ましい。これにより、さらに吸湿半田耐熱性を向上させることができる。
上記アリールアルキレン型フェノール樹脂としては、例えばキシリレン型フェノール樹脂、ビフェニルジメチレン型フェノール樹脂などが挙げられる。ビフェニルジメチレン型フェノール樹脂は、例えば式(III)で示すことができる。
When using cyanate resin (especially novolak-type cyanate resin) as said thermosetting resin, it is preferable to use a phenol resin. Examples of the phenol resin include novolac-type phenol resins, resol-type phenol resins, and arylalkylene-type phenol resins. One of these can be used alone as a phenol resin, or two or more having different average molecular weights can be used in combination, or one or two or more can be used in combination with a prepolymer thereof. You can also. Among these, arylalkylene type phenol resins are particularly preferable. Thereby, moisture absorption solder heat resistance can be improved further.
Examples of the aryl alkylene type phenol resin include a xylylene type phenol resin and a biphenyl dimethylene type phenol resin. A biphenyl dimethylene type phenol resin can be shown, for example by Formula (III).

Figure 2009094217
Figure 2009094217

上記式(III)で示されるビフェニルジメチレン型フェノール樹脂の繰り返し単位nは、特に限定されないが、1〜12が好ましく、特に2〜8が好ましい。平均繰り返し単位nが上記下限値未満であると耐熱性が低下する場合がある。また、上記上限値を超えると他の樹脂との相溶性が低下し、作業性が低下する場合がある。   Although the repeating unit n of the biphenyl dimethylene type phenol resin represented by the above formula (III) is not particularly limited, 1 to 12 is preferable, and 2 to 8 is particularly preferable. If the average repeating unit n is less than the lower limit, the heat resistance may be lowered. Moreover, when the said upper limit is exceeded, compatibility with other resin will fall and workability | operativity may fall.

前述のシアネート樹脂(特にノボラック型シアネート樹脂)とアリールアルキレン型フェノール樹脂との組合せにより、架橋密度をコントロールし、反応性を容易に制御できる。   The combination of the above-mentioned cyanate resin (particularly novolak-type cyanate resin) and arylalkylene-type phenol resin can control the crosslinking density and easily control the reactivity.

上記フェノール樹脂の含有量は、特に限定されないが、樹脂組成物全体の1〜55重量%が好ましく、特に5〜40重量%が好ましい。含有量が上記下限値未満であると耐熱性が低下する場合があり、上記上限値を超えると低熱膨張の特性が損なわれる場合がある。
上記フェノール樹脂の平均分子量は、特に限定されないが、平均分子量400〜18,000が好ましく、特に500〜15,000が好ましい。平均分子量が上記下限値未満であるとプリプレグ12にタック性が生じる場合が有り、上記上限値を超えるとプリプレグ12作製時、ガラスクロスへの含浸性が低下し、均一な製品が得られない場合がある。上記フェノール樹脂の平均分子量は、例えばGPCで測定することができる。
Although content of the said phenol resin is not specifically limited, 1 to 55 weight% of the whole resin composition is preferable, and 5 to 40 weight% is especially preferable. When the content is less than the above lower limit, the heat resistance may be lowered, and when the content exceeds the upper limit, the characteristics of low thermal expansion may be impaired.
The average molecular weight of the phenol resin is not particularly limited, but an average molecular weight of 400 to 18,000 is preferable, and 500 to 15,000 is particularly preferable. When the average molecular weight is less than the above lower limit value, tackiness may occur in the prepreg 12, and when the above upper limit value is exceeded, the impregnation property into the glass cloth is lowered when the prepreg 12 is produced, and a uniform product cannot be obtained. There is. The average molecular weight of the phenol resin can be measured by GPC, for example.

更に、上記シアネート樹脂(特にノボラック型シアネート樹脂)と上記フェノール樹脂(アリールアルキレン型フェノール樹脂、特にビフェニルジメチレン型フェノール樹脂)と上記エポキシ樹脂(アリールアルキレン型エポキシ樹脂、特にビフェニルジメチレン型エポキシ樹脂)との組合せを用いてインターポーザー11を作製した場合、特に優れた寸法安定性
を得ることが出来る。
Further, the cyanate resin (especially novolac-type cyanate resin), the phenol resin (arylalkylene-type phenolic resin, particularly biphenyldimethylene-type phenolic resin), and the epoxy resin (arylalkylene-type epoxy resin, especially biphenyldimethylene-type epoxy resin). In particular, when the interposer 11 is manufactured using the combination, it is possible to obtain particularly excellent dimensional stability.

上記樹脂組成物は、特に限定されないが、カップリング剤を用いることが好ましい。上記カップリング剤は、上記熱硬化性樹脂と、上記無機充填材との界面の濡れ性を向上させることにより、ガラスクロスに対して熱硬化性樹脂などおよび無機充填材を均一に定着させ、耐熱性、特に吸湿後の半田耐熱性を改良することができる。   Although the said resin composition is not specifically limited, It is preferable to use a coupling agent. The coupling agent uniformly fixes the thermosetting resin and the inorganic filler to the glass cloth by improving the wettability at the interface between the thermosetting resin and the inorganic filler. In particular, solder heat resistance after moisture absorption can be improved.

上記カップリング剤としては、通常用いられるものなら何でも使用できるが、具体的にはエポキシシランカップリング剤、カチオニックシランカップリング剤、アミノシランカップリング剤、チタネート系カップリング剤およびシリコーンオイル型カップリング剤の中から選ばれる1種以上のカップリング剤を使用することが好ましい。これにより、無機充填材の界面との濡れ性を高くすることができ、それによって耐熱性をより向上させることできる。
上記カップリング剤の添加量は、上記無機充填材の比表面積に依存するので特に限定されないが、無機充填材100重量部に対して0.05〜3重量部が好ましく、特に0.1〜2重量部が好ましい。含有量が上記下限値未満であると無機充填材を十分に被覆できないため耐熱性を向上する効果が低下する場合があり、上記上限値を超えると反応に影響を与え、曲げ強度などが低下する場合がある。
Any coupling agent can be used as long as it is usually used. Specifically, an epoxy silane coupling agent, a cationic silane coupling agent, an amino silane coupling agent, a titanate coupling agent, and a silicone oil type coupling. It is preferable to use one or more coupling agents selected from among the agents. Thereby, the wettability with the interface of an inorganic filler can be made high, and thereby heat resistance can be improved more.
The addition amount of the coupling agent is not particularly limited because it depends on the specific surface area of the inorganic filler, but is preferably 0.05 to 3 parts by weight, particularly 0.1 to 2 parts per 100 parts by weight of the inorganic filler. Part by weight is preferred. If the content is less than the above lower limit value, the inorganic filler cannot be sufficiently coated, so the effect of improving the heat resistance may be reduced. If the content exceeds the above upper limit value, the reaction will be affected, and the bending strength will be reduced. There is a case.

上記樹脂組成物には、必要に応じて硬化促進剤を用いても良い。上記硬化促進剤としては公知の物を用いることが出来る。例えばナフテン酸亜鉛、ナフテン酸コバルト、オクチル酸スズ、オクチル酸コバルト、ビスアセチルアセトナートコバルト(II)、トリスアセチルアセトナートコバルト(III)などの有機金属塩、トリエチルアミン、トリブチルアミン、ジアザビシクロ[2,2,2]オクタンなどの3級アミン類、2−フェニル−4−メチルイミダゾール、2−エチル−4−エチルイミダゾール、2−フェニル−4−メチルイミダゾール、2−フェニル−4−メチル−5−ヒドロキシイミダゾール、2−フェニル−4,5−ジヒドロキシイミダゾールなどのイミダゾール類、フェノール、ビスフェノールA、ノニルフェノールなどのフェノール化合物、酢酸、安息香酸、サリチル酸、パラトルエンスルホン酸などの有機酸など、またはこの混合物が挙げられる。硬化促進剤として、これらの中の誘導体も含めて1種類を単独で用いることもできるし、これらの誘導体も含めて2種類以上を併用したりすることもできる。   A curing accelerator may be used in the resin composition as necessary. A well-known thing can be used as said hardening accelerator. For example, organic metal salts such as zinc naphthenate, cobalt naphthenate, tin octylate, cobalt octylate, bisacetylacetonate cobalt (II), trisacetylacetonate cobalt (III), triethylamine, tributylamine, diazabicyclo [2,2 , 2] tertiary amines such as octane, 2-phenyl-4-methylimidazole, 2-ethyl-4-ethylimidazole, 2-phenyl-4-methylimidazole, 2-phenyl-4-methyl-5-hydroxyimidazole Imidazoles such as 2-phenyl-4,5-dihydroxyimidazole, phenolic compounds such as phenol, bisphenol A and nonylphenol, organic acids such as acetic acid, benzoic acid, salicylic acid and paratoluenesulfonic acid, or mixtures thereof. It is. As the curing accelerator, one kind including these derivatives can be used alone, or two or more kinds including these derivatives can be used in combination.

上記硬化促進剤の含有量は、特に限定されないが、上記樹脂組成物全体の0.05〜5重量%が好ましく、特に0.2〜2重量%が好ましい。含有量が上記下限値未満であると硬化を促進する効果が現れない場合があり、上記上限値を超えるとプリプレグ12の保存性が低下する場合がある。   Although content of the said hardening accelerator is not specifically limited, 0.05 to 5 weight% of the whole said resin composition is preferable, and 0.2 to 2 weight% is especially preferable. If the content is less than the above lower limit, the effect of promoting curing may not appear, and if the content exceeds the upper limit, the storability of the prepreg 12 may be reduced.

上記樹脂組成物では、フェノキシ樹脂、ポリイミド樹脂、ポリアミドイミド樹脂、ポリフェニレンオキサイド樹脂、ポリエーテルスルホン樹脂、ポリエステル樹脂、ポリエチレン樹脂、ポリスチレン樹脂などの熱可塑性樹脂、スチレン−ブタジエン共重合体、スチレン−イソプレン共重合体などのポリスチレン系熱可塑性エラストマー、ポリオレフィン系熱可塑性エラストマー、ポリアミド系エラストマー、ポリエステル系エラストマーなどの熱可塑性エラストマ−、ポリブタジエン、エポキシ変性ポリブタジエン、アクリル変性ポリブタジエン、メタクリル変性ポリブタジエンなどのジエン系エラストマーを併用しても良い。   In the above resin composition, phenoxy resin, polyimide resin, polyamideimide resin, polyphenylene oxide resin, polyethersulfone resin, polyester resin, polyethylene resin, polystyrene resin and other thermoplastic resins, styrene-butadiene copolymer, styrene-isoprene copolymer. Polystyrene thermoplastic elastomers such as polymers, polyolefin thermoplastic elastomers, thermoplastic elastomers such as polyamide elastomers and polyester elastomers, and diene elastomers such as polybutadiene, epoxy-modified polybutadiene, acrylic-modified polybutadiene, and methacryl-modified polybutadiene are used in combination. You may do it.

また、上記樹脂組成物には、必要に応じて、顔料、染料、消泡剤、レベリング剤、紫外線吸収剤、発泡剤、酸化防止剤、難燃剤、イオン捕捉剤などの上記成分以外の添加物を添加しても良い。   In addition, additives other than the above components such as pigments, dyes, antifoaming agents, leveling agents, ultraviolet absorbers, foaming agents, antioxidants, flame retardants, and ion scavengers are added to the resin composition as necessary. May be added.

上記樹脂組成物を繊維基材としてのガラスクロスに含浸させて、プリプレグ12を作製する(図2(a))。これにより、誘電特性、高温多湿下での機械的、電気的接続信頼性などの各種特性に優れた半導体装置を製造するのに好適なプリプレグ12を得ることができる。このようなプリプレグ12としては、市販のものでは、住友ベークライト社製のシアネート系のものや三菱瓦斯化学製のビスマレイミドトリアジン系のものがある。   The resin composition is impregnated into a glass cloth as a fiber base material to produce a prepreg 12 (FIG. 2A). Thereby, the prepreg 12 suitable for manufacturing a semiconductor device excellent in various characteristics such as dielectric characteristics, mechanical and electrical connection reliability under high temperature and high humidity can be obtained. As such a prepreg 12, commercially available products include cyanate products manufactured by Sumitomo Bakelite Co., Ltd. and bismaleimide triazine products manufactured by Mitsubishi Gas Chemical.

尚、本実施の形態ではガラスクロス(ガラス繊維基材)が用いられているがこれに限定されるわけでなく、例えば、ポリアミド樹脂繊維、芳香族ポリアミド樹脂繊維、全芳香族ポリアミド樹脂繊維などのポリアミド系樹脂繊維、ポリエステル樹脂繊維、芳香族ポリエステル樹脂繊維、全芳香族ポリエステル樹脂繊維などのポリエステル系樹脂繊維、ポリイミド樹脂繊維、フッ素樹脂繊維などを主成分とする織布または不織布で構成される合成繊維基材、クラフト紙、コットンリンター紙、リンターとクラフトパルプの混抄紙などを主成分とする紙基材などの有機繊維基材などが挙げられる。これらの中でもガラス繊維基材が好ましい。これにより、プリプレグ12の強度、吸水率を向上することができる。また、プリプレグ12の熱膨張係数を小さくすることができる。   In the present embodiment, a glass cloth (glass fiber base material) is used, but is not limited to this. For example, polyamide resin fibers, aromatic polyamide resin fibers, wholly aromatic polyamide resin fibers, etc. Synthesis composed of woven or non-woven fabric mainly composed of polyester resin fiber such as polyamide resin fiber, polyester resin fiber, aromatic polyester resin fiber, wholly aromatic polyester resin fiber, polyimide resin fiber, fluororesin fiber, etc. Examples thereof include organic fiber substrates such as fiber substrates, kraft paper, cotton linter paper, and paper substrates mainly composed of linter and kraft pulp mixed paper. Among these, a glass fiber base material is preferable. Thereby, the intensity | strength of the prepreg 12 and a water absorption rate can be improved. Further, the coefficient of thermal expansion of the prepreg 12 can be reduced.

本実施の形態における樹脂組成物をガラスクロスに含浸させる方法として、例えば、上述の樹脂組成物を用いて樹脂ワニスを調製し、ガラスクロスを樹脂ワニスに浸漬する方法
、各種コーターによる塗布する方法、スプレーによる吹き付ける方法などが挙げられる。これらの中でも、ガラスクロスを樹脂ワニスに浸漬する方法が好ましい。これにより、ガラスクロスに対する樹脂組成物の含浸性を向上することができる。なお、ガラスクロスを樹脂ワニスに浸漬する場合、通常の含浸塗布設備を使用することができる。
As a method of impregnating the glass cloth with the resin composition in the present embodiment, for example, a method of preparing a resin varnish using the resin composition described above, immersing the glass cloth in the resin varnish, a method of applying with various coaters, The method of spraying with a spray etc. is mentioned. Among these, the method of immersing the glass cloth in the resin varnish is preferable. Thereby, the impregnation property of the resin composition with respect to the glass cloth can be improved. In addition, when immersing a glass cloth in a resin varnish, a normal impregnation coating equipment can be used.

上記樹脂ワニスに用いられる溶媒は、上記樹脂組成物中の樹脂成分に対して良好な溶解性を示すことが望ましいが、悪影響を及ぼさない範囲で貧溶媒を使用しても構わない。良好な溶解性を示す溶媒としては、例えばアセトン、メチルエチルケトン、メチルイソブチルケトン、シクロヘキサノン、テトラヒドロフラン、ジメチルホルムアミド、ジメチルアセトアミド、ジメチルスルホキシド、エチレングリコール、セルソルブ系、カルビトール系などが挙げられる。   The solvent used in the resin varnish desirably exhibits good solubility in the resin component in the resin composition, but a poor solvent may be used within a range that does not adversely affect the resin varnish. Examples of the solvent exhibiting good solubility include acetone, methyl ethyl ketone, methyl isobutyl ketone, cyclohexanone, tetrahydrofuran, dimethylformamide, dimethylacetamide, dimethyl sulfoxide, ethylene glycol, cellosolve and carbitol.

上記樹脂ワニスの固形分は、特に限定されないが、上記樹脂組成物の固形分40〜8
0重量%が好ましく、特に50〜65重量% が好ましい。これにより、樹脂ワニスのガ
ラスクロスへの含浸性を更に向上できる。上記ガラスクロスに上記樹脂組成物を含浸させ、所定温度、例えば80〜200度などで乾燥させることによりプリプレグ12を得ることが出来る。
The solid content of the resin varnish is not particularly limited, but the solid content of the resin composition is 40-8.
0 wt% is preferable, and 50 to 65 wt% is particularly preferable. Thereby, the impregnation property to the glass cloth of a resin varnish can further be improved. The prepreg 12 can be obtained by impregnating the glass cloth with the resin composition and drying at a predetermined temperature, for example, 80 to 200 degrees.

プリプレグ12の作製後、プリプレグ12の両面に銅箔23を重ねた後加熱・加圧して、両面銅張積層板20を作製する(図2(b))。
これにより、誘電特性、高温多湿化での機械的、電気的接続信頼性に優れた銅張積層板を得ることができる。
After the preparation of the prepreg 12, the copper foil 23 is stacked on both sides of the prepreg 12, and then heated and pressurized to prepare a double-sided copper-clad laminate 20 (FIG. 2 (b)).
Thereby, the copper clad laminated board excellent in the dielectric property and the mechanical and electrical connection reliability in high temperature and high humidity can be obtained.

ここで、本実施の形態の銅張積層板は、1枚のプリプレグ12を用いて、その上下両面に銅箔23を重ねたが、銅箔23以外の金属箔またはフィルムを重ねてもよい。また、プリプレグ12を2枚以上積層することもできる。プリプレグ12を2枚以上積層するときは、積層したプリプレグ12の最も外側の上下両面もしくは片面に金属箔あるいはフィルムを重ねる。また、上記銅張積層板作製時の加熱温度は、特に限定されないが、120〜220度が好ましく、特に150〜200度が好ましい。また、その加圧する圧力も、特に限定されないが、2〜5MPaが好ましく、特に2.5〜4MPaが好ましい。   Here, although the copper clad laminated board of this Embodiment laminated | stacked copper foil 23 on the upper and lower surfaces using one prepreg 12, you may pile metal foil or films other than copper foil 23. FIG. Also, two or more prepregs 12 can be laminated. When two or more prepregs 12 are laminated, a metal foil or film is laminated on the outermost upper and lower surfaces or one surface of the laminated prepregs 12. Moreover, although the heating temperature at the time of the said copper clad laminated board preparation is not specifically limited, 120-220 degree | times is preferable and especially 150-200 degree | times is preferable. Moreover, the pressure to pressurize is not particularly limited, but is preferably 2 to 5 MPa, and particularly preferably 2.5 to 4 MPa.

上記金属箔を構成する金属としては、銅箔23の他、例えば銅系合金、アルミ及びアルミ系合金、銀及び銀系合金、金及び金系合金、亜鉛及び亜鉛系合金、ニッケル及びニッケル系合金、錫及び錫系合金、鉄および鉄系合金などが挙げられる。また、フィルムとしては、例えばポリエチレン、ポリプロピレン、ポリエチレンテレフタレート、ポリイミド、フッ素系樹脂などを挙げることができる。   Examples of the metal constituting the metal foil include copper foil 23, copper alloy, aluminum and aluminum alloy, silver and silver alloy, gold and gold alloy, zinc and zinc alloy, nickel and nickel alloy. , Tin and tin-based alloys, iron and iron-based alloys, and the like. Examples of the film include polyethylene, polypropylene, polyethylene terephthalate, polyimide, and a fluorine resin.

ここで、プレス積層された銅張積層板に銅張積層板の硬化工程中における最高到達温度以上の加熱処理(アニール)を行う。加熱処理(アニール)の方法としては、銅張積層板の硬化工程中における最高到達温度以上の加熱処理ができるものであれば特に限定はされない。前記銅張積層板作製後に積層装置から取り出してオーブンで加熱処理する方法、積層装置であるプレス熱盤に挟みこんだ状態で圧力、温度をかける方法などが挙げられる。より好ましくは前記銅張積層板作製に引き続き連続処理にて、プレス熱盤に挟みこんだ状態で圧力を0〜9kg/cm2で一定時間制御して銅張積層板の硬化工程中における最高
到達温度以上の温度をかけ続ける方法である。
アニールの温度としては積層時の最高温度すなわち樹脂硬化温度以上で行うことが好ましい。プレス積層時の温度以上でアニールすることによりプレスにより蓄積された歪が開放されることで、その後の熱履歴による寸法変動を抑制する効果が得られる。
Here, a heat treatment (annealing) at or above the maximum temperature achieved during the curing process of the copper clad laminate is performed on the press clad copper clad laminate. The method for the heat treatment (annealing) is not particularly limited as long as the heat treatment can be performed at a temperature equal to or higher than the highest temperature during the curing process of the copper clad laminate. Examples include a method in which the copper-clad laminate is taken out from the laminating apparatus and heat-treated in an oven, and a method in which pressure and temperature are applied in a state of being sandwiched between press heating plates that are laminating apparatuses. More preferably, in the continuous process following the preparation of the copper-clad laminate, the pressure is controlled at a time of 0 to 9 kg / cm 2 for a certain period of time while being sandwiched in a press hot platen, and the maximum reached during the curing process of the copper-clad laminate This is a method of continuously applying a temperature higher than the temperature.
The annealing temperature is preferably higher than the maximum temperature during lamination, that is, the resin curing temperature. By annealing at a temperature equal to or higher than the temperature at the time of press lamination, the strain accumulated by the press is released, so that an effect of suppressing dimensional variation due to subsequent thermal history can be obtained.

銅張積層板の作製後、その所要箇所に、例えば機械的ドリルを用いて、スルーホール2
1を形成した後(図2(c))、無電解銅めっきでスルーホール21内部と銅箔23表面に1μm厚の薄い無電解銅24を被膜する(図2(d))。これにより、導体層14(図1)を形成する。更に、電解銅めっきで後述の半導体チップ搭載面側にある無電解銅24上に10μm以上の厚みで銅25を厚付けするパネルメッキを行う(図2(e))。尚、本実施の形態では、無電解銅24の厚みは1μm、銅25の厚みは10μm以上の厚みとしたが、これに限定されるものではない。
After producing the copper-clad laminate, the through-hole 2 is applied to the required location using, for example, a mechanical drill.
After forming 1 (FIG. 2C), a thin electroless copper 24 having a thickness of 1 μm is coated on the inside of the through hole 21 and the surface of the copper foil 23 by electroless copper plating (FIG. 2D). Thereby, the conductor layer 14 (FIG. 1) is formed. Further, panel plating for thickening copper 25 to a thickness of 10 μm or more is performed on the electroless copper 24 on the semiconductor chip mounting surface side described later by electrolytic copper plating (FIG. 2E). In the present embodiment, the electroless copper 24 has a thickness of 1 μm and the copper 25 has a thickness of 10 μm or more, but the present invention is not limited to this.

次に、銅25の表面にレジスト26塗布をした後、回路パターンのマスク27を重ねてUV露光を行う(図2(f))。例えば、レジスト26がポジ型であるときは、有機溶剤を含む現像液を用いて現像することにより、レジスト26のUV照射されなかった部分(非露光部分)が配線パターンとして残る(図2(g))。
その後、パターニングされたレジスト26をマスクにして、例えばウエットエッチングにより、露出している部分の銅25を除去した後(図2(h))、レジスト26を剥離して除去することで、プリプレグ12のチップ搭載側に所要の配線パターン15を形成する(図2(i))。
Next, after a resist 26 is applied to the surface of the copper 25, a mask 27 having a circuit pattern is overlapped and UV exposure is performed (FIG. 2 (f)). For example, when the resist 26 is a positive type, by developing using a developer containing an organic solvent, a portion of the resist 26 that has not been irradiated with UV (non-exposed portion) remains as a wiring pattern (FIG. 2G )).
Thereafter, using the patterned resist 26 as a mask, the exposed portion of the copper 25 is removed by, for example, wet etching (FIG. 2H), and then the resist 26 is peeled off and removed, thereby removing the prepreg 12. A required wiring pattern 15 is formed on the chip mounting side (FIG. 2 (i)).

図3は、インターポーザー11を用いた半導体装置の製造工程を説明するのに用いられる図である。
図3において、まず、インターポーザー11の配線パターン15上の半導体チップ搭載領域にエポキシ系樹脂などの接着剤30を塗布する(図3(a))。その後、搭載すべき半導体チップ31の裏面(電極が形成されている側と反対側の面)を下にして、接着剤30により上記半導体チップ搭載領域に半導体チップ31を接着後、半導体チップ31の電極と導電層14とを、配線パターン15を介して、例えばAuのボンディングワイヤ32により電気的に接続する(図3(b))。
FIG. 3 is a diagram used for explaining a manufacturing process of a semiconductor device using the interposer 11.
In FIG. 3, first, an adhesive 30 such as an epoxy resin is applied to the semiconductor chip mounting region on the wiring pattern 15 of the interposer 11 (FIG. 3A). Thereafter, the semiconductor chip 31 is bonded to the semiconductor chip mounting region by the adhesive 30 with the back surface of the semiconductor chip 31 to be mounted (the surface opposite to the side where the electrodes are formed) facing down, The electrode and the conductive layer 14 are electrically connected to each other through, for example, an Au bonding wire 32 through the wiring pattern 15 (FIG. 3B).

次に、半導体チップ31及びボンディングワイヤ32を封止樹脂33により封止し、その後加熱することにより封止樹脂33を硬化させる(図3(c))。ここで、封止樹脂33は半導体チップ31の少なくとも上部及び側面、より具体的にはボンディングワイヤ32を封止すればよく、図3(c)に示すように、インターポーザー11の半導体チップ搭載面全面を封止する形態に限定されるものではない。
その後、インターポーザー11の半導体チップ搭載面と反対側にPbフリーの半田ボール34(融点:217度)を載せ、リフロー装置を用いてリフロー処理を行うことによりインターポーザーに半田ボール34を接合して(図3(d))、半導体装置が製造される。このリフロー処理において、リフロー装置は、最高温度が260度となるように温度設定される。
Next, the semiconductor chip 31 and the bonding wire 32 are sealed with a sealing resin 33, and then the sealing resin 33 is cured by heating (FIG. 3C). Here, the sealing resin 33 may seal at least the upper and side surfaces of the semiconductor chip 31, more specifically, the bonding wires 32. As shown in FIG. 3C, the semiconductor chip mounting surface of the interposer 11 is used. It is not limited to the form which seals the whole surface.
Thereafter, a Pb-free solder ball 34 (melting point: 217 degrees) is placed on the side opposite to the semiconductor chip mounting surface of the interposer 11, and the solder ball 34 is joined to the interposer by performing a reflow process using a reflow device. (FIG. 3D), a semiconductor device is manufactured. In this reflow process, the temperature of the reflow apparatus is set so that the maximum temperature is 260 degrees.

次に、本発明を実施例及び比較例により説明するが、本発明はこれに限定されるものではない。
(実施例1)
(1)銅張積層板の作製
ノボラック型シアネート樹脂(ロンザジャパン株式会社製、プリマセットPT−30、平均分子量約700)19.7重量部、ビフェニルジメチレン型エポキシ樹脂(日本化薬株式会社製、NC−3000H、エポキシ当量275)11重量部、ビフェニルジメチレン型フェノール樹脂(明和化成株式会社製、MEH−7851−3H、水酸基当量230)9重量部、およびエポキシシラン型カップリング剤(GE東芝シリコーン株式会社製、A−187)0.3重量部をメチルエチルケトンに常温で溶解し、球状溶融シリカ(株式会社アドマテックス社製、球状溶融シリカ、SO−25R、平均粒径0.5μm)60重量部を添加し、高速攪拌機を用いて10分攪拌して、樹脂ワニスを得た。
上述の樹脂ワニスをガラスクロス(厚さ94μm、日東紡績製、WEA−2116)に
含浸し、150度の加熱炉で2分間乾燥して、ワニス固形分が約50重量%のプリプレグを得た。 上述のプリプレグの両面に18μmの銅箔を重ねて、圧力4MPa、温度200度で2時間加熱加圧成形することによって、厚さ0.2mmの銅張積層板を得た。さらに、銅張積層板の硬化工程における最高到達温度以上の加熱処理として、硬化工程後にプレス熱盤に挟み込み、圧力0.3Mpa、240度1時間の処理を行った。
(2)インターポーザーの作製
上記方法により製造された銅張積層板を用いて、配線パターン、レジストを有するインターポーザーを作製した。
(3)半導体装置の作製
上記方法により製造されたインターポーザーに半導体チップをマウントし、ボンディングワイヤで接続した後、封止樹脂で半導体チップ及びボンディングワイヤを0.6mmの厚みで封止し、175度で4時間加熱して硬化させるポストモールドキュア処理を行い、さらに、Pbフリーの半田ボール(千住金属株式会社製、融点217度)を上記インターポーザーの半導体チップ搭載面とは反対側の面に載せて、上記図4の加熱条件で加熱するリフロー工程を行い、半導体装置とした。二次実装して150度で8時間乾燥させる乾燥処理を行った。
Next, although an example and a comparative example explain the present invention, the present invention is not limited to this.
Example 1
(1) Production of copper clad laminate Novolak-type cyanate resin (Lonza Japan Co., Ltd., Primaset PT-30, average molecular weight of about 700) 19.7 parts by weight, biphenyldimethylene type epoxy resin (Nippon Kayaku Co., Ltd.) NC-3000H, epoxy equivalent 275) 11 parts by weight, biphenyl dimethylene type phenol resin (Maywa Kasei Co., Ltd., MEH-7851-3H, hydroxyl equivalent 230) 9 parts by weight, and epoxy silane type coupling agent (GE Toshiba) Silicone Co., Ltd., A-187) 0.3 parts by weight dissolved in methyl ethyl ketone at room temperature, spherical fused silica (manufactured by Admatechs Co., Ltd., spherical fused silica, SO-25R, average particle size 0.5 μm) 60 wt. Part was added and stirred for 10 minutes using a high-speed stirrer to obtain a resin varnish.
The above-mentioned resin varnish was impregnated into a glass cloth (thickness 94 μm, manufactured by Nitto Boseki Co., Ltd., WEA-2116) and dried for 2 minutes in a 150 ° C. heating furnace to obtain a prepreg having a varnish solid content of about 50% by weight. A copper-clad laminate having a thickness of 0.2 mm was obtained by stacking 18 μm copper foils on both sides of the above prepreg and performing heat-pressure molding at a pressure of 4 MPa and a temperature of 200 degrees for 2 hours. Further, as a heat treatment at a temperature not lower than the highest temperature in the curing process of the copper clad laminate, it was sandwiched in a press hot platen after the curing process and subjected to a pressure of 0.3 Mpa and 240 degrees for 1 hour.
(2) Production of interposer Using the copper clad laminate produced by the above method, an interposer having a wiring pattern and a resist was produced.
(3) Production of Semiconductor Device After mounting a semiconductor chip on the interposer manufactured by the above method and connecting with a bonding wire, the semiconductor chip and the bonding wire are sealed with a thickness of 0.6 mm with a sealing resin. Post mold cure treatment to cure by heating for 4 hours at a temperature, and further Pb-free solder balls (Senju Metal Co., Ltd., melting point 217 degrees) on the surface opposite to the semiconductor chip mounting surface of the interposer Then, a reflow process of heating under the heating conditions of FIG. 4 was performed to obtain a semiconductor device. The secondary mounting was performed, and the drying process of drying at 150 degrees for 8 hours was performed.

<評価方法>
<寸法変化量>
リフロー工程前後の寸法変化測定方法については、銅張積層板を250mm角サイズに裁断し、四隅の端辺から10mm内側に入った付近に、ドリル加工にて0.1mmφの穴を開けた。つぎに精密寸法測定機(ミツトヨ製 QUICK VISION QVX404)にて各辺に平行な2点の穴中心間距離を測定し記録した。これを四辺すべてについて行った。つぎにMax260度の窒素雰囲気下でリフロー処理を行った。リフロー工程後の銅張積層板を十分に冷却した後、前記と同様に精密寸法測定機で穴中心間距離を測定記録した。リフロー工程前の穴中心間距離とリフロー工程後の穴中心間距離から寸法変化率を求めた。評価は、0.04%以上変化したのものを×、0.04%以下のものを○とした。
<Evaluation method>
<Dimensional change>
About the dimensional change measuring method before and after the reflow process, the copper-clad laminate was cut into a 250 mm square size, and a hole with a diameter of 0.1 mm was formed by drilling in the vicinity of 10 mm inside from the end of the four corners. Next, the distance between the center of two holes parallel to each side was measured and recorded with a precision dimension measuring machine (QUICK VISION QVX404 manufactured by Mitutoyo). This was done for all four sides. Next, reflow treatment was performed in a nitrogen atmosphere at Max 260 degrees. After sufficiently cooling the copper-clad laminate after the reflow process, the distance between the hole centers was measured and recorded with a precision dimension measuring machine as described above. The dimensional change rate was calculated from the distance between the hole centers before the reflow process and the distance between the hole centers after the reflow process. In the evaluation, x was changed by 0.04% or more, and o was 0.04% or less.

<線膨張係数測定>
上記作製したインターポーザーを規定のサイズ(幅3mm×長さ20mm)に切り出し、TMA装置(TAインスツルメント社製TMA2940)を用いて線膨張係数を昇温10℃/分、引っ張りモードにて変位量を測定した。Tg以下の線膨張係数α1は50℃から100℃の変位量の平均で判定し、Tg以上の線膨張係数α2はTg〜Tg+20℃の変位量の平均で判定した。
<Tg測定>
ガラス転移点TgはISO−11359−2に準拠して測定した。上記作製したインターポーザーを規定のサイズ(5mm角)に切り出し、TMA装置(TAインスツルメント社製TMA2940)を用いて、昇温5℃/分、押しモードにて厚み方向の変位量を測定した。そして、温度と、サンプルの厚みの変位量とを示す曲線のガラス転移点前後の曲線の接線をとり、この接線の交点からガラス転移点を算出した。
<弾性率測定>
上記作製したインターポーザーを規定のサイズ(幅5mm×長さ30mm)に切り出し、動的粘弾性測定装置(TAインスツルメント社製DMA2980)を用いて5℃/分の割合で昇温しながら、周波数1Hzの歪みを与えて動的粘弾性の測定を行った。
<Measurement of linear expansion coefficient>
The above-prepared interposer was cut into a specified size (width 3 mm x length 20 mm), and linear expansion coefficient was displaced in a tensile mode at a temperature increase of 10 ° C / min using a TMA apparatus (TMA2940 manufactured by TA Instruments). The amount was measured. The linear expansion coefficient α1 of Tg or less was determined by the average displacement amount from 50 ° C. to 100 ° C., and the linear expansion coefficient α2 of Tg or more was determined by the average displacement amount of Tg to Tg + 20 ° C.
<Tg measurement>
The glass transition point Tg was measured according to ISO-11359-2. The produced interposer was cut out to a prescribed size (5 mm square), and the displacement in the thickness direction was measured at a temperature increase of 5 ° C./min and in a pushing mode using a TMA apparatus (TAMA2940 manufactured by TA Instruments). . And the tangent of the curve before and behind the glass transition point of the curve which shows temperature and the displacement amount of the thickness of a sample was taken, and the glass transition point was computed from the intersection of this tangent.
<Elastic modulus measurement>
While cutting out the produced interposer into a prescribed size (width 5 mm × length 30 mm) and using a dynamic viscoelasticity measuring device (DMA 2980 manufactured by TA Instruments), the temperature was increased at a rate of 5 ° C./min. Dynamic viscoelasticity was measured by applying a strain of 1 Hz.

<半導体装置の反り>
上記半導体装置作製時のリフロー工程前後の反り量をレーザスキャンにより測定した。ここで反り量とは、半導体装置の両端を基準位置としたときの表面の高さをいい、5個のサンプルの平均値から算出した。評価基準としては、反っているものを×、反っていない
ものを○として、二次実装後に接合できたものを○、できなかったものを×として表1に
示した。
<Warpage of semiconductor device>
The amount of warpage before and after the reflow process at the time of manufacturing the semiconductor device was measured by laser scanning. Here, the amount of warpage refers to the height of the surface when both ends of the semiconductor device are used as reference positions, and was calculated from the average value of five samples. The evaluation criteria are shown in Table 1 as x for those that warped, ○ for those that did not warp, ○ for those that could be joined after secondary mounting, and x for those that could not.

(実施例2、3)
実施例1で作製した銅張積層板の硬化工程における最高到達温度以上の加熱処理条件である圧力0.3Mpa、240度1時間を変更し、実施例2では圧力0.3Mpa、220度1時間の処理とし、実施例3ではプレス熱盤でなく220度1時間のオーブンでの熱処理(無荷重)を行った。その他は、実施例1と同様にインターポーザー、半導体装置を作製し、実施例1と同様に評価した。評価結果は、表1に示した。
(比較例1)
実施例1で作製した銅張積層板の硬化工程における最高到達温度以上の加熱処理として、240度1時間の処理を変更し、実施例2では220度1時間の処理、実施例3では220度1時間のオーブンでの熱処理を行った。その他は、実施例1と同様にインターポーザー、半導体装置を作製し、実施例1と同様に評価した。評価結果は、表1に示した。
(比較例2)
実施例1の銅張積層板の作製で、銅張積層板の硬化工程後に、硬化工程における最高到達温度以上の加熱処理を行わない銅張積層板を使用し、その他は、実施例1と同様にインターポーザー、半導体装置を作製し、実施例1と同様に評価した。評価結果は、表1に示した。
(Examples 2 and 3)
The pressure 0.3 Mpa, 240 degrees 1 hour, which is a heat treatment condition higher than the highest temperature in the curing process of the copper clad laminate produced in Example 1, is changed. In Example 2, the pressure 0.3 Mpa, 220 degrees 1 hour is changed. In Example 3, heat treatment (no load) was performed in an oven at 220 ° C. for 1 hour instead of the press hot platen. Otherwise, an interposer and a semiconductor device were produced in the same manner as in Example 1 and evaluated in the same manner as in Example 1. The evaluation results are shown in Table 1.
(Comparative Example 1)
As a heat treatment at or above the maximum temperature achieved in the curing step of the copper clad laminate produced in Example 1, the treatment at 240 degrees 1 hour was changed, the treatment at 220 degrees 1 hour in Example 2, and 220 degrees in Example 3. Heat treatment was performed in an oven for 1 hour. Otherwise, an interposer and a semiconductor device were produced in the same manner as in Example 1 and evaluated in the same manner as in Example 1. The evaluation results are shown in Table 1.
(Comparative Example 2)
In the production of the copper-clad laminate of Example 1, a copper-clad laminate that is not subjected to heat treatment at a temperature higher than the highest temperature in the curing process after the curing process of the copper-clad laminate is used. An interposer and a semiconductor device were prepared and evaluated in the same manner as in Example 1. The evaluation results are shown in Table 1.

Figure 2009094217
Figure 2009094217

本発明の実施の形態に係る製造方法により製造されたインターポーザーの断面図である。It is sectional drawing of the interposer manufactured by the manufacturing method which concerns on embodiment of this invention. 図1のインターポーザーの製造工程を説明するのに用いられる図である。It is a figure used for demonstrating the manufacturing process of the interposer of FIG. インターポーザーを用いた半導体装置の製造工程を説明するのに用いられる図である。It is a figure used for demonstrating the manufacturing process of the semiconductor device using an interposer. 加熱処理時の加熱温度プロファイルを示すグラフである。It is a graph which shows the heating temperature profile at the time of heat processing.

符号の説明Explanation of symbols

11 インターポーザー
12 プリプレグ
14 導体層
15 配線パターン
11 Interposer 12 Prepreg 14 Conductor Layer 15 Wiring Pattern

Claims (6)

複数層の導体回路を有する半導体装置用プリント配線板を用いて作製した半導体装置において、半導体装置用プリント配線板のリフロー工程前後での寸法変化量が0.04%以下であることを特徴とする半導体装置。 In a semiconductor device manufactured using a printed wiring board for a semiconductor device having a plurality of layers of conductor circuits, the dimensional change before and after the reflow process of the printed wiring board for a semiconductor device is 0.04% or less. Semiconductor device. 半導体装置用プリント配線板のガラス転移温度(Tg)以下での平均線膨張係数が3ppm/℃以上、12ppm/℃以下であることを特徴とする請求項1記載の半導体装置。 2. The semiconductor device according to claim 1, wherein an average linear expansion coefficient at a glass transition temperature (Tg) or lower of the printed wiring board for a semiconductor device is 3 ppm / ° C. or higher and 12 ppm / ° C. or lower. 半導体装置用プリント配線板の室温での弾性率が1Gpa以上30GPa以下であることを特徴とする請求項1または2記載の半導体装置。 The semiconductor device according to claim 1 or 2, wherein the printed circuit board for a semiconductor device has an elastic modulus at room temperature of 1 GPa to 30 GPa. 半導体装置用プリント配線板が、少なくともシアネート樹脂・エポキシ樹脂・硬化剤を含む銅張積層板を用いて作製されていることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。 4. The semiconductor device according to claim 1, wherein the printed wiring board for a semiconductor device is manufactured using a copper-clad laminate including at least a cyanate resin, an epoxy resin, and a curing agent. . 請求項1〜4のいずれかに使用されることを特徴とする半導体装置用プリント配線板。 A printed wiring board for a semiconductor device, which is used in any one of claims 1 to 4. 請求項1〜4のいずれかに使用されることを特徴とする銅張積層板。 The copper clad laminated board used for any one of Claims 1-4.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104349599A (en) * 2013-08-06 2015-02-11 味之素株式会社 A manufacturing method of a part mounting substrate
US8975529B2 (en) 2010-03-31 2015-03-10 Kyocera Corporation Interposer and electronic device using the same
JP2015157467A (en) * 2014-02-24 2015-09-03 サムソン エレクトロ−メカニックス カンパニーリミテッド. Method of producing copper-clad laminate
JP2020128046A (en) * 2019-02-08 2020-08-27 住友ベークライト株式会社 Prepreg, print wiring boad, and semiconductor device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01231392A (en) * 1988-03-11 1989-09-14 Toshiba Chem Corp Printed wiring board
JP2001033453A (en) * 1999-07-26 2001-02-09 Eiken Chem Co Ltd Measuring method for ligand
JP2001260241A (en) * 2000-03-17 2001-09-25 Sumitomo Bakelite Co Ltd Method for manufacturing laminate sheet
JP2002280742A (en) * 2001-03-16 2002-09-27 Hitachi Chem Co Ltd Multilayer printed wiring board and its manufacturing method
JP2004143234A (en) * 2002-10-23 2004-05-20 Du Pont Toray Co Ltd Polyamic acid composition, polyimide blend film, its manufacturing method, and metal wiring circuit board made by using it as base material
JP2005314669A (en) * 2004-03-30 2005-11-10 Du Pont Toray Co Ltd Polyimide film and copper-clad laminate using the same as substrate
JP2007194603A (en) * 2005-12-19 2007-08-02 Du Pont Toray Co Ltd Flexible printed wiring board, and manufacturing method thereof

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01231392A (en) * 1988-03-11 1989-09-14 Toshiba Chem Corp Printed wiring board
JP2001033453A (en) * 1999-07-26 2001-02-09 Eiken Chem Co Ltd Measuring method for ligand
JP2001260241A (en) * 2000-03-17 2001-09-25 Sumitomo Bakelite Co Ltd Method for manufacturing laminate sheet
JP2002280742A (en) * 2001-03-16 2002-09-27 Hitachi Chem Co Ltd Multilayer printed wiring board and its manufacturing method
JP2004143234A (en) * 2002-10-23 2004-05-20 Du Pont Toray Co Ltd Polyamic acid composition, polyimide blend film, its manufacturing method, and metal wiring circuit board made by using it as base material
JP2005314669A (en) * 2004-03-30 2005-11-10 Du Pont Toray Co Ltd Polyimide film and copper-clad laminate using the same as substrate
JP2007194603A (en) * 2005-12-19 2007-08-02 Du Pont Toray Co Ltd Flexible printed wiring board, and manufacturing method thereof

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8975529B2 (en) 2010-03-31 2015-03-10 Kyocera Corporation Interposer and electronic device using the same
CN104349599A (en) * 2013-08-06 2015-02-11 味之素株式会社 A manufacturing method of a part mounting substrate
KR20150017297A (en) * 2013-08-06 2015-02-16 아지노모토 가부시키가이샤 Process for producing component mounting substrate
JP2015032795A (en) * 2013-08-06 2015-02-16 味の素株式会社 Manufacturing method of component mounting substrate
TWI620613B (en) * 2013-08-06 2018-04-11 味之素股份有限公司 Manufacturing method of component mounting substrate, thermosetting resin composition, prepreg, multilayer printed wiring board, and component mounting substrate
KR102259476B1 (en) * 2013-08-06 2021-06-03 아지노모토 가부시키가이샤 Process for producing component mounting substrate
JP2015157467A (en) * 2014-02-24 2015-09-03 サムソン エレクトロ−メカニックス カンパニーリミテッド. Method of producing copper-clad laminate
JP2020128046A (en) * 2019-02-08 2020-08-27 住友ベークライト株式会社 Prepreg, print wiring boad, and semiconductor device
JP7363041B2 (en) 2019-02-08 2023-10-18 住友ベークライト株式会社 Prepreg, printed wiring boards, and semiconductor devices

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