JP2009088016A - 半導体レーザ素子 - Google Patents

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Abstract

【課題】エピダウン実装の場合に半導体レーザ素子のキャパシタの電気容量を低減すること。
【解決手段】半絶縁性ＩｎＰ埋め込み領域１６及び半絶縁性ＩｎＰ埋め込み領域１８ａと、半導体領域５とは、ＩｎＰクラッド層２２からＩｎＰ領域３ａに延びており、半導体領域５は、半絶縁性ＩｎＰ埋め込み領域１６及び半絶縁性ＩｎＰ埋め込み領域１８ａに挟まれており、半導体領域５の複数の層は、第２の表面２２ｂの法線方向に堆積されており、ＩｎＰクラッド層２２、ＩｎＰ領域３ａ及びＩｎＰ領域３ｂ、ＩｎＰクラッド層２０は同じ導電型を有している。
【選択図】図１

Description

本発明は、半導体レーザ素子に関する。
特許文献１には、半絶縁性埋込ヘテロ構造（ＳＨ−ＢＨ構造；Semi-Insulating Buried Heterostructure）を有する半導体レーザ素子が記載されている。この半導体レーザ素子には、ｎ側電極と、このｎ側電極上に順次堆積されたｎ型ＩｎＰ基板、ｎ型ＩｎＰバッファ層及びｎ型クラッド層とが設けられている。そして、このｎ型クラッド層上には、二つの半絶縁性ＩｎＰ埋込層と、これらの半絶縁性ＩｎＰ埋込層に挟まれたＡｌＧａＩｎＡｓ／ＡｌＧａＩｎＡｓ歪多重量子井戸活性層等の複数の半導体層とを含む半絶縁性埋込ヘテロ構造を有する。そして、この半絶縁性埋込ヘテロ構造上にｐ側電極が設けられている。
特開２００６−２８６８０９号公報
しかし、このような半絶縁性埋込ヘテロ構造上に形成されたｐ側電極をサブマウントに固定する所謂エピダウン実装の場合、半導体レーザ素子の放熱性は向上する。しかし、ｐ側電極は、エピダウン実装により半導体レーザ素子とサブマウントとの接合部分の一面に設けられているので、このｐ側電極と、ｐ側電極とは反対側にある半導体レーザ素子の一面に設けられたｎ側電極と、ｐ側電極及びｎ側電極により挟まれた半絶縁性ＩｎＰ埋込層と、がキャパシタを構成する。このため、このキャパシタにより半導体レーザ素子の変調帯域は制限を受ける。キャパシタの電気容量が大きいほど、半導体レーザ素子の変調帯域に対する影響も大きい。そこで本発明の目的は、エピダウン実装の場合に半導体レーザ素子のキャパシタの電気容量を低減することである。
本発明の半導体レーザ素子は、第１の半導体クラッド層と、前記第１の半導体クラッド層の主面上に設けられており、該主面に沿って順に配列された第１の半導体埋め込み領域、第１の半導体領域、第２の半導体埋め込み領域及び第２の半導体領域を有する半導体層と、前記第１の半導体埋め込み領域及び前記第１の半導体領域上に設けられた第２の半導体クラッド層と、前記第２の半導体クラッド層上に設けられた第１の半導体基板と、前記第１の半導体基板上に設けられた第１の電極と、前記第２の半導体領域上に設けられた第３の半導体クラッド層と、前記第３の半導体クラッド層上に設けられた第２の半導体基板と、前記第２の半導体基板上に設けられた第２の電極とを備え、前記第１及び第２の半導体埋め込み領域は前記第１の半導体領域に電流を閉じ込めるように配置されており、前記第２の半導体クラッド層と前記第３の半導体クラッド層とは互いに離隔しており、前記第１の半導体領域はｐ層とｎ層との間に設けられた活性層が含まれており、前記第１〜第３の半導体クラッド層、前記第１及び第２の半導体基板及び前記第２の半導体領域は同じ導電型を有している。
また、本発明では、前記第１及び第２の半導体埋め込み領域は半絶縁性を有する。従って、第２の半導体領域から半導体埋め込み層へのキャリアの滲み出しが抑制できる。これにより、第２の半導体領域に流れるキャリアが効率よく活性層に注入される。
本発明によれば、第１のクラッド層上に設けられた半導体層上に第１及び第２の電極が共に設けられている。従って、本発明は、エピダウン実装された従来の半導体レーザ素子の有するキャパシタ、すなわち、エピダウン実装により半導体レーザ素子とサブマウントとの接合部分の一面に拡がっているｐ側電極と、ｐ側電極とは反対側にある半導体レーザ素子の一面に設けられたｎ側電極と、ｐ側電極及びｎ側電極により挟まれた半絶縁性ＩｎＰ埋込層とにより構成されるキャパシタを含まない。よって、本発明の場合、エピダウン実装時における半導体レーザ素子の電気容量は、従来に比較して低減される。従って、本発明は、前記第１及び第２の電極により挟まれた、前記第１及び第２の半絶縁性半導体埋め込み領域によりキャパシタが構成される。よって、本発明の場合、エピダウン実装時における半導体レーザ素子の電気容量は、エピダウン実装された従来の半導体レーザ素子の有するキャパシタ、すなわち、エピダウン実装により半導体レーザ素子とサブマウントとの接合部分の一面に拡がっているｐ側電極と、ｐ側電極とは反対側にある半導体レーザ素子の一面に設けられたｎ側電極と、ｐ側電極及びｎ側電極により挟まれた半絶縁性ＩｎＰ埋込層とにより構成されるキャパシタと比較して、キャパシタの面積を小さくとることが可能なためキャパシタの電気容量が低減される。
また、本発明では、前記第１の半導体領域はトンネル接合を有する。このトンネル接合を介して第１の半導体領域の活性層にキャリアが注入可能となる。
本発明によれば、エピダウン実装の場合に半導体レーザ素子のキャパシタの電気容量が低減できる。
以下、図面を参照して、本発明に係る好適な実施形態について詳細に説明する。なお、図面の説明において、可能な場合には、同一要素には同一符号を付し、重複する説明を省略する。まず、図１及び図２を参照して、実施形態に係る半導体レーザ素子１の構成を説明する。図１は、半導体レーザ素子１の外観を示す斜視図であり、図２は、半導体レーザ素子１の構造を説明するための図である。半導体レーザ素子１は、ＩｎＰ領域３ａ、ＩｎＰ領域３ｂ、半導体層１５、ＩｎＰクラッド層２２（第１の半導体クラッド層）、金属膜２４、電極２６ａ（第１の電極）及び電極２６ｂ（第２の電極）を備える。ＩｎＰクラッド層２２は、金属膜２４の設けられた第１の表面２２ａと、この第１の表面２２ａの反対側の第２の表面２２ｂ（主面）とを有する。
金属膜２４は、第１の表面２２ａと同様の面積を有している。金属膜２４は、図２（Ａ）に示すようにサブマウント３０の表面３０ａ上に搭載可能であり、表面３０ａを介してサブマウント３０に半田により接合可能である。従って、半導体レーザ素子１は、サブマウント３０に対しエピダウン実装可能なので、半導体レーザ素子１に対する電流供給によって生じる温度上昇が抑制できる。なお、金属膜２４を設けずに、半導体レーザ素子１とサブマウント３０とを樹脂等を用いて接合する構成であってもよい。
半導体層１５は、第２の表面２２ｂ上に設けられている。ＩｎＰ領域３ａとＩｎＰ領域３ｂとは、半導体層１５上に設けられており、互いに離隔している。電極２６ａは、ＩｎＰ領域３ａ上に設けられており、電極２６ｂは、ＩｎＰ領域３ｂ上に設けられている。
半導体層１５は、電流狭窄領域１９及びＩｎＰクラッド層２０（第２の半導体領域）を有する。電流狭窄領域１９は、ＩｎＰ領域３ａとＩｎＰクラッド層２２との間に設けられており、ＩｎＰクラッド層２０は、ＩｎＰ領域３ｂとＩｎＰクラッド層２２との間に設けられている。電流狭窄領域１９は、半導体領域５（第１の半導体領域）、半絶縁性ＩｎＰ埋め込み領域１６（第１の半導体埋め込み領域）及び半絶縁性ＩｎＰ埋め込み領域１８ａ（第２の半導体埋め込み領域）を有する。第２の表面２２ｂ上には、半絶縁性ＩｎＰ埋め込み領域１６、半導体領域５、半絶縁性ＩｎＰ埋め込み領域１８ａ及びＩｎＰクラッド層２０が、第２の表面２２ｂに沿ってｙ軸方向にこの順に配置されている。また、半絶縁性ＩｎＰ埋め込み領域１６は幅Ｄ１を有しており、半絶縁性ＩｎＰ埋め込み領域１６の幅については、ＩｎＰクラッド層４ａに接する部分が幅Ｄ２となっている。なお、この幅Ｄ１，Ｄ２は、溝２３ａの延びる向きに対して垂直に延びている。
半導体領域５、半絶縁性ＩｎＰ埋め込み領域１６及び半絶縁性ＩｎＰ埋め込み領域１８ａは、何れも、ＩｎＰクラッド層２２からＩｎＰ領域３ａに延びている。半導体領域５は、半絶縁性ＩｎＰ埋め込み領域１６及び半絶縁性ＩｎＰ埋め込み領域１８ａに挟まれており、半絶縁性ＩｎＰ埋め込み領域１６と半絶縁性ＩｎＰ埋め込み領域１８ａとは、半導体領域５に電流を閉じ込めるように配置されている。半導体領域５は、トンネル接合層６ａ、ＩｎＧａＡｓＰ−ＳＣＨ層８ａ（SCH：Separate Confinement Heterostructure）、ＩｎＧａＡｓＰ−ＭＱＷ活性層１０ａ（MQW：Muti-Quantum Well）、ＩｎＧａＡｓＰ−ＳＣＨ層１２ａ及びＩｎＰ層１４ａを有しており、これらＩｎＰ層１４ａ、ＩｎＧａＡｓＰ−ＳＣＨ層１２ａ、ＩｎＧａＡｓＰ−ＭＱＷ活性層１０ａ、ＩｎＧａＡｓＰ−ＳＣＨ層８ａ及びトンネル接合層６ａは、ＩｎＰクラッド層２２上において、第２の表面２２ｂの法線方向（ＩｎＰクラッド層２２とＩｎＰ領域３ａとを結ぶ方向であり、ｚ軸方向）に順次堆積されている。
半絶縁性ＩｎＰ埋め込み領域１６及び半絶縁性ＩｎＰ埋め込み領域１８ａは、例えばＦｅがドープされており半絶縁性を有する。半絶縁性ＩｎＰ埋め込み領域１６及び半絶縁性ＩｎＰ埋め込み領域１８ａのそれぞれの幅（ｙ軸方向の長さであり、以下同様）は、金属膜２４の幅よりも小さい。半絶縁性ＩｎＰ埋め込み領域１６の表面の面積及び半絶縁性ＩｎＰ埋め込み領域１８ａの表面の面積は、何れも、金属膜２４の表面の面積よりも小さい。電極２６ａの幅は、半絶縁性ＩｎＰ埋め込み領域１６及び半絶縁性ＩｎＰ埋め込み領域１８ａのそれぞれの幅よりも小さい。電極２６ａの表面の面積は、半絶縁性ＩｎＰ埋め込み領域１６の表面の面積及び半絶縁性ＩｎＰ埋め込み領域１８ａの表面の面積よりも小さい。
ＩｎＰ領域３ａは、電流狭窄領域１９上に設けられている半導体メサである。ＩｎＰ領域３ａは、ＩｎＰクラッド層４ａ（第２の半導体クラッド層）及びＩｎＰ基板２ａ（第１の半導体基板）を有する。ＩｎＰクラッド層４ａは、半導体領域５及び半絶縁性ＩｎＰ埋め込み領域１６上に設けられており、ＩｎＰクラッド層４ａの一部は、半絶縁性ＩｎＰ埋め込み領域１８ａに接している。ＩｎＰ基板２ａは、ＩｎＰクラッド層４ａ上に設けられている。ＩｎＰ領域３ｂは、ＩｎＰクラッド層２０上に設けられている半導体メサである。ＩｎＰ領域３ｂは、ＩｎＰクラッド層４ｂ（第３の半導体クラッド層）及びＩｎＰ基板２ｂ（第２の半導体基板）を有する。ＩｎＰクラッド層４ｂは、ＩｎＰクラッド層２０上に設けられており、ＩｎＰクラッド層４ｂの一部は、半絶縁性ＩｎＰ埋め込み領域１８ａに接している。ＩｎＰ基板２ｂは、ＩｎＰクラッド層４ｂ上に設けられている。
電極２６ａは、ＩｎＰ基板２ａ上に設けられており、電極２６ｂは、ＩｎＰ基板２ｂ上に設けられている。電極２６ａ及び電極２６ｂのそれぞれの面積は、何れも、金属膜２４の面積よりも小さい。電極２６ａは、図２（Ａ）に示すようにワイヤ２８ａに接続されており、ワイヤ２８ａは、金属パッド３０ｂを介して半導体レーザ素子１にバイアス電流を供給する駆動装置に接続される。電極２６ｂは、図２に示すようにワイヤ２８ｂに接続されており、ワイヤ２８ｂは、金属パッド３０ｃを介してこの駆動装置に接続される。
ＩｎＰ領域３ａ及び電極２６ａと、ＩｎＰ領域３ｂ及び電極２６ｂとは、互いに離隔して設けられており、溝２３ａを構成する。溝２３ａは、電流狭窄領域１９及びＩｎＰクラッド層２０上に設けられており、半導体レーザ素子１の延びる向きに沿って（ｘ軸方向に）延びている。この溝２３ａの底壁２３ｂは半絶縁性ＩｎＰ埋め込み領域１８ａの表面に含まれている。また、電極２６ａと金属膜２４とによって挟まれている略直方体状の空間領域は、ＩｎＰ領域３ａの一部と、半絶縁性ＩｎＰ埋め込み領域１６の一部と、ＩｎＰクラッド層２２の一部とによって満たされている。
ＩｎＰ基板２ａ及びＩｎＰ基板２ｂは、不純物濃度（例えばＳｎドープ）が２×１０１８ｃｍ−３程度のｎ型の半導体である。ＩｎＰクラッド層４ａ及びＩｎＰクラッド層４ｂは、不純物濃度（例えばＳｉドープ）が１×１０１８ｃｍ−３程度であり５００ｎｍ程度の厚みのｎ型の半導体である。トンネル接合層６ａは、不純物濃度（例えばＳｉドープ）が１×１０２０ｃｍ−３程度であり１０ｎｍ程度の厚みのｎ＋型のＩｎＧａＡｓ層と、不純物濃度（例えばＣドープ）が１×１０２０ｃｍ−３程度であり１０ｎｍ程度の厚みのｐ＋型のＩｎＧａＡｓ層とを含む。ＩｎＧａＡｓＰ−ＳＣＨ層８ａは、５０ｎｍ程度の厚みを有しており分離閉じ込めヘテロ構造を有する組成λ＝１．２０μｍのｐ型の半導体層である。
ＩｎＧａＡｓＰ−ＭＱＷ活性層１０ａは、多重量子井戸構造を有するバリア組成λ＝１．１０μｍの半導体層である。ＩｎＧａＡｓＰ−ＳＣＨ層１２ａは、２０ｎｍ程度の厚みを有しており分離閉じ込めへテロ構造を有する組成λ＝１．２０μｍのｎ型の半導体層である。ＩｎＰ層１４ａは、不純物濃度（例えばＳｉドープ）が１×１０１８ｃｍ−３程度であり５００ｎｍ程度の厚みのｎ型の半導体層である。半絶縁性ＩｎＰ埋め込み領域１６及び半絶縁性ＩｎＰ埋め込み領域１８ａは、Ｆｅによるトラップ密度が５．０×１０１６ｃｍ−３程度の半絶縁層である。ＩｎＰクラッド層２０は、不純物濃度（例えばＳｉドープ）が１×１０１８ｃｍ−３程度のｎ型の半導体層である。ＩｎＰクラッド層２２は、不純物濃度（例えばＳｉドープ）が１×１０１８ｃｍ−３程度であり５００ｎｍ程度の厚みのｎ型の半導体層である。
トンネル接合層６の有するｎ＋型のＩｎＧａＡｓ層とｐ＋型のＩｎＧａＡｓ層とは、トンネル接合を成す。このトンネル接合を介して、ＩｎＧａＡｓＰ−ＭＱＷ活性層１０ａにキャリアが注入可能となる。これらのｎ＋型のＩｎＧａＡｓ層とｐ＋型のＩｎＧａＡｓ層とは、何れも、ＩｎＰクラッド層４ａと格子整合し、１×１０１９ｃｍ−３以上の高いドープ濃度を有する。従って、比較的高いトンネル確率が実現できる。
電極２６ａにワイヤ２８ａを介して、電極２６ｂに対してプラスの電位（電極２６ｂに対して相対的に高い電位）を印可した場合、半導体レーザ素子１内を電流が流れる。この電流は、電極２６ａ、ＩｎＰ領域３ａ、半導体領域５、ＩｎＰクラッド層２２、ＩｎＰクラッド層２０、ＩｎＰ領域３ｂ及び電極２６ｂを流れる。
なお、トンネル接合を含むトンネル接合層６ａを、ＩｎＧａＡｓＰ−ＳＣＨ層１２ａとＩｎＰ層１４ａとの間に設けた場合、半導体レーザ素子１内に流れる電流は、上記電流の向きとは逆向きに流れる。この場合、電極２６ａには電極２６ｂに対してマイナスの電位（電極２６ｂに対して相対的に低い電位）を印可する。
以上説明したように、実施形態に係る半導体レーザ素子１は、ＩｎＰクラッド層２２上に設けられた半導体層１５上に電極２６ａ及び電極２６ｂが設けられている。すなわち、半導体レーザ素子１の一方の側に電極２６ａ及び電極２６ｂが設けられている。これに対し、従来の半導体レーザ素子の二つの電極（ｐ側電極、ｎ側電極）は、互いに対向する半導体レーザ素子の二つの面のそれぞれに設けられている。そこで、従来の半導体レーザ素子の一例を図２（Ｂ）に示す。図２（Ｂ）には、半導体レーザ素子が、サブマウント５０の表面５０ａ上に金属パッド５０ｂを介してエピダウン実装されている様子が示されている。図２（Ｂ）に示す半導体レーザ素子は、ｐ側電極４０、ｐ型クラッド４２、半絶縁性ＩｎＰ埋め込み領域４３、活性層４４、ｎ型クラッド層４５、基板４６及びｎ側電極４７を有しており、ｐ側電極４０とｎ側電極４７との間にｐ型クラッド４２〜基板４６が挟まれている。ｐ側電極４０は半田等により金属パッド５０ｂに接合している。この従来の半導体レーザ素子がエピダウン実装される場合、金属パッド５０ｂ（更には、ｐ側電極４０）と、ｎ側電極４７との間にキャパシタが形成される。そして、金属パッド５０ｂ（更には、ｐ側電極４０）は半導体レーザ素子との接合部分に拡がって設けられており、ｎ側電極４７は、ｐ側電極４０とは反対側にある半導体レーザ素子の一面に拡がって設けられている。
しかし、実施形態に係る半導体レーザ素子１は、半導体レーザ素子１の一方の側に電極２６ａ及び電極２６ｂが共に設けられているので、半導体レーザ素子１をエピダウン実装しても、金属パッド５０ｂ（更には、ｐ側電極４０）とｎ側電極４７との間に形成される従来型の半導体レーザ素子の有するようなキャパシタを含まない。従って、エピダウン実装時における半導体レーザ素子の電気容量が、高い放熱性を確保しつつ従来に比較して低減される。
更に、電気回路等の形成された基板等に従来の半導体レーザ素子を表面実装する場合に、基板側のｎ側電極４７を半田等で基板にダイボンド固定すると共にｐ側電極４０を金線等を用いて外部の電気配線に対してワイヤボンド配線する必要があり、実装工程が非常に複雑となる。しかし、実施形態に係る半導体レーザ素子１は、電極２６ａ、電極２６ｂが共に半導体レーザ素子１の同一側に設けられているので、電極２６ａ及び電極２６ｂと基板との接合が一度に（同様に）行える。よって、実施形態に係る半導体レーザ素子１は、従来の半導体レーザ素子に比較して表面実装が容易となる。
次に、図３を参照して、半導体レーザ素子１の製造方法を説明する。まず、図３（Ａ）に示す第１の工程を行う。第１の工程では、ＩｎＰ基板２上にＩｎＰクラッド層４を成長し、ＩｎＰクラッド層４上にトンネル接合層６を成長し、トンネル接合層６上にＩｎＧａＡｓＰ−ＳＣＨ層８を成長する。そして、図３（Ａ）に示すように、このＩｎＧａＡｓＰ−ＳＣＨ層８上にＩｎＧａＡｓＰ−ＭＱＷ活性層１０を成長し、ＩｎＧａＡｓＰ−ＭＱＷ活性層１０上にＩｎＧａＡｓＰ−ＳＣＨ層１２を成長し、ＩｎＧａＡｓＰ−ＳＣＨ層１２上にＩｎＰ層１４を成長する（以上、第１の工程）。
ＩｎＰ基板２は、不純物濃度（例えばＳｎドープ）が２×１０１８ｃｍ−３程度のｎ型半導体である。ＩｎＰクラッド層４は、不純物濃度（例えばＳｉドープ）が１×１０１８ｃｍ−３程度であり５００ｎｍ程度の厚みのｎ型の半導体である。トンネル接合層６は、不純物濃度（例えばＳｉドープ）が１×１０２０ｃｍ−３程度であり１０ｎｍ程度の厚みのｎ＋型のＩｎＧａＡｓ層と、不純物濃度（例えばＣドープ）が１×１０２０ｃｍ−３程度であり１０ｎｍ程度の厚みのｐ＋型のＩｎＧａＡｓ層とを含む。ＩｎＧａＡｓＰ−ＳＣＨ層８は、５０ｎｍ程度の厚みを有しており分離閉じ込めヘテロ構造を有する組成λ＝１．２０μｍのｐ型の半導体層である。ＩｎＧａＡｓＰ−ＭＱＷ活性層１０は、多重量子井戸構造を有するバリア組成λ＝１．１０μｍの半導体層である。ＩｎＧａＡｓＰ−ＳＣＨ層１２は、２０ｎｍ程度の厚みを有しており分離閉じ込めへテロ構造を有する組成λ＝１．２０μｍのｎ型の半導体層である。ＩｎＰ層１４は、不純物濃度（例えばＳｉドープ）が１×１０１８ｃｍ−３程度であり５００ｎｍ程度の厚みのｎ型の半導体層である。
第１の工程の後、図３（Ｂ）に示す第２の工程を行う。第２の工程では、半導体メサ（半導体領域５）をＩｎＰクラッド層４上にエッチングにより形成する（以上、第２の工程）。
第２の工程の後、図３（Ｃ）に示す第３の工程を行う。第３の工程では、半導体領域５の両側にあって第２の工程におけるエッチングにより除去された部分の占めていた空間領域に、半絶縁性ＩｎＰ埋め込み領域１６及び半絶縁性ＩｎＰ埋め込み領域１８をそれぞれ形成する。すなわち、ＩｎＰクラッド層４上には、半導体領域５、半絶縁性ＩｎＰ埋め込み領域１６及び半絶縁性ＩｎＰ埋め込み領域１８が形成されており、半導体領域５は、半絶縁性ＩｎＰ埋め込み領域１６と半絶縁性ＩｎＰ埋め込み領域１８との間に挟まれて形成されている。半導体領域５は、半絶縁性ＩｎＰ埋め込み領域１６及び半絶縁性ＩｎＰ埋め込み領域１８に接している。そして、半導体領域５、半絶縁性ＩｎＰ埋め込み領域１６及び半絶縁性ＩｎＰ埋め込み領域１８の形成後、これらの半絶縁性ＩｎＰ埋め込み領域１６及び半絶縁性ＩｎＰ埋め込み領域１８の表面を平坦化する（以上、第３の工程）。半絶縁性ＩｎＰ埋め込み領域１６及び半絶縁性ＩｎＰ埋め込み領域１８は、Ｆｅによるトラップ密度が５．０×１０１６ｃｍ−３程度の半絶縁層である。
第３の工程の後、図３（Ｄ）に示す第４の工程を行う。第４の工程では、半絶縁性ＩｎＰ埋め込み領域１８のうち半導体領域５に接している側とは反対側の部分をエッチングして、半絶縁性ＩｎＰ埋め込み領域１８ａを形成する（以上、第４の工程）。半絶縁性ＩｎＰ埋め込み領域１８ａは、半導体領域５に接しており、半導体領域５は、この半絶縁性ＩｎＰ埋め込み領域１８ａと半絶縁性ＩｎＰ埋め込み領域１６との間に挟まれて設けられている。
第４の工程の後、図３（Ｅ）に示す第５の工程を行う。第５の工程では、第３の工程におけるエッチングにより除去された部分の占めていた空間領域に、ＩｎＰクラッド層２０を形成する。そして、このＩｎＰクラッド層２０の表面と、半導体領域５、半絶縁性ＩｎＰ埋め込み領域１６及び半絶縁性ＩｎＰ埋め込み領域１８ａの各表面とを平坦化する（以上、第５の工程）。
第５の工程の後、図３（Ｆ）に示す第６の工程を行う。第６の工程では、第５の工程において平坦化された半絶縁性ＩｎＰ埋め込み領域１６、半導体領域５、半絶縁性ＩｎＰ埋め込み領域１８ａ及びＩｎＰクラッド層２０の全表面上にＩｎＰクラッド層２２を形成する（以上、第６の工程）。
第６の工程の後、図３（Ｇ）に示す第７の工程を行う。第７の工程では、ＩｎＰ基板２及びＩｎＰクラッド層４の一部を、半絶縁性ＩｎＰ埋め込み領域１８ａの表面（底壁２３ｂ）に至るまでエッチングし、半絶縁性ＩｎＰ埋め込み領域１８ａ上に溝２３ａを形成する（以上、第７の工程）。このようにＩｎＰ基板２及びＩｎＰクラッド層４がエッチングされることにより、ＩｎＰ領域３ａ及びＩｎＰ領域３ｂの各半導体メサが形成される。
第７の工程の後、図３（Ｈ）に示す第８の工程を行う。第８の工程では、ＩｎＰ領域３ａの表面（ＩｎＰ基板２ａの表面）上に電極２６ａを形成し、ＩｎＰ領域３ｂの表面（ＩｎＰ基板２ｂの表面）上に電極２６ｂを形成し、ＩｎＰクラッド層２２の表面（第１の表面２２ａ）上に金属膜２４を形成する（以上、第８の工程）。
以上の第１の工程〜第８の工程を経て、半導体レーザ素子１が製造される。第２の工程におけるエッチングと、第４の工程におけるエッチングとを調整することにより、半絶縁性ＩｎＰ埋め込み領域１６の幅（半絶縁性ＩｎＰ埋め込み領域１６の表面の面積）と、半絶縁性ＩｎＰ埋め込み領域１８ａの幅（半絶縁性ＩｎＰ埋め込み領域１８ａの表面の面積）とが調整可能となる。また、第７の工程におけるエッチングを調整することにより、電極２６ａの幅（電極２６ａの表面の面積）が調整可能となる。
次に、半導体レーザ素子１の電気容量について説明する。半導体レーザ素子１の電気容量は、半絶縁性ＩｎＰ埋め込み領域１６，１８ａを有するキャパシタ（以下、キャパシタＡという）の電気容量を含む。図４に、このキャパシタＡの電気容量[ｐＦ]と、半絶縁性ＩｎＰ埋め込み領域１６の幅（図２（Ａ）に示す幅Ｄ１）及び半絶縁性ＩｎＰ埋め込み領域１８ａの幅（図２（Ａ）に示す幅Ｄ２）の和[μｍ]（以下、幅Ｂという）との相関を示す。この相関は、グラフＧ１によって表されている。グラフＧ１の示す相関は、半絶縁性ＩｎＰ埋め込み領域１６，１８ａの比誘電率を１２．１とし、半絶縁性ＩｎＰ埋め込み領域１６，１８ａの長さ（ｘ軸方向の長さ）を３００μｍとし、厚み（ｚ軸方向の長さ）を２．５μｍとして算出したものである。
また、図４に、幅Ｂ[μｍ]と、３ｄＢ帯域周波数ｆ３ｄＢ[ＧＨｚ]との相関を示す。この相関は、グラフＧ２によって表されている。グラフＧ２の示す相関は、３ｄＢ帯域周波数ｆ３ｄＢを１／２πＣＲとして算出したものである。ここで、「Ｃ」は、キャパシタＡの電気容量[ｐＦ]であり、「Ｒ」は、半導体レーザ素子１においてキャパシタＡに並列に設けられた半導体領域５の抵抗（ＩｎＧａＡｓ層６ａ、ＩｎＧａＡｓＰ−ＳＣＨ層８ａ、ＩｎＧａＡｓＰ−ＭＱＷ活性層１０ａ、ＩｎＧａＡｓＰ−ＳＣＨ層１２ａ及びＩｎＰ層１４ａの直列抵抗）[オーム]であり、６オームに設定されている。図４を参照すれば、幅Ｂを５０μｍ程度まで狭めると、キャパシタＡの電気容量が１ｐＦ以下となることがグラフＧ１からわかり、３ｄＢ帯域周波数ｆ３ｄＢが４０ＧＨｚ以上となることがグラフＧ２からわかる。
以上のように、半導体レーザ素子１は１ｐＦと比較的低い電気容量を有するので、半導体レーザ素子１の変調帯域に対する電気容量の影響は低減される。更に、半導体レーザ素子１は、サブマウント３０に対しエピダウン実装が可能なので放熱性が向上される。
以上、好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
実施形態に係る半導体レーザ素子の外観を示す斜視図である。 実施形態に係る半導体レーザ素子の構造を説明するための図である。 実施形態に係る半導体レーザ素子の製造方法を説明するための図である。 実施形態に係る半導体レーザ素子の電気容量について説明するためのグラフである。
符号の説明
１…半導体レーザ素子、１０，１０ａ…ＩｎＧａＡｓＰ−ＭＱＷ活性層、１２，１２ａ…ＩｎＧａＡｓＰ−ＳＣＨ層、１４，１４ａ…ＩｎＰ層、１５…半導体層、１６，１８，１８ａ…半絶縁性ＩｎＰ埋め込み領域、１９…電流狭窄領域、２，２ａ，２ｂ…ＩｎＰ基板，２０，２２…ＩｎＰクラッド層、２２ａ…第１の表面、２２ｂ…第２の表面、２３ａ…溝、２３ｂ…底壁、２４，２６ａ，２６ｂ…電極、２８ａ，２８ｂ…ワイヤ、３ａ，３ｂ…ＩｎＰ領域、３０…サブマウント、３０ａ…表面、３０ｂ，３０ｃ…金属パッド、４，４ａ，４ｂ…ＩｎＰクラッド層、５…半導体領域、６，６ａ…トンネル接合層、８，８ａ…ＩｎＧａＡｓＰ−ＳＣＨ層、４０…ｐ側電極、４２…ｐ型クラッド、４３…半絶縁性ＩｎＰ埋め込み領域、４４…活性層、４５…ｎ型クラッド層、４６…基板、４７…ｎ側電極、５０…サブマウント、５０ａ…表面、５０ｂ…金属パッド

Claims (3)

  1. 第１の半導体クラッド層と、
    前記第１の半導体クラッド層の主面上に設けられており、該主面に沿って順に配列された第１の半導体埋め込み領域、第１の半導体領域、第２の半導体埋め込み領域及び第２の半導体領域を有する半導体層と、
    前記第１の半導体埋め込み領域及び前記第１の半導体領域上に設けられた第２の半導体クラッド層と、
    前記第２の半導体クラッド層上に設けられた第１の半導体基板と、
    前記第１の半導体基板上に設けられた第１の電極と、
    前記第２の半導体領域上に設けられた第３の半導体クラッド層と、
    前記第３の半導体クラッド層上に設けられた第２の半導体基板と、
    前記第２の半導体基板上に設けられた第２の電極と
    を備え、
    前記第１及び第２の半導体埋め込み領域は前記第１の半導体領域に電流を閉じ込めるように配置されており、
    前記第２の半導体クラッド層と前記第３の半導体クラッド層とは互いに離隔しており、
    前記第１の半導体領域はｐ層とｎ層との間に設けられた活性層が含まれており、
    前記第１〜第３の半導体クラッド層、前記第１及び第２の半導体基板及び前記第２の半導体領域は同じ導電型を有している半導体レーザ素子。
  2. 前記第１及び第２の半導体埋め込み領域は半絶縁性を有する、ことを特徴とする請求項１に記載の半導体レーザ素子。
  3. 前記第１の半導体領域はトンネル接合を有する、ことを特徴とする請求項１又は２に記載の半導体レーザ素子。
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