JP2009087986A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】高いカップリング比が得られる不揮発性半導体記憶装置およびその製造方を提供する。
【解決手段】半導体基板１１上に第１ゲート絶縁膜１２を介して第１ゲート電極１３を形成する工程と、第１ゲート電極１３に側壁膜１４を形成し、素子分離領域１１ｂに異方性エッチングにより素子分離溝を形成し、等方性エッチングにより素子領域１１ａをスリム化し、素子領域１１ａの幅Ｗ１を第１ゲート電極１３の幅Ｗ２より小さくする工程と、素子分離溝および側壁膜１４を含む半導体基板１１上に絶縁膜を形成し、絶縁膜および側壁膜１４を第１ゲート電極１３の上端から所定の深さまで除去し、第１ゲート電極１３の上部を露出させる工程と、露出した第１ゲート電極１３を覆うように、第２ゲート絶縁膜１６を介して第２ゲート電極１７を形成する工程と、素子領域１１ａに半導体基板１１と逆導電型の不純物層１８を形成する工程と、を具備する。
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置およびその製造方法に関する。

不揮発性半導体記憶装置として、浮遊ゲート電極と制御ゲート電極が積層された電気的に書き換え可能なメモリトランジスタを用いたＥＥＰＲＯＭ（Electrically Erasable and Programmable Read only Memory）が知られている。

ＥＥＰＲＯＭでは、高集積化による大容量化に伴って、チップサイズの増大を抑制するために、素子の微細化が求められている。
素子の微細化により、素子分離領域（ＳＴＩ：Shallow Trench Isolation）の埋め込みアスペクト、金属配線と半導体基板を繋ぐコンタクトプラグのアスペクトを維持するために、浮遊ゲート電極を薄膜化すると、浮遊ゲート電極と制御ゲート電極間に挟まれている誘電体膜のサイズが小さくなるので、絶縁体膜が有する静電容量が減少する。

誘電体膜の静電容量が減少すると、トンネル酸化膜の静電容量と誘電体膜の静電容量により定まるカップリング比が低下し、メモリセルへの記憶情報の書き込み特性および消去特性などのセル特性が劣化する問題がある。

これに対して、素子領域の寸法を減らし、浮遊ゲート電極の表面積を増加させて、カップリング比を確保する不揮発性半導体記憶装置の製造方法が知られている（例えば、特許文献１参照。）。

特許文献１に開示された不揮発性半導体記憶装置の製造方法は、半導体基板上にトンネル酸化膜、第１ポリシリコン膜及びハードマスク膜を順次形成する工程と、パターニング工程によって半導体基板内にトレンチを形成する工程と、酸化膜を蒸着してトレンチを埋め込み平坦化する工程と、ハードマスク膜を除去する工程と、酸化膜の凸部がリセスされるように洗浄工程を行う工程と、第２ポリシリコン膜を蒸着した後、酸化膜の凸部が露出するまで第２ポリシリコン膜を平坦化する工程と、第２ポリシリコン膜上に誘電体膜を形成する工程と、誘電体膜上に制御ゲート電極を形成する工程と、を具備している。

然しながら、特許文献１に開示された不揮発性半導体記憶装置の製造方法は、素子分離領域を先に形成し、浮遊ゲート電極を後で形成している。
その結果、平坦化工程が２回必要なので、製造工程が複雑になり、且つ素子領域の幅がソリグラフィー法の解像度で制限されるという問題がある。
特開２００４−２１４６２１号公報

本発明は、高いカップリング比が得られる不揮発性半導体記憶装置およびその製造方を提供することを目的とする。

上記目的を達成するために、本発明の一態様の不揮発性半導体記憶装置の製造方法は、半導体基板の主面に第１ゲート絶縁膜を介して第１ゲート電極材料膜を形成し、前記第１ゲート電極材料膜を、素子分離領域に開口を有する第１マスク材を用いてエッチングし、第１ゲート電極を分離形成する工程と、前記第１ゲート電極に側壁膜を形成し、前記半導体基板の前記素子分離領域を異方性エッチングし、素子分離溝を形成する工程と、前記素子分離溝の内側を等方性エッチングし、前記素子分離溝で囲まれた素子領域をスリム化し、前記素子領域の幅を前記第１ゲート電極の幅より小さくする工程と、前記素子分離溝および前記側壁膜を含む前記半導体基板上に絶縁膜を形成し、前記絶縁膜および前記側壁膜を前記第１ゲート電極の上端から所定の深さまで除去し、前記第１ゲート電極の上部を露出させる工程と、露出した前記第１ゲート電極を覆うように、第２ゲート絶縁膜を介して第２ゲート電極材料膜を形成する工程と、前記第２ゲート電極材料膜を、前記素子分離領域に対して略直角な方向に開口を有する第２マスク材を用いてエッチングし、第２ゲート電極を分離形成する工程と、前記素子領域に前記第１ゲート電極を挟むように、前記半導体基板と逆導電型の不純物層を形成する工程と、を具備することを特徴とを特徴としている。

本発明の一態様の不揮発性半導体記憶装置は、半導体基板の主面に設けられた素子領域から前記素子領域を囲む素子分離領域の一部にかけて、第１ゲート絶縁膜を介して形成され、前記素子領域の幅より大きい幅を有する第１ゲート電極と、前記第１ゲート電極の側壁に、前記半導体基板の主面から所定の高さまでに形成された側壁膜と、前記素子分離領域内に、前記半導体基板の主面から前記側壁膜と略等しい高さまで突出した状態に埋め込まれた素子分離絶縁膜と、前記第１ゲート電極の上部を覆うように、第２ゲート絶縁膜を介して形成された第２ゲート電極と、前記第１ゲート電極を挟むように前記素子領域に形成され、前記半導体基板と逆導電型の不純物層と、を具備し、前記側壁膜の絶縁耐圧が、前記素子分離絶縁膜の絶縁耐圧より高いことを特徴としている。

本発明によれば、高いカップリング比が得られる不揮発性半導体記憶装置およびその製造方法が得られる。

以下、本発明の実施例について図面を参照しながら説明する。

本発明の実施例に係る不揮発性半導体記憶装置について図１乃至図１４を用いて説明する。図１は不揮発性半導体記憶装置を示す断面図で、図１（ａ）はワード線方向に沿って切断した断面図、図１（ｂ）はビット線方向に沿って切断した断面図、図２は不揮発性半導体記憶装置を示す回路図、図３は不揮発性半導体記憶装置を示す平面図、図４本実施例の効果を比較例と対比して示す図で、図４（ａ）が本実施例を示す図、図４（ｂ）が比較例を示す図、図５乃至図１４は不揮発性半導体記憶装置の製造工程を順に示す断面図である。

本実施例は、不揮発性半導体記憶装置が複数のメモリトランジスタをそれらのソース、ドレイン拡散層を隣接するもの同士で共用する形で直列接続してＮＡＮＤセルを構成するＮＡＮＤ型ＥＥＰＲＯＭの場合の例である。

始めに、図２および図３を用いて、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイについて説明する。
図２に示すように、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイは、浮遊ゲート電極と制御ゲート電極が積層されたＮチャネルＭＯＳトランジスタからなる複数個のメモリトランジスタＣＧ1.1、ＣＧ2.1、ＣＧ3.1…ＣＧn.1が直列に接続され、一端側のドレインが選択用のＮＭＯＳトランジスタＳＧ1.1を介してビット線コンタクトによりビット線ＢＬ１に接続され、他端側のソースが選択用のＮＭＯＳトランジスタＳＧ２.1を介してソース線コンタクトによりソース線Ｓに、それぞれ接続されて１つのＮＡＮＤ型メモリセルを構成している。

同様に、２列目のＳＧ1.2、ＣＧ1.2、ＣＧ2.2、ＣＧ3.2…ＣＧn.2、ＳＧ2.2も１つのＮＡＮＤ型メモリセルを構成し、ＮＡＮＤ型メモリセル群が複数個アレイ状に配置され、メモリセルアレイを構成している。

図３に示すように、メモリセルアレイは、各トランジスタが半導体基板の同一ウェル領域に形成されており、メモリトランジスタＣＧ1.1、ＣＧ2.1、ＣＧ3.1…、ＣＧn.1（ＣＧ1.2、ＣＧ2.2、ＣＧ3.2…ＣＧn.2）の制御ゲート電極は、ビット線ＢＬに対して略直交する行方向に連続的に配設されてワード線ＷＬ１、ＷＬ2、…ＷＬnとなっている。

また、選択トランジスタＳＧ1.1、ＳＧ1.2（ＳＧ1.2、ＳＧ2.2）の制御ゲート電極も同様に連続的に配設されて選択線ＳＬ１、ＳＬ２となっている。
各メモリセルの浮遊ゲート電極は、破線のハッチングで示すように、トランジスタ毎に制御ゲート電極下で分離独立している。

図１に示すように、本実施例の不揮発性半導体記憶装置１０は、半導体基板１１、例えばＰ型シリコン基板（Ｐ型ウエル）の主面に設けられた素子領域１１ａから素子領域１１ａを囲む素子分離領域１１ｂの一部にかけて、トンネル酸化膜（第１ゲート絶縁膜）１２を介して形成され、素子領域１１ａの幅Ｗ１より大きい幅Ｗ２を有する浮遊ゲート電極（第１ゲート電極）１３と、浮遊ゲート電極１３の側壁に、半導体基板１１の主面から所定の高さＬまでに形成された側壁膜１４と、を具備している。

更に、素子分離領域１１ｂ内に、半導体基板１１の主面から側壁膜１４と略等しい高さＬまで突出した状態に埋め込まれた素子分離絶縁膜１５と、浮遊ゲート電極１３の上部を覆うように、ＯＮＯ（ＳｉＯ_２／ＳｉＮ／ＳｉＯ_２）膜（第２ゲート絶縁膜）１６を介して形成された制御ゲート電極（第２ゲート電極）１７と、浮遊ゲート電極１３および制御ゲート電極１７を挟むように素子領域１１ａに形成され、半導体基板１１と逆導電型の不純物層１８と、を具備している。

素子分離絶縁膜１５は熱酸化法によるシリコン酸化膜１９を介して、素子分離領域１１ｂ内に埋め込まれている。
浮遊ゲート電極１３および制御ゲート電極１７のビット線方向の側壁には、加工ダメージを回復させるなどの目的の熱酸化法によるシリコン酸化膜２０が形成されている。
制御ゲート電極１７上に、層間絶縁膜、例えばシリコン窒化膜（図示せず）が形成されている。
不純物層１８は、メモリセル用トランジスタおよび選択用トランジスタのソース、およびドレインとなる不純物拡散層である。

浮遊ゲート電極１３のゲート幅Ｗ２は素子領域１１ａの幅Ｗ１より大きいので、微細化により浮遊ゲート電極１３が薄くなっても、トンネル酸化膜１２の静電容量ＣａとＯＮＯ膜１６の静電容量Ｃｂにより定まるカップリング比ＣＲ＝Ｃｂ／（Ｃａ＋Ｃｂ）を高くすることが可能である。

ＯＮＯ膜１６の静電容量Ｃｂは、浮遊ゲート電極１３の上面に形成されたＯＮＯ膜のサイズと、浮遊ゲート電極１３の側面に形成されたＯＮＯ膜のサイズとの和により定まるので、通常Ｃｂ＞Ｃａの関係にある。

素子分離絶縁膜１５は、ペルヒドポリシラザンの酸化物で、袋状の素子分離領域１１ｂ内への埋め込み性に優れているが、炭素（Ｃ）を不純物として含んでいるため、電気的特性、例えば絶縁耐圧が低いシリコン酸化膜である。

一方、側壁膜１４は、例えば気相成長法によるシリコン酸化膜で、素子分離絶縁膜１５より高い絶縁耐圧を有している。

その結果、微細化により側壁膜１４の高さＬ１を小さくして、浮遊ゲート電極１３の上部を覆うＯＮＯ膜１６の面積を増やし、ＯＮＯ膜１６の静電容量Ｃｂを増加させることができるとともに、半導体基板１１と制御ゲート電極１７とが接近しても電気的耐圧を維持することが可能である。

具体的には、図４は本実施例の効果を比較例と対比して示す図で、図４（ａ）が本実施例を示す図、図４（ｂ）が比較例を示す図である。
本明細書では、比較例とは、側壁膜１４を有しない不揮発性半導体記憶装置を意味している。始めに、比較例について説明する。

図４（ｂ）に示すように、比較例では、絶縁分離膜１５の絶縁耐圧に応じて、半導体基板１１の素子領域１１ａと制御ゲート電極１７とは、少なくとも絶縁耐圧が確保できる距離Ｌ２だけ、離間していることが必要である。

その結果、ＯＮＯ膜１６の静電容量Ｃｂ２は、浮遊ゲート電極１３の幅Ｗ２と、浮遊ゲート電極１３の高さＨから距離Ｌ２を減じた高さ（Ｈ−Ｌ２）とにより定まる。

従って、トンネル酸化膜１２の静電容量をＣａとして、カップリング比は、ＣＲ２＝Ｃｂ２／（Ｃａ＋Ｃｂ２）となる。

一方、図４（ａ）に示すように、本実施例では、素子分離絶縁膜１５より絶縁耐圧の高い側壁膜１４を有しているので、半導体基板１１の素子領域１１ａと制御ゲート電極１７との距離Ｌ１は、比較例の距離Ｌ２より小さくすることができる。

その結果、ＯＮＯ膜１６の静電容量Ｃｂ１は、浮遊ゲート電極１３の幅Ｗ２と、浮遊ゲート電極１３の高さＨから距離Ｌ１を減じた高さ（Ｈ−Ｌ１）とにより定まり、比較例の静電容量Ｃｂ２より大きくすることができる。

従って、トンネル酸化膜１２の静電容量Ｃａは等しいので、カップリング比は、ＣＲ１＝Ｃｂ１／（Ｃａ＋Ｃｂ１）となり、比較例のカップリング比ＣＲ２より大きなカップリング比ＣＲ１が得られるとともに、半導体基板１１の素子領域１１ａと制御ゲート電極１７との間に十分な絶縁耐圧を確保することができる。

次に、不揮発性半導体記憶装置１０の製造方法について、図５乃至図１４を用いて説明する。

図５に示すように、半導体基板１１上に、トンネル酸化膜１２を周知のプロセスにより形成する。
具体的には、Ｐ型シリコン基板（Ｐ型ウエル）上に熱酸化法により、シリコン酸化膜を形成する。次に、このシリコン酸化膜を、ＮＨ₃ガスを用いて窒化処理した後、更に、酸化処理することにより、オキシナイトライド膜に置換する。
このオキシナイトライド膜が、第１ゲート絶縁膜として働き、一般に、トンネル酸化膜と称される。

次に、トンネル酸化膜１２上に、ＣＶＤ（Chemical Vapor Deposition）法により、アモルファスシリコン膜３１、シリコン窒化膜３２およびシリコン酸化膜３３を順次形成する。
このアモルファスシリコン膜３１が、浮遊ゲート電極１３となる第１ゲート電極材料膜である。

次に、図６に示すように、シリコン酸化膜３３上に、リソグラフィ法により、ストライプ状の素子分離領域１１ｂに開口を有するマスクレジストパターン３４を形成し、レジストパターン３４をマスクとして、フッ素系ガスを用いたＲＩＥ法（Reactive Ion Etching）により、シリコン酸化膜３３をエッチング加工する。

次に、レジストパターン３４を除去した後、シリコン酸化膜３３をマスクとして、シリコン窒化膜３２をエッチング加工する。
シリコン窒化膜３２のエッチングは、フッ素系ガス、例えばＣＨ_３Ｆ／Ｏ_２／Ｈｅガスを用いてＲＩＥ法により行う。

次に、ウエット処理により、シリコン窒化膜３２およびシリコン酸化膜３３を後退させた後、このシリコン窒化膜３２およびシリコン酸化膜３３をマスクとして、ＲＩＥ法により、アモルファスシリコン膜３１、トンネル酸化膜１２をエッチングする。
アモルファスシリコン膜３１のエッチングは、塩素系／フッ素系ガス、例えばＨＢｒ／ＣＦ_４／Ｃｌ_２ガスを用いてＲＩＥ法により行う。

レジストパターン３４、シリコン酸化膜３３、シリコン窒化膜３２が、それぞれ第１マスク材として機能している。

次に、図７に示すように、ＣＶＤ法により、アモルファスシリコン膜３１、シリコン窒化膜３２、シリコン酸化膜３３を覆うように、シリコン酸化膜３５を半導体基板１１上に形成する。

次に、図８に示すように、フッ素系ガスを用いたＲＩＥ法により、シリコン酸化膜３５およびシリコン酸化膜３３の一部をエッチングし、アモルファスシリコン膜３１、シリコン窒化膜３２およびシリコン酸化膜３３の側壁にシリコン酸化膜３５を残置する。

次に図９に示すように、シリコン酸化膜３３をマスクとして、塩素系／フッ素系ガスを用いたＲＩＥ法により、半導体基板１１を異方性エッチングし、素子分離溝３６を形成する。

これにより、ストライプ状のパターンの素子領域３７が形成される。第１ゲート電極材料膜のアモルファスシリコン膜３１も、素子領域３７と同じストライプ状のパターンに加工されるが、この段階では、まだＮＡＮＤセル内のメモリトランジスタ毎に分離されていない。

次に、図１０に示すように、シリコン酸化膜３３およびシリコン酸化膜３５をマスクとして、ＣＤＥ（Chemical Dry Etching）法により、半導体基板１１を等方性エッチングし、素子分離溝３６の幅を拡げることにより、素子領域３７をスリム化する。

これにより、素子領域３７の幅が浮遊ゲート電極１３となる第１アモルファスシリコン膜３１の幅Ｗ２より小さくなり、幅がＷ１の素子領域１１ａと、素子分離領域１１ｂとが形成される。

次に、図１１に示すように、素子分離溝１１ｂの内側を熱酸化してシリコン酸化膜１９形成した後に、スピンコート法により、ジブチルエーテルを溶媒とするペルヒドロポリシラザン薬液を半導体基板１１上に塗布し、素子分離溝１１ｂの内部に充填させる。

ペルヒドロポリシラザンとは、（−（ＳｉＨ_２ＮＨ）_ｎ−）を基本ユニットとする有機溶剤に可溶な無機ポリマーで、袋状の素子分離溝１１ｂの内部の埋め込み性に優れている。

次に、ペルヒドロポリシラザンを、例えば水蒸気を用いて酸化処理することにより、◎
−（ＳｉＨ_２ＮＨ）_ｎ− ＋ ｎＯ_２ → ｎＳｉＯ_２ ＋ ｎＮＨ_３↑ なる反応式に従い、ペルヒドロポリシラザンのＳｉ―Ｎ結合がＳｉ−Ｏ結合へ転換され、シリコン酸化膜３８が形成される。

次に、図１２に示すように、シリコン窒化膜３２をストッパとしてＣＭＰ（Chemical Mechanical Polishing）法により、シリコン酸化膜３８をシリコン窒化膜３２が露出するまで研磨することにより、素子分離溝１１ｂに、シリコン酸化膜３８が埋め込まれて平坦化された状態が得られる。

次に、図１３に示すように、フッ素系ガスを用いたＲＩＥ法により、シリコン窒化膜３２をエッチングし、シリコン酸化膜３５およびシリコン酸化膜３８を、浮遊ゲート電極１３となるアモルファスシリコン膜３１の上端から所定の深さまでエッチバックし、シリコン酸化膜３５およびシリコン酸化膜３８を半導体基板１１の主面から第１アモルファスシリコン膜３１の側壁の所定の高さＬ１まで突出した状態にするとともに、アモルファスシリコン膜３１の上部を露出させる。

これにより、浮遊ゲート電極１３の側壁膜１４が形成され、素子分離溝１１ｂに、素子分離絶縁膜１５を半導体基板１１の表面から浮遊ゲート電極１３の側壁の所定の高さＬ１まで突出した状態に埋め込むことが可能である。

次に、図１４に示すように、側壁膜１４となるシリコン酸化膜３５より上側の浮遊ゲート電極１３となるアモルファスシリコン膜３１を覆うように、ＣＶＤ法により、ＯＮＯ膜３９を形成する。

次に、ＯＮＯ膜３９上に、ＣＶＤ法により、アモルファスシリコン膜４０を堆積させる。このアモルファスシリコン膜４０が、制御ゲート電極１７となる第２ゲート電極材料膜である。

次に、アモルファスシリコン膜４０を、素子分離領域１１ｂに対して略直角な方向にストライプ状の開口を有する第２マスク材（図示せず）を用いて、異方性エッチングし、制御ゲート電極１７を分離形成し、浮遊ゲート電極１３をＮＡＮＤセル内のメモリトランジスタ毎に分離する。
次に、ＲＩＥエッチングによるダメージを回復させゲート絶縁膜の耐圧を向上させるなどの目的で、浮遊ゲート電極１３および制御ゲート電極１７の側壁に、熱酸化法によりシリコン酸化膜２０を形成する。シリコン酸化膜２０は、後酸化膜とも呼ばれている。

次に、素子領域１１ａに、浮遊ゲート電極１３および制御ゲート電極１７と自己整合的にｎ型不純物、例えば砒素（Ａｓ）をイオン注入し、浮遊ゲート電極１３および制御ゲート電極１７を挟むように、半導体基板１１と逆導電型のｎ型不純物層１８を形成する。

これにより、図１に示す、浮遊ゲート電極１３と制御ゲート電極１７が積層され、素子領域１１ａの幅Ｗ１が浮遊ゲート電極１３のゲート幅Ｗ２より小さく、浮遊ゲート電極１３に側壁膜１４が形成された不揮発性半導体記憶装置１０が得られる。

以上説明したように、本実施例によれば、素子分離溝３６の内側を等法性エッチングして、素子領域３７をスリム化することにより、素子領域１１ａの幅Ｗ１を浮遊ゲート電極１３のゲート幅Ｗ２より小さくしている。

その結果、微細化により浮遊ゲート電極１３が薄くなっても、十分なカップリング比ＣＲ１＝Ｃｂ１／（Ｃａ＋Ｃｂ１）を維持することができる。

更に、浮遊ゲート電極１３の側壁に、素子分離絶縁膜１５より絶縁耐圧が高い側壁膜１４を形成している。

その結果、微細化により側壁膜１４の高さＬ１を小さくして、ＯＮＯ膜１６の容量Ｃｂ１を増加させ、カップリング比ＣＲ１の向上を図ることができるとともに、半導体基板１１と制御ゲート電極１７とが接近しても十分な電気的耐圧を維持することができる。

従って、高いカップリング比ＣＲ１が得られる不揮発性半導体記憶装置１０およびその製造方法が得られる。
カップリング比ＣＲ１の向上により、不揮発性メモリへの書き込み／消去特性などのセル特性の向上を図ることができる。

微細化によりチップサイズが小さく、集積度の高い不揮発性半導体記憶装置を提供することができる。
また、素子領域１１ａの幅Ｗ１が、レジストパターン３４の幅Ｗ２より小さくなるので、リソグラフィ工程での解像度を超える狭いパターン寸法を有する素子領域１１ａを形成することもできる利点がある。

ここでは、側壁膜１４が、気相成長法によるシリコン酸化膜の場合について説明したが、素子分離絶縁膜１５より高い絶縁耐圧を有する絶縁膜であれば良く、例えば気相成長法によるシリコン窒化膜、または熱酸化法によるシリコン酸化膜であっても構わない。

また、不揮発性半導体記憶装置１０がＮＡＮＤ型のＥＥＰＲＯＭである場合について説明したが、ＮＯＲ型のＥＥＰＲＯＭであっても構わない。

本発明の実施例に係る不揮発性半導体記憶装置を示す図で、図１（ａ）はワード線方向に沿って切断した断面図、図１（ｂ）はビット線方向に沿って切断した断面図。 本発明の実施例に係る不揮発性半導体記憶装置を示す回路図。 本発明の実施例に係る不揮発性半導体記憶装置を示す平面図。 本発明の実施例に係る不揮発性半導体記憶装置の効果を比較例と対比して示す図で、図４（ａ）が本実施例を示す図、図４（ｂ）が比較例を示す図。 本発明の実施例に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。 本発明の実施例に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。 本発明の実施例に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。 本発明の実施例に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。 本発明の実施例に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。 本発明の実施例に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。 本発明の実施例に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。 本発明の実施例に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。 本発明の実施例に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。 本発明の実施例に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。

符号の説明

１０ 不揮発性半導体装置
１１ 半導体基板
１１ａ 素子領域
１１ｂ 素子分離領域
１２ トンネル酸化膜（第１ゲート絶縁膜）
１３ 浮遊ゲート電極（第１ゲート電極）
１４ 側壁膜
１５ 素子分離絶縁膜
１６ ＯＮＯ膜（第２ゲート絶縁膜）
１７ 制御ゲート電極（第２ゲート電極）
１８ 不純物層
１９、２０、３３、３５、３８ シリコン酸化膜
３１、４０ アモルファスシリコン膜
３２ シリコン窒化膜
３４ レジストパターン
３６ 素子分離溝
３７ 素子領域
３９ ＯＮＯ膜

Claims (5)

1. 半導体基板の主面に第１ゲート絶縁膜を介して第１ゲート電極材料膜を形成し、前記第１ゲート電極材料膜を、素子分離領域に開口を有する第１マスク材を用いてエッチングし、第１ゲート電極を分離形成する工程と、
   前記第１ゲート電極に側壁膜を形成し、前記半導体基板の前記素子分離領域を異方性エッチングし、素子分離溝を形成する工程と、
   前記素子分離溝の内側を等方性エッチングし、前記素子分離溝で囲まれた素子領域をスリム化し、前記素子領域の幅を前記第１ゲート電極の幅より小さくする工程と、
   前記素子分離溝および前記側壁膜を含む前記半導体基板上に絶縁膜を形成し、前記絶縁膜および前記側壁膜を前記第１ゲート電極の上端から所定の深さまで除去し、前記第１ゲート電極の上部を露出させる工程と、
   露出した前記第１ゲート電極を覆うように、第２ゲート絶縁膜を介して第２ゲート電極材料膜を形成する工程と、
   前記第２ゲート電極材料膜を、前記素子分離領域に対して略直角な方向に開口を有する第２マスク材を用いてエッチングし、第２ゲート電極を分離形成する工程と、
   前記素子領域に前記第１ゲート電極を挟むように、前記半導体基板と逆導電型の不純物層を形成する工程と、
   を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
2. 前記第１ゲート電極に側壁膜を形成する工程は、気相成長法により前記第１ゲート電極を覆うように絶縁膜を形成し、前記絶縁膜を異方性エッチングし、前記第１ゲート電極の側壁に前記絶縁膜を残置することにより行い、あるいは前記第１ゲート電極の側壁を熱酸化することにより行うことを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
3. 前記素子分離溝および前記側壁膜を含む前記半導体基板上に絶縁膜を形成し、前記絶縁膜および前記側壁膜を前記第１ゲート電極の上端から所定の深さまで除去する工程は、前記素子分離溝の内側に熱酸化膜を形成し、前記素子分離溝の内部および前記第１ゲート電極を覆うように塗布されたペルヒドロポリシラザンを酸化処理してシリコン酸化膜に転換し、余分な前記シリコン酸化膜を前記側壁膜の上端が露出するまで除去し、前記シリコン酸化膜および前記側壁膜を異方性エッチングすることにより行うことを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
4. 半導体基板の主面に設けられた素子領域から前記素子領域を囲む素子分離領域の一部にかけて、第１ゲート絶縁膜を介して形成され、前記素子領域の幅より大きい幅を有する第１ゲート電極と、
   前記第１ゲート電極の側壁に、前記半導体基板の主面から所定の高さまでに形成された側壁膜と、
   前記素子分離領域内に、前記半導体基板の主面から前記側壁膜と略等しい高さまで突出した状態に埋め込まれた素子分離絶縁膜と、
   前記第１ゲート電極の上部を覆うように、第２ゲート絶縁膜を介して形成された第２ゲート電極と、
   前記第１ゲート電極を挟むように前記素子領域に形成され、前記半導体基板と逆導電型の不純物層と、
   を具備し、
   前記側壁膜の絶縁耐圧が、前記素子分離絶縁膜の絶縁耐圧より高いことを特徴とする不揮発性半導体記憶装置。
5. 前記側壁膜がシリコン酸化膜またはシリコン窒化膜であり、前記素子分離絶縁膜がペルヒドロポリシラザンの酸化物であることを特徴とする請求項４に記載の不揮発性半導体記憶装置。

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