JP2009070055A - ブロックマッチング回路及びデータ更新方法 - Google Patents
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Abstract
【解決手段】第1記憶領域RCAには走査画像データCjkが、第2記憶領域RTAにはターゲット画像データGmnが、それぞれ記憶される。複数の比較領域CMの全てについての比較画像データとして(J-M+1)・(K-N+1)・M・N個と、ターゲット画像データとしてM・N個の画素データを記憶する場合と比較して、上述の技術では走査画像データとしてJ・K個と、ターゲット画像データとしてM・N個の画素データを記憶すれば足りる。つまり記憶すべき画素データの個数が低減される。ターゲット画像データとして1個と、複数の比較領域の全てについてターゲット画像データに対応した(J-M+1)・(K-N+1)個の画素データを記憶する場合と比較して、画素データの取り込みの回数が1/(M・N)に低減され、処理速度が短縮される。
【選択図】図6
Description
Cjk,C11〜C88 走査画像データ
RCA 第1記憶領域
TA ターゲット領域
Gmn,G11〜G44 ターゲット画像データ
C(m+s)(n+t),C34〜C67 比較画像データ
Δmnst 画素差値
Qmn,Q11〜QMN 演算回路
L1,L2,L3,L11〜L14,Smn,S11〜SMN セレクタ
Dst 累計値
SUM 累計回路
MC マッチング判定部
11,14 乗算器(あるいは反転器)
10,12 加算器
13 絶対値回路
OFS0,OFS1,OFS2 オフセット
CRTH しきい値
19 コアリング回路
MINVAL DフリップフロップD1が記憶する値
D1,D2 フリップフロップ
G1,G2 ゲート
LOC[0]〜LOC[W] データ
G[31:0] クラスタデータ
Claims (18)
- ブロックマッチングの比較対象となる画像領域である走査領域が含むJ行K列の画素の各々に対応した画素データである走査画像データを記憶する第1記憶領域と、
前記ブロックマッチングの比較基準となる画像領域であるターゲット領域が含むM行N列(J,K,M,NはJ>M,N>Kを満足する正整数)の画素の各々に対応した画素データであるターゲット画像データを記憶する第2記憶領域と、
前記走査領域内を走査して得られる複数の比較領域の各々が含むM行N列の画素に対応した画素データである比較画像データと、前記ターゲット画像データの間で、相互に対応する画素同士の相違を示す値たる画素差値を求めるM・N個の演算回路と、
前記第1記憶領域から、前記比較画像データを前記比較領域毎に選択して、前記演算部に出力するM・N個の選択回路と、
前記画素差値の累計たる累計値を、前記比較領域毎に求める累計回路と、
前記比較領域毎の前記累計値を比較し、前記累計値を最小とする前記比較領域を特定するマッチング判定部と
を備えるブロックマッチング回路。 - 前記ターゲット領域の第m行第n列に位置する画素(mは1乃至Mの整数、nは1乃至Nの整数)に対応する前記選択回路は、
前記走査領域の第m行乃至第(m+J−M)行かつ第n列乃至第(n+K−N)列に位置する画素に対応する(J−M+1)・(K−N+1)個の前記走査画像データを入力し、
前記比較領域が前記走査領域に対してs行t列ずれた位置にあるときに(sは0乃至(J−M)の整数、tは0乃至(K−N)の整数)、第(m+s)行第(n+t)列の画素に対応する前記走査画像データを出力する、請求項1記載のブロックマッチング回路。 - 前記ターゲット領域の第m行第n列に位置する画素に対応する前記演算回路は、
前記ターゲット領域の第m行第n列に位置する画素に対応する前記ターゲット画像データの値と、前記走査領域の第(m+s)行第(n+t)列の画素に対応する前記走査画像データの値との差を求める減算回路と、
前記減算回路の結果の絶対値を求める絶対値回路
を有する、請求項2記載のブロックマッチング回路。 - 前記ターゲット領域の第m行第n列に位置する画素データに対応する前記演算回路は、
前記ターゲット領域の第m行第n列に位置する画素に対応する前記ターゲット画像データの値からオフセットを差し引く第1減算回路と、
前記減算回路の出力と、前記走査領域の第(m+s)行第(n+t)列の画素に対応する前記走査画像データの値との差を求める第2減算回路と、
前記第2減算回路の結果の絶対値を求める絶対値回路
を有する、請求項2記載のブロックマッチング回路。 - 前記オフセットは前記ターゲット画像データの値によらない一定値が採用される、請求項4記載のブロックマッチング回路。
- 前記オフセットは前記ターゲット画像データの平均値が採用される、請求項4記載のブロックマッチング回路。
- 前記ターゲット領域の第m行第n列に位置する画素データに対応する前記演算回路は、
前記走査領域の第(m+s)行第(n+t)列の画素に対応する前記走査画像データの値からオフセットを差し引く第1減算回路と、
前記ターゲット領域の第m行第n列に位置する画素に対応する前記ターゲット画像データの値と、前記第1減算回路の出力との差を求める第2減算回路と、
前記第2減算回路の結果の絶対値を求める絶対値回路
を有する、請求項2記載のブロックマッチング回路。 - 前記オフセットは前記走査画像データの値によらない一定値が採用される、請求項7記載のブロックマッチング回路。
- 前記オフセットは、前記走査領域の第(J−s+1)行乃至第(J−s+M)行かつ第(K−t+1)列乃至第(K−t+N)列の画素に対応するM・N個の画素データの平均値が採用される、請求項7記載のブロックマッチング回路。
- 前記ターゲット領域の第m行第n列に位置する画素に対応する前記演算回路は、
前記絶対値回路の出力が正のしきい値以下の場合には零を、前記絶対値回路の出力が前記しきい値よりも大きい場合には前記絶対値回路の出力から非負の値を差し引いた値を出力するコアリング回路
を有する、請求項3乃至請求項9のいずれか一つに記載のブロックマッチング回路。 - 前記マッチング判定部は、
前記累計値を順次に入力し、
記憶の対象となる値たる記憶値を記憶し、入力された前記累計値が前記記憶値未満であったときに入力された前記累計値を用いて前記記憶値を更新する最小値記憶回路と、
(J−M+1)・(K−N+1)桁のそれぞれにおいて二値を採る第1のデータを記憶する最小値位置記憶回路と、
前記第1のデータを更新する更新回路と
を有し、
前記更新回路は、
(J−M+1)・(K−N+1)桁のそれぞれにおいて二値を採り、排他的に一桁が順次に第1の値を採る第2のデータを前記累計値と同期して入力し、
入力された前記累計値が前記記憶値未満であったときに前記第2のデータを用いて前記第1のデータを更新する、請求項1乃至10のいずれか一つに記載のブロックマッチング回路。 - 前記更新回路は、
入力された前記累計値が前記記憶値と等しいときに、前記第2のデータと、直前に記憶されていた前記第1のデータとの間での桁毎の論理和を用いて前記第1のデータを更新する、請求項11記載のブロックマッチング回路。 - 前記ターゲット画像データにおける画素データは、前記ターゲット領域において同一行に属する画素の纏まりに対応する画素データであるクラスタデータとして取り扱われる、請求項1乃至請求項12のいずれか一つに記載のブロックマッチング回路。
- 前記ターゲット画像データにおける列毎に前記クラスタデータをスワップする、複数のセレクタ
を更に備える、請求項13に記載のブロックマッチング回路。 - 前記走査画像データにおける画素データは、前記走査領域において同一行に属する画素の纏まりに対応する画素データであるクラスタデータとして取り扱われる、請求項1乃至請求項14のいずれか一つに記載のブロックマッチング回路。
- 前記走査画像データにおける列毎に前記クラスタデータをスワップする、複数のセレクタ
を更に備える、請求項15に記載のブロックマッチング回路。 - フラグを格納するレジスタ
を更に備え、
前記走査領域内において第1行から第J行へと向かう行方向に走査し、かつ前記行方向に対して優先的に、第1列から第K列へと向かう列方向に走査して複数の前記比較領域が得られ、
前記列方向の走査が行われているときに前記フラグがセットされ、当該走査が前記第K列に至ったときに前記フラグがリセットされ、
前記フラグがセットされているときには前記走査画像データの更新が拒否される、請求項1乃至請求項16のいずれか一つに記載のブロックマッチング回路。 - 請求項1乃至請求項16のいずれか一つに記載のブロックマッチング回路において、
前記走査領域内において第1行から第J行へと向かう行方向に走査し、かつ前記行方向に対して優先的に、第1列から第K列へと向かう列方向に走査して複数の前記比較領域が得られ、
前記走査領域の第(s+1)行第K列に位置する画素に対応する前記走査画像データ(sは0乃至(J−M)の整数)が前記比較画像データの画素データとして、前記ターゲット領域の第1行第N列の画素に対応する前記ターゲット画像データとの間で前記画素差値が求められた後に、前記走査領域の第(s+1)行かつ第1列乃至第K列に位置する画素に対応する前記走査画像データを更新する、データ更新方法。
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