JP2009069620A - 表示装置 - Google Patents

Abstract

【課題】画像表示装置の走査パルス線に接続されるバッファ最終段部において生じるパルストランジェントのばらつきを抑える。
【解決手段】ライトスキャン回路１２ａｂを備える。電源Ｐｖｃｃはライト走査パルスを生成する基準となるクロック信号と同期して変化する電圧Ｖｃｃｖを発生する。トランジスタＴｒ１は、流れる電流の大きさを制御して、ライト走査パルスの波形を制御する。ここで、結合容量Ｃに保持されたトランジスタＴｒ１のゲート・ソース間の閾値電圧をトランジスタＴｒ１のゲートにフィードバックして、トランジスタＴｒ１の閾値電圧のばらつきを補正して、パルストランジェントのばらつきが補正されたライト走査パルスを発生する。
【選択図】図８

Description

本発明は、表示装置に関する。

近年、微細に区分された複数の画素をマトリクス状（一の方向と他の方向とに微細に区分された複数の画素が面状に延在して配置される状態）に配置して、この画素の各々を独立に駆動して各々の画素の発光の輝度を制御する画素回路を有する画像の表示装置が広く普及している。このような表示装置の代表例としては、液晶表示装置と有機イーエル（ＥＬ：Ｅｌｅｃｔｒｏ・Ｌｕｍｉｎｅｓｅｎｃｅ）表示装置とが挙げられる。有機ＥＬ表示装置においては、有機ＥＬ素子を表示装置の画像面を構成する発光素子として用いている。そして、各々の画素を駆動する画素回路に関する種々の技術が開示されている（例えば、特許文献１〜特許文献５を参照）。有機ＥＬ素子は自から発光する発光素子であることから、バックライトが不要であり、さらに、液晶表示装置に比べて画像の視認性が高く、応答速度が速いなどの利点を有する。また、各々の発光素子の輝度（階調）は、発光素子に流れる電流の大きさを変化させて制御するのが通常である。この制御回路は、各画素回路内部の発光素子に流れる電流を能動素子で制御する、所謂、電流制御型の回路として構成される。また、有機ＥＬ表示装置においては、液晶表示装置と同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とがある。前者は構造が単純であるものの、大型、高精細の表示装置の実現が難しいなどの問題があるため、近年はアクティブマトリクス方式の技術開発が主として行なわれている。アクティブマトリクス方式では、能動素子は、一般には、画素回路内部に設けた薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ・Ｆｉｌｍ・Ｔｒａｎｓｉｓｔｏｒ）（例えば、特許文献１の図７、図８を参照）によって構成され、各々の画素の近傍に各々の画素回路を接近して配置して、画素と画素回路とを画素アレイ部として構成して表示装置の大型化、高精細化の実現を図っている。

図２２は、アクティブマトリクス方式の画像表示装置の構成を示す図である。画像表示装置は画素部１０４を有する。この画素部１０４は、画素毎に細分化された有機ＥＬ素子を発光素子として有する。この画素は、ｍ行、ｎ列（ｍ、ｎは各々整数の値）にｍ×ｎ個、マトリクス状に配列して形成されている。画素部１０４に対しては、水平セレクタ回路１０１と垂直スキャン回路１０２とＡＺ制御回路１０３とから信号が供給されている。すなわち、水平セレクタ回路１０１からのｍ個の信号線が、第１行から第ｍ行の各行に位置する画素回路に対して延在している。また、垂直スキャン回路１０２から２種類、ＡＺ制御回路１０３から２種類、併せて４種類を１セットとしたｎ列の走査パルス線が、第１列から第ｎ列の各列に位置する画素回路に対して延在している。そして、これらの信号線と走査パルス線とが交差する位置に画素の数と同数の各々の画素回路が配置されている。

図２３は、図２２に示すアクティブマトリクス方式の画像表示装置の構成をより具体的に示す図である（例えば、特許文献１〜特許文献４を参照）。ｍ本の各々の信号線は水平セレクタ回路１０１に接続され、各々の信号線には輝度情報に応じた輝度信号が印加され、走査パルス線によって選択された列の各々の画素回路に有効な情報として供給される。４種類の走査パルス線は、垂直スキャン回路１０２を構成するライトスキャン（Ｗｒｉｔｅ・Ｓｃａｎ）回路１０２ａに接続されるライト走査パルス線ＷＳＬ、垂直スキャン回路１０２を構成するドライブスキャン（Ｄｒｉｖｅ・Ｓｃａｎ）回路１０２ｂに接続されるドライブ走査パルス線ＤＳＬ、ＡＺ（Ａｕｔｏ・Ｚｅｒｏ・１）制御回路１０３を構成する第１ＡＺ（Ａｕｔｏ・Ｚｅｒｏ・１）制御回路１０３ａに接続される第１ＡＺ走査パルス線ＡＺＬ１、ＡＺ（Ａｕｔｏ・Ｚｅｒｏ・１）制御回路１０３を構成する第２ＡＺ制御回路１０３ｂに接続される第２ＡＺ走査パルス線ＡＺＬ２である。この４種類の走査パルス線が、同一列に各行毎に配設された画素回路の各々に接続されている。ライト走査パルス線ＷＳＬ、ドライブ走査パルス線ＤＳＬ、第１ＡＺ走査パルス線ＡＺＬ１、第２ＡＺ走査パルス線ＡＺＬ２によって、画素回路１１０が空間的、時間的に選択駆動されることで、１画素の有機ＥＬ素子は輝度信号Ｖｓｉｇ（図２４を参照）の電圧値に応じた輝度で青色に発光する。

なお、図２３において、符号Ｒは赤色を発色させるための画素回路であり、符号Ｇは緑色を発色させるための画素回路であり、符号Ｂは青色を発色させるための画素回路である。また、図２３においては、図面の右上の青色を発色させるための一つの画素回路である画素回路１１０に接続される信号線及び走査パルス線にのみ、信号線ＤＴＬ、ライト走査パルス線ＷＳＬ、ドライブ走査パルス線ＤＳＬ、第１ＡＺ走査パルス線ＡＺＬ１、第２ＡＺ走査パルス線ＡＺＬ２の名称を付して、他の信号線及び他の走査パルス線には名称を付すことを省略している。他の画素回路の各々についても同様に４種類の走査パルス線によって、任意の列に位置する画素回路が選択的に駆動されているときに、水平セレクタ回路１０１によって任意の行に輝度信号が与えられることで、その行と列とに属する画素回路が選択的に駆動され、輝度信号に応じた輝度で、赤、緑、青の各々の色で有機ＥＬ素子が発光する。そして、走査パルス線と信号線とが、画素を順次選択して画素部１０４の全面に画像表示が行われる。

図２４は、画素回路の一つを示す図である（例えば、特許文献１〜特許文献４を参照）。すべての画素回路は同一の構成を有するので、以下、代表して画素回路１１０について説明をする。画素回路１１０は５個のトランジスタを有して形成されている。すなわち、トランジスタＴｒ１１（以下、サンプリングトランジスタＴｒ１１と記す）、トランジスタＴｒ１２（以下、第１検知トランジスタＴｒ１２と記す）、トランジスタＴｒ１３（以下、第２検知トランジスタＴｒ１３と記す）及びトランジスタＴｒ１５（以下、ドライブトランジスタＴｒ１５と記す）はｎチャンネル電界効果トランジスタとされ、トランジスタＴｒ１４（以下、スイッチングトランジスタＴｒ１４と記す）はｐチャンネル電界効果トランジスタとされている。そして、これらのトランジスタによって、ばらつき補正の機能を有するように構成されている。

有機ＥＬ素子３０は、画素回路１１０に接続され、１画素を形成する画素素子として機能する。有機ＥＬ素子３０はそれに流れる電流に応じた輝度で発光する発光素子であるので、有機ＥＬ素子３０に流れる電流値をコントロールすることで、発色の諧調を調整している。このために、有機ＥＬ素子３０に流れる電流値は正確に制御されなければならない。しかしながら、低温ポリシリコンＴＦＴ基板などを用いる場合においては、各々のトランジスタのＶｔｈ特性（閾値電圧特性）、移動度特性がばらついてしまう。特に、ドライブトランジスタＴｒ１５が有するＶｔｈ特性及び／又は移動度特性のばらつきの影響を受けて有機ＥＬ素子３０に流れる電流値もまたばらつくこととなる。これら特性ばらつきを補正する為に、図２４に示す画素回路では、ドライブトランジスタに発生する閾値電圧特性及び移動度特性のばらつきを補正するようになされている。

サンプリングトランジスタＴｒ１１のゲート（符号Ｇを付す）には、ライトスキャン回路１０２ａからのライト走査パルスＷＳ、第１検知トランジスタＴｒ１２のゲートには、第１ＡＺ制御回路１０３ａからの第１ＡＺ走査パルスＡＺ１、第２検知トランジスタＴｒ１３のゲートには、第２ＡＺ制御回路１０３ｂからの第２ＡＺ走査パルスＡＺ２、スイッチングトランジスタＴｒ１４のゲートには、ドライブスキャン回路１０２ｂからのドライブ走査パルスＤＳ、の各々が各々の走査線を介して印加されるようになされている。また、サンプリングトランジスタＴｒ１１のソースには水平セレクタ回路１０１からの輝度信号Ｖｓｉｇが信号線ＤＴＬを介して印加されるようになされている。また、第１検知トランジスタＴｒ１２のドレインには電源ＰＶｓｓ１から電圧Ｖｓｓ１が、第２検知トランジスタＴｒ１３のソースには電源ＰＶｓｓ２から電圧Ｖｓｓ２が、スイッチングトランジスタＴｒ１４のソースには電源ＰＶｃｃから電圧Ｖｃｃｖが、各々印加されている。

また、図２４に図示するようにして、接続点Ｎ１０１には、第２検知トランジスタＴｒ１３のドレイン、ドライブトランジスタＴｒ１５のソース、有機ＥＬ素子３０のアノード、保持容量Ｃｓの一端が接続されている。また、接続点Ｎ１０２には、サンプリングトランジスタＴｒ１１のドレイン、第１検知トランジスタＴｒ１２のソース、保持容量Ｃｓの他端及びドライブトランジスタＴｒ１５のゲートが接続されている。また、スイッチングトランジスタＴｒ１４のドレインにドライブトランジスタＴｒ１５のドレインが接続されている。また、有機ＥＬ素子３０のカソードは接地されている。

接続点Ｎ１０１の電圧である電圧Ｖｓ（図２４を参照）は、接地点を基準とするドライブトランジスタＴｒ１５のソース電圧であり、接続点Ｎ１０１の電圧である電圧Ｖｇ（図２４を参照）は、接地点を基準とするドライブトランジスタＴｒ１５のゲート電圧であり、ドライブトランジスタＴｒ１５のソースとゲートとの間には、電圧Ｖｓと電圧Ｖｇとの差の電圧が、ゲート・ソース間の電圧Ｖｇｓ（図２４を参照）として印加される。以下、各部の電圧については、特に、明記しない場合には、接地点の符号が付された接地の電圧を基準として記載する。

サンプリングトランジスタＴｒ１１、第１検知トランジスタＴｒ１２、第２検知トランジスタＴｒ１３及びスイッチングトランジスタＴｒ１４は、ドレインとソースとの間が導通するか切断するか、いずれかの状態となるように、各々のトランジスタのゲートとソース間に加える電圧が制御されている。一方、ドライブトランジスタＴｒ１５については、その動作は異なり、ドレイン電流の大きさが、ドレイン・ソース間の電圧には依存せず、ゲート・ソース間の電圧である電圧Ｖｇｓに依存して定まる領域（飽和領域）で動作する。そして、有機ＥＬ素子３０は、このドライブトランジスタＴｒ１５のドレインとソースとの間に流れる電流の大きさに応じてその発光の輝度（階調）を可変とするようになされている。

飽和領域におけるドライブトランジスタＴｒ１５のドレイン・ソース間の電流Ｉｄｓ（図２４を参照、以下、ドレイン・ソース間の電流Ｉｄｓは有機ＥＬ素子を駆動する電流でもあるので、ドレイン・ソース間の電流Ｉｄｓを駆動電流Ｉｄｓともいうこととする）は、以下の式（１）で表される。ここで、μは移動度、ｋは、トランジスタを構成する各部の寸法（チャンネル長、チャンネル幅、ゲート容量）によって定まる定数、Ｖｔｈは、反転層を生じさせるに必要なゲート・ソース間電圧（以下、閾値電圧Ｖｔｈと称する）、の各々表すものである。

Ｉｄｓ＝ｋ・μ・（Ｖｇｓ−Ｖｔｈ）２ ・・・（式１）

式（１）から、見て取れるように、有機ＥＬ素子３０の駆動電流Ｉｄｓは、移動度μと閾値電圧Ｖｔｈとを変数とする関数である。ここで、駆動電流Ｉｄｓの大きさは、電流駆動型の素子である有機ＥＬ素子３０の各々の画素の発光の輝度に影響を与えるので、ドライブトランジスタＴｒ１５の移動度μと閾値電圧Ｖｔｈとの、いずれか一方、または、その両方がばらつきを有する場合には、有機ＥＬ素子３０の駆動電流Ｉｄｓの値がばらつき、発光の輝度もばらつきを有することとなる。

すなわち、ドライブトランジスタＴｒ１５の移動度μと閾値電圧Ｖｔｈとのばらつきは、輝度のばらつきに反映されて表示装置の特性に大きな影響を与えることとなる。そこで、図２４に示す回路では、この移動度μのばらつきを補正するようになされている。図２５は、図２４に示す回路を用いて、閾値電圧Ｖｔｈのばらつきの影響を補正するとともに、各々の階調毎に最適な移動度補正時間を設定するための各々の信号のタイミングチャートを示す図である。図２５の上段から下段に向かい、ライト走査パルスＷＳ、第１ＡＺ走査パルスＡＺ１、第２ＡＺ走査パルスＡＺ２、ドライブ走査パルスＤＳ、電圧Ｖｇ、電圧Ｖｓの各々を示すものである。図２５の図中において、符号Ｖｓｓ１、符号Ｖｓｓ２を付した各々の破線は電源ＰＶｓｓ１から得られる電圧Ｖｓｓ１、電源ＰＶｓｓ２から得られる電圧Ｖｓｓ２の各々の電圧レベルを示すものである。また、図２５の横軸は時間を示すものである。図２５に示すタイミングチャートに従って各部が動作することによって、Ｖｔｈ補正期間において、閾値電圧Ｖｔｈのばらつきの影響が補正される。また、図２５に示すタイミングチャートに従って各部が動作することによって、ドライブトランジスタで発生する移動度μのばらつきは、図２５中に記載の移動度補正期間において補正される（例えば、特許文献４の段落「００１８」〜段落「００３５」を参照）。

この移動度μのばらつきが補正される期間である移動度補正期間は、ライト走査パルスＷＳ（サンプリングトランジスタＴｒ１１のゲートにおける信号）の立下がり時刻とドライブ走査パルスＤＳ（スイッチングトランジスタＴｒ１４のゲートにおける信号）の立下がり時刻との時間間隔であり、この時間間隔を調整することによって移動度のばらつきは補正される。その補正のための時間間隔である移動度補正時間は数マイクロ秒（μＳｅｃ）程度である。

図２３に示すように、ライト走査パルスＷＳを発生するライトスキャン回路１０２ａと、ドライブ走査パルスＤＳを発生するドライブスキャン回路１０２ｂとは、各々の画素回路の側方（例えば、右側方）に配置されている。そしてライトスキャン回路１０２ａからのライト走査パルスＷＳを伝送するライト走査パルス線ＷＳＬと、ドライブスキャン回路１０２ｂからのドライブ走査パルスＤＳを伝送するドライブ走査パルス線ＤＳＬについては、各々の画素回路に達するまでの配線長に差が生じているので配線長の差によってライト走査パルスＷＳとドライブ走査パルスＤＳとの伝送遅延時間に差が生じてしまう。ここで、ライト走査パルスＷＳの反転エッジの伝送遅延時間及びドライブ走査パルスＤＳの反転エッジの伝送遅延時間は移動度補正期間の長さに影響を与えるので特に重要である。この伝送遅延時間が画素回路毎に差があると移動度の補正の精度が低下するので、走査パルス線の幅、走査パルス線の分布容量を調整して伝送遅延時間の差を少なくする技術が開示されている（特許文献４を参照）。また、トランジスタで構成されるバッファ回路を複数段にカスケード接続して、このバッファ回路の段数をライトスキャン回路１０２ａから各々の画素回路までの走査パルス線の長さに応じて調整することによって伝送遅延時間の差を少なくする技術が開示されている（特許文献３を参照）。

上述したようにして、背景技術に示す回路では、ドライブトランジスタＴｒ１５によって制御されて有機ＥＬ素子３０に流れる駆動電流の大きさが、ドライブトランジスタＴｒ１５の移動度のばらつき、ドライブトランジスタＴｒ１５の閾値電圧のばらつきによって影響されることがないように、第１ＡＺ走査パルスＡＺ１及び第１ＡＺ走査パルスＡＺ１の２種類の走査パルスを用い、細心の注意を以って各階調毎に、この２種類の走査パルスの時間間隔を調整することによって最適な移動度補正時間を設定している。
特開２００６−２２７２３７号公報 特開２００６−２２７２３９号公報 特開２００７−３４０００号公報 特開２００７−３４００１号公報 特開２００７−１０８３８１号公報

しかしながら、背景技術を用いるのみでは、移動度補正の動作の効果がまだ十分には発揮されないという問題を有している。すなわち、画素回路に対して、このような移動度補正に対する細心の対策にもかかわらず、背景技術においては、ライト走査パルスとドライブ走査パルスとによって決められる移動度補正期間は、一定の時間とされていた。一方、最適なる移動度補正期間は、輝度信号の大きさに依存しており、移動度補正期間を一定とする場合には、移動度補正の効果を十分に発揮することができなかった。すなわち、輝度信号に依存して変化するドライブトランジスタの移動度のばらつきを補正することができなかった。

本発明は上述した課題を解決して、輝度信号に依存して変化する移動度のばらつきの影響を補正して、良質なる画像を得る技術を提供することを目的とする。

本発明の表示装置は、一の方向と他の方向とに複数個に細分化されて配置される各々の画素素子と、輝度信号とドライブ走査パルスとライト走査パルスとが入力されて前記各々の画素素子を駆動する各々の画素回路と、前記一の方向に相互に接続される前記各々の画素回路に対して前記輝度信号を供給するセレクタ回路と、前記他の方向に相互に接続される前記各々の画素回路に対して前記ドライブ走査パルスを供給するドライブスキャン回路と、前記他の方向に相互に接続される前記各々の画素回路に対して前記ライト走査パルスを供給するライトスキャン回路と、を備える表示装置であって、
前記画素回路は、
前記画素素子に流れる駆動電流の大きさを制御するドライブトランジスタと、前記ドライブトランジスタの移動度に応じたドライブトランジスタ移動度電圧を保持して前記ドライブトランジスタのゲートにフィードバックをするための保持容量と、前記ドライブ走査パルスによって開始し前記ライト走査パルスのレベルが前記輝度信号の大きさに応じた所定値を通過することによって終了するドライブトランジスタ移動度補正期間において前記ドライブトランジスタ移動度電圧を前記保持容量に得るための回路と、を具備し、
前記ライトスキャン回路は、
第１電源と出力トランジスタと第１アナログスイッチ素子と第２アナログスイッチ素子と第２電源とが順に直列接続されて形成される直列接続回路と、前記出力トランジスタのゲートと前記出力トランジスタのソースとの間に接続される第３アナログスイッチ素子と、前記出力トランジスタのゲートに接続され、前記出力トランジスタ毎のゲート・ソース間の閾値電圧を保持して前記出力トランジスタのゲートにフィードバックをするための結合容量と、前記閾値電圧を得るために前記第１アナログスイッチ素子ないし前記第３アナログスイッチ素子の各々の導通と切断との状態を制御するとともに、前記第１電源から所望とする前記ドライブトランジスタ移動度補正期間の情報を含む電圧を出力するように制御する制御部と、を具備し、前記第１アナログスイッチ素子と前記第２アナログスイッチ素子との接続点から前記ライト走査パルスを得るようにした。

本発明の表示装置は、一の方向と他の方向とに複数個に細分化されて配置される複数の画素素子を有し、これを駆動する画素回路を各々の画素素子に対して有する。画素回路には、輝度信号とドライブ走査パルスとライト走査パルスとが入力される。画素回路は、画素素子に流れる輝度信号に応じた駆動電流の大きさを制御するドライブトランジスタを有しており、このドライブトランジスタに発生する移動度に応じたドライブトランジスタ移動度電圧を保持容量に保持して、これをドライブトランジスタのゲートにフィードバックをして移動度のばらつきの影響を受けることがないようにすることができる。このドライブトランジスタ移動度電圧の検出はドライブトランジスタ移動度補正期間に行なわれる。ドライブトランジスタ移動度補正期間は、ドライブ走査パルスによって開始し、ライト走査パルスのレベルが輝度信号の大きさに応じて変化する所定値を通過することによって終了する。このようにドライブ走査パルスとライト走査パルスとの２つの走査パルスを用いることによって、輝度信号の大きさに応じてドライブトランジスタの移動度補正期間の長さを調整することができる。

また、本発明の表示装置は、特徴あるライトスキャン回路を有しており、このライトスキャン回路は、第１電源と出力トランジスタと第１アナログスイッチ素子と第２アナログスイッチ素子と第２電源とが、上述の記載の順に直列接続されて形成されている。また、出力トランジスタのゲートとそのソースとの間に第３アナログスイッチ素子が接続されている。また、出力トランジスタ毎のゲート・ソース間の閾値電圧を保持して出力トランジスタのゲートにフィードバックをするための結合容量を有している。また、ライトスキャン回路は、制御部を有しており、この制御部は、前記第１アナログスイッチ素子ないし前記第３アナログスイッチ素子の各々の導通と切断とを切替えて、出力トランジスタ毎のゲート・ソース間の閾値電圧を得るようにする。閾値電圧は、上述したように出力トランジスタのゲートにフィードバックをされ、出力トランジスタ毎の閾値電圧のばらつきを補正できる。

また、制御部は、第１電源から所望とするドライブトランジスタ移動度補正期間の情報を含む電圧を出力する。また、ライトスキャン回路は、第１アナログスイッチ素子と第２アナログスイッチ素子との接続点から、ライト走査パルスを得るようにしている。ここで、出力トランジスタの閾値電圧のばらつきは補正されているので、ライト走査パルスは、第１電源からの電圧と略等しく、パルストランジェントのばらつきを有さない電圧波形とすることができる。そして、上述したドライブトランジスタ移動度補正期間の終期は、ライト走査パルスが輝度信号の大きさに応じて変化する所定値を通過することによって終了するが、このようにして、ライト走査パルスのパルストランジェントは所望のドライブトランジスタ移動度補正期間を得るための電圧となるように予め制御されているので、ドライブトランジスタ移動度補正期間を所望の期間とすることができる。

本発明によれば、輝度信号の大きさに依存して変化する移動度のばらつきを補正することができる。また、画像表示装置の走査パルス線に接続される出力トランジスタを有するバッファ最終段部において生じるパルストランジェントのばらつきを抑え、よって、良好なる画質の画像を得る技術を提供できる。

（実施形態の要旨）
実施形態の表示装置は、画素回路と、ドライブスキャン回路と、ライトスキャン回路と、を備える。各々の画素素子はマトリクス状（一の方向と他の方向とに微細に区分された複数の画素が面状に延在して配置される状態）に配置され、この各々の画素には、各々の画素回路が接続されており、各々の画素の発光輝度は各々の画素回路によって制御される。また、各々の画素回路をマトリクス状の一の方向に相互に接続する信号線と、各々の画素回路をマトリクス状の他の方向に相互に接続するドライブ走査パルス線及びライト走査パルス線と、を有している。また、信号線は画素素子の発光の輝度に応じて変化する輝度信号を供給するセレクタ回路に接続され、ドライブ走査パルス線はドライブ走査パルスを供給するドライブスキャン回路に接続され、ライト走査パルス線はライト走査パルスを供給するライトスキャン回路に接続されている。このようなマトリクス状の接続を採用し、発光の輝度に応じた信号とドライブ走査パルスとライト走査パルスとを時系列に変化させることによって画素部に画像を表示することができる。

画素回路は、画素素子に流れる駆動電流の大きさを制御するドライブトランジスタを有している。駆動電流の大きさは、ドライブトランジスタの移動度に応じてばらつきを有するので、実施形態の画素回路では、移動度のばらつきを補正する回路を有している。この補正回路は、発光の輝度に応じた信号である輝度信号の大きさに応じた最適なる移動度のばらつきの補正を行う。このために、所定周期毎にドライブトランジスタの移動度に応じたドライブトランジスタ移動度電圧を検出した後、このドライブトランジスタ移動度電圧を保持容量に保持して、ドライブトランジスタ移動度電圧をドライブトランジスタの制御端子にフィードバックをして移動度のばらつきを補正している。ドライブトランジスタ移動度電圧を検出するに際しては、ドライブ走査パルスによってドライブトランジスタ移動度電圧を検出する動作の開始の時刻を設定し、ライト走査パルスによってドライブトランジスタ移動度電圧を検出する動作の完了をする時刻を設定している。また、ドライブトランジスタ移動度電圧を検出する動作の完了後にドライブトランジスタ移動度電圧を保持容量に保持する。このようにドライブトランジスタ移動度電圧を検出する動作の開始の時刻と完了の時刻との間の時間であるドライブトランジスタの移動度補正期間（以下、ドライブトランジスタ移動度補正期間と省略する場合もある）の長さに応じて移動度電圧は変化するので、ドライブ走査パルスとライト走査パルスとの相互の時間関係を制御することによって、適切にドライブトランジスタの移動度の補正をすることができる。実施形態では、このドライブトランジスタ移動度補正期間は、ライト走査パルスによって制御されるサンプリングトランジスタとドライブ走査パルスによって制御されるスイッチングトランジスタとの各々のトランジスタの作用によって設定されている。

サンプリングトランジスタはライト走査パルスのアナログ電圧に応じて導通と切断とが制御されるようになされ、スイッチングトランジスタはドライブ走査パルスのデジタル電圧（ハイレベルであるかローレベルであるかのいずか）に応じて導通と切断とが制御されるようになされている。したがって、ライト走査パルスのパルストランジェントは移動度電圧を検出する動作の完了の時刻の設定に大きな影響を与える。ここで、パルストランジェントとは、パルス信号について、振幅が定常状態から変化する変化点の位置と、時間とともに変化する波形の形状とを併せたパルス信号の態様を称するものである。

実施形態では以下のようにライトスキャン回路を構成して、各々の画素に供給されるライト走査パルスのパルストランジェントを一定のものとしている。ライトスキャン回路は、第１電源と、電流制御素子として機能する出力トランジスタと、第１アナログスイッチ素子と、第２アナログスイッチ素子と、第３アナログスイッチ素子と、第２電源とを具備している。第１電源はライト走査パルスを生成する基準となるクロック信号と同期して変化する電圧を発生する。出力トランジスタは、前記第１電源から流れる電流の大きさを制御して、ライト走査パルスのパルストランジェントを制御する。ここで、出力トランジスタは、所謂、飽和領域で動作をするので、ゲートに印加される電圧に応じて電流を制御するが、個々の出力トランジスタ毎に固有のゲート・ソース間の閾値電圧を有している。すなわち、閾値電圧のばらつきを有している。そこで、結合容量に保持した出力トランジスタの閾値に応じた電圧である出力トランジスタの閾値電圧を電流制御素子として機能する出力トランジスタの制御端子であるゲートにフィードバックして、出力トランジスタの閾値電圧のばらつきを補正している。

より具体的には、ライトスキャン回路を構成するバッファ最終段部は、第１電源と電流制御素子（出力トランジスタ）と第１アナログスイッチ素子と第２アナログスイッチ素子と第２電源とが、上述した順に直列に接続されて形成されている。そして、第１アナログスイッチ素子と第２アナログスイッチ素子との接続点からライト走査パルスが出力されるようになされている。また、第３アナログスイッチ素子が出力トランジスタのゲートとソースとの間に接続されている。また、出力トランジスタのゲートには結合容量が接続されている。

ライトスキャン回路を構成する制御部は、第１アナログスイッチ素子ないし第３アナログスイッチ素子の導通と切断とを制御する。また、第１電源からの電圧を制御する。ここで、第１電源から得られる電圧は所望の移動度補正期間を得ることができるように、表示装置の動作の基準となるクロック信号に同期した周期波形とされており、その電圧波形は、クロック信号の周期よりも細かい精度で制御される。制御部によって各部の状態は制御され、第１電源の電圧の状態、第１アナログスイッチ素子ないし第３アナログスイッチ素子の各々が導通か切断かのいずれかの状態、を組み合わせて、種々の機能を発揮することができる。

例えば、第１電源の電圧の状態、第１アナログスイッチ素子ないし第３アナログスイッチ素子の各々が導通か切断かのいずれであるかの状態、を組み合わせて、閾値補正期間前状態、閾値補正期間状態、閾値補正期間後状態の３つの状態を有するようにしてバッファ最終段部の電流制御素子として機能する出力トランジスタにおいて発生する閾値電圧のばらつきの補正の動作を行うことができる。そして、その後のライト走査パルス出力状態において、パルストランジェントが出力トランジスタの閾値電圧に影響されないライト走査パルスを出力することができる。ここで、実施形態では、電流制御素子、第１アナログスイッチ素子ないし第３アナログスイッチ素子の各々は薄膜トランジスタ（ＴＦＴ）として形成され、電流制御素子としての機能は、ゲート・ソース間の電圧でドレイン・ソース間の電流が制御される飽和領域での動作で実現され、アナログスイッチ素子としての機能は、ドレイン・ソース間が導通又は切断と見なせる高抵抗又は低抵抗として動作することによって実現される。

閾値補正期間前状態は、閾値補正期間に先立つ閾値補正期間前における第１電源の電圧の状態、各々のアナログスイッチ素子の状態を特定する状態であるが、この状態には特段の制限があるものではなく、閾値補正期間における表示装置の動作に応じたものとなる。表示装置が発光の動作をしているようにしても良く、非発光として、他の処理中であっても良いものである。例えば、閾値補正期間前状態においては、第１アナログスイッチ素子及び第２アナログスイッチ素子を導通し、第３アナログスイッチ素子を切断する。また、第１電源の電圧を電流制御素子が通電可能となる定常電圧（例えば、後述する電圧Ｖｃｃｍｘ）に変化させる。このときに、第２アナログスイッチ素子が導通しているので、第２電源の電圧と略等しいレベルのライト走査パルスを出力する。

閾値補正期間状態においては、第１電源の電圧は電流制御素子が通電可能となる定常電圧（例えば、後述する電圧Ｖｃｃｍｘ）に維持される。また、第１アナログスイッチ素子を切断し、第２アナログスイッチ素子及び第３アナログスイッチ素子を導通する。そして、結合容量に電流制御素子として機能する出力トランジスタの閾値電圧に応じた電圧を設定する。このときに、第２アナログスイッチ素子が導通しているので、第２電源の電圧と略等しいレベルのライト走査パルスを出力する。この閾値補正期間状態は閾値補正期間の状態である。

閾値補正期間後状態においては、第１電源の電圧が電流制御素子を通電不能とする電圧（例えば、後述するＶｃｃｖｍｎ）に変化する。また、第１アナログスイッチ素子及び第２アナログスイッチ素子を導通し、第３アナログスイッチ素子を切断する。このときに、第２アナログスイッチ素子が導通しているので、第２電源の電圧と略等しいレベルのライト走査パルスを出力する。この閾値補正期間後状態は閾値補正期間の後の状態である。

ライト走査パルス出力状態においては、各部の状態を順次以下の状態とすることによって、第１電源からの電圧波形に応じたライト走査パルスを出力する。第１アナログスイッチ素子を導通し、第２アナログスイッチ素子及び第３アナログスイッチ素子を切断する。そして、第１電源の電圧が電流制御素子を通電不能とする電圧（例えば、Ｖｃｃｖｍｎ）から、電流制御素子が通電可能となる定常電圧（例えば、電圧Ｖｃｃｍｘ）に変化させ、その後、所定のパルストランジェントを有して第１電源の電圧が電流制御素子を通電不能とする電圧（例えば、Ｖｃｃｖｍｎ）に変化する。このときに、第１アナログスイッチ素子が導通しているので、閾値電圧のばらつきの影響の補正がなされた制御素子から第１アナログスイッチ素子を介して所定補正した第１電源の電圧と略等しいレベルのライト走査パルスを出力する。このライト走査パルス出力状態は、画素回路において、輝度信号に応じて、ドライブトランジスタ移動度補正期間の長さを調節する状態である。

また、上述したライト走査パルス出力状態において、さらに、移動補正期間状態を設けて、出力トランジスタの移動度のばらつきを補正することができる。

移動補正期間状態では、上述したライト走査パルス出力状態において第１電源の電圧が電流制御素子を通電可能とする定常電圧（例えば、電圧Ｖｃｃｍｘ）を維持するときに、第１アナログスイッチ素子及び第２アナログスイッチ素子を切断し、第３アナログスイッチ素子を導通する。このとき、結合容量に電流制御素子である出力トランジスタの移動度に応じた電圧（出力トランジスタ移動度電圧）を設定して保持する。また、第１アナログスイッチ素子及び第２アナログスイッチ素子が切断しているので、回路の浮遊容量によって保持される第１電源の電圧と略等しいレベルの保持された電圧をライト走査パルスとして出力する。

以下、実施形態の有機ＥＬ素子を用いた表示装置の説明を図面に沿って行う。

（表示装置の全体のブロック図）
図１に有機ＥＬ素子を用いた表示装置の全体のブロック図を示す。背景技術として図２３に示すと同様に、この表示装置は、赤（Ｒの符号を付す）、緑（Ｇの符号を付す）、青（Ｂの符号を付す）の３色に発光する微細に分割された有機ＥＬ素子を有し、各々の有機ＥＬ素子毎にこれを駆動する画素回路を構成するドライブトランジスタの閾値電圧変動や移動度のバラツキに対する補正の機能を備えた画素回路を含むものである。画素回路の一つである画素回路１１０を代表例として以下の説明に用いるが、他の画素回路についてもこの説明は適合するものである。

この表示装置は、画素アレイ部を有し、画素アレイ部には、画素素子として機能する有機ＥＬ素子がｍ行×ｎ列のマトリクス状に配列され、この各々の有機ＥＬ素子に対して画素回路がｍ行×ｎ列のマトリクス状に配列されている。水平セレクタ回路１０１、ライトスキャン回路１２ａ、ドライブスキャン回路１０２ｂ、第１ＡＺ制御回路１０３ａ、第２ＡＺ制御回路１０３ｂを備える。また、水平セレクタ回路１０１により選択され、輝度情報に応じた輝度信号を画素回路１１０に対する入力信号として供給するためのｍ本の信号線（代表して、画素回路１１０を制御する信号線である信号線ＤＴＬにのみ符号を付す）が、配されている。

また画素アレイ部の各々の画素回路に対して、４種類の走査パルス線が配されている。それらの走査パルス線は、ライトスキャン回路１２ａからのライト走査パルスを伝送するｎ本のライト走査パルス線（代表して、画素回路１１０を制御するライト走査パルス線であるライト走査パルス線ＷＳＬにのみ符号を付す）、ドライブスキャン回路１０２ｂからのドライブ走査パルスをｎ本のドライブ走査パルス線（代表して、画素回路１１０を制御するドライブ走査パルス線であるドライブ走査パルス線ＤＳＬにのみ符号を付す）、第１ＡＺ制御回路１０３ａからのｎ本の第１ＡＺ走査パルス線（代表して、画素回路１１０を制御する第１ＡＺ走査パルス線である第１ＡＺ走査パルス線ＡＺＬ１にのみ符号を付す）、第２ＡＺ制御回路１０３ｂからのｎ本の第２ＡＺ走査パルス線（代表して、画素回路１１０を制御する第２ＡＺ走査パルス線である第２ＡＺ走査パルス線ＡＺＬ２にのみ符号を付す）の各々である。ドライブスキャン回路１０２ｂ、ライトスキャン回路１２ａ、第１ＡＺ制御回路１０３ａ、第２ＡＺ制御回路１０３ｂは、それぞれの回路に入力される、図示しないスタートパルス信号とクロック信号とを基準として、設定された所定のタイミングで各々の走査パルス線に選択的に各種の走査パルスを与えるようになされている。

ここで、背景技術に示すと同様にライト走査パルスＷＳとドライブ走査パルスＤＳとの両者によって決定される移動度補正期間をより適切に制御するために、ライトスキャン回路１２ａからのライト走査パルス線ＷＳＬ、ドライブスキャン回路１０２ｂからのドライブ走査パルス線ＤＳＬについては、その配線長の差によって生ずる各々のパルスの遅延量を各々の走査パルス線の幅を異なるようにして調整する構成を採用することができ、また、各々の走査パルス線とアノード層間の容量を調整してパルスの遅延量を調整する構成を採用することができる。

図２は画素回路１１０の構成を示す図である。図２においては、簡略化のため、輝度信号Ｖｓｉｇが印加される信号線ＤＴＬ、ライト走査パルスＷＳが印加されるライト走査パルス線ＷＳＬ、ドライブ走査パルスＤＳが印加されるドライブ走査パルス線ＤＳＬ、第１ＡＺ走査パルスＡＺ１が印加される第１ＡＺ走査パルス線ＡＺＬ１及び第２ＡＺ走査パルスＡＺ２が印加される第２ＡＺ走査パルス線ＡＺＬ２によって制御される一つの画素回路である画素回路１１０のみを示しているが、同様の構成を有して他の画素回路も表示装置に配されている。この画素回路１１０は、発光素子である有機ＥＬ素子３０と、保持容量Ｃｓと、サンプリングトランジスタとして機能するサンプリングトランジスタＴｒ１１、ドライブトランジスタとして機能するドライブトランジスタＴｒ１５、スイッチングトランジスタとして機能するスイッチングトランジスタＴｒ１４、第１検知トランジスタとして機能する第１検知トランジスタＴｒ１２及び第２検知トランジスタとして機能する第２検知トランジスタＴｒ１３の５個の薄膜トランジスタ（ＴＦＴ）を有して構成されている。サンプリングトランジスタＴｒ１１、ドライブトランジスタＴｒ１５、第１検知トランジスタＴｒ１２、第２検知トランジスタＴｒ１３はｎチャネルＴＦＴとされ、スイッチングトランジスタＴｒ１４はｐチャネルＴＦＴとされている。なお、図２には、画素回路１１０以外に有機ＥＬ素子３０と容量Ｃｏｌｅｄとが記載されている。ここで、容量Ｃｏｌｅｄは、１画素の有機ＥＬ素子が有する容量と浮遊容量とで形成される容量を表すものである。有機ＥＬ素子３０及び容量Ｃｏｌｅｄは接続点Ｎ１０１に接続されている。

ここで、第１検知トランジスタＴｒ１２、第２検知トランジスタＴｒ１３及びスイッチングトランジスタＴｒ１４は、ドレインとソースとの間が導通するか切断するかの２つのいずれかの状態となるように、各々のトランジスタのゲートとソース間に加える電圧が制御されている。すなわち、これらのトランジスタの各々は、ハイレベルとローレベルとの２値のデジタル信号で制御端子としてのゲートを制御するアナログスイッチとして機能する。また、サンプリングトランジスタＴｒ１１はドレインとソースとの間が導通するか切断するかの２つのいずれかの状態となるアナログスイッチとして機能するが、サンプリングトランジスタＴｒ１１のゲートとソース間に加える電圧のレベルに応じて導通するか切断するかが制御されている。一方、ドライブトランジスタＴｒ１５については、その動作は上述したものとは異なり、ドレイン電流の大きさが、ドレイン・ソース間の電圧には依存せず、制御端子としてのゲートによって制御されるゲート・ソース間の電圧である電圧Ｖｇｓに依存して定まる領域である飽和領域で動作する。すなわち、ドライブトランジスタＴｒ１５は、アナログ電圧で制御される電流制御素子として機能し、電源ＰＶｃｃとトランジスタＴｒ１５との組み合わせは可変電流源として機能する。そして、有機ＥＬ素子３０は、このドライブトランジスタＴｒ１５のドレインとソースとの間に流れる電流の大きさに応じてその発光の輝度を可変とする駆動がなされる。

保持容量Ｃｓは、一方の端子がドライブトランジスタＴｒ１５のソース（ソースには、符号Ｓを付す、他のトランジスタのソースに付いても同様とする）に接続され、他方の端子がドライブトランジスタＴｒ１５のゲート（ゲートには、符号Ｇを付す、他のトランジスタのゲートに付いても同様とする）に接続されている。図では、ドライブトランジスタＴｒ１５のソースを接続点Ｎ１０１、ドライブトランジスタＴｒ１５のゲートを接続点Ｎ１０２として示している。画素回路１１０の発光素子は、上述したように有機ＥＬ素子３０とされ、有機ＥＬ素子３０はアノードとカソードとを備えている。有機ＥＬ素子３０のアノードはドライブトランジスタＴｒ１５のソース（接続点Ｎ１０１）に接続され、カソードは接地されている。

第１検知トランジスタＴｒ１２は、そのドレイン（ドレインには、符号Ｄを付す、他のトランジスタのドレインに付いても同様とする）が電源ＰＶｓｓ１に接続され、そのソースがドライブトランジスタＴｒ１５のゲート（接続点Ｎ１０２）に接続され、そのゲートは第１ＡＺ走査パルス線ＡＺＬ１に接続されて第１ＡＺ走査パルスＡＺ１が印加されるようになされている。また、第２検知トランジスタＴｒ１３は、そのソースが電源ＰＶｓｓ２に接続され、そのドレインがドライブトランジスタＴｒ１５のソース（接続点Ｎ１０１）に接続され、ゲートが第２ＡＺ走査パルス線ＡＺＬ２に接続されて第２ＡＺ走査パルスＡＺ２が印加されるようになされている。また、サンプリングトランジスタＴｒ１１は、そのソースが信号線ＤＴＬに接続され、サンプリングトランジスタＴｒ１１のドレインがドライブトランジスタＴｒ１５のゲート（接続点Ｎ１０２）に接続され、サンプリングトランジスタＴｒ１１のゲートがライト走査パルス線ＷＳＬに接続されてライト走査パルスＷＳ（信号ＷＳ）が印加されるようになされている。また、スイッチングトランジスタＴｒ１４は、そのソースが電源ＰＶｃｃに接続され、そのドレインがドライブトランジスタＴｒ１５のドレインに接続され、そのゲートがドライブ走査パルス線ＤＳＬに接続されてドライブ走査パルスＤＳが印加されるようになされている。

サンプリングトランジスタＴｒ１１は、ライト走査パルス線ＷＳＬによってライトスキャン回路１２ａから伝送されるライト走査パルスＷＳがハイレベルとなったときにドレインとソースとが導通して、信号線ＤＴＬからの輝度信号Ｖｓｉｇをサンプリングして輝度信号Ｖｓｉｇの電圧値に応じた電圧を保持容量Ｃｓに保持させる。ここで、ライト走査パルスＷＳ（信号ＷＳ）は、ハイレベルとローレベルとの２値ではなく、パルストランジェントを有してアナログ的に滑らかに変化する信号である。したがって、信号ＷＳのパルストランジェントに応じて、サンプリングトランジスタＴｒ１１が導通する時刻を調整することができる。この点については、後に詳述する。ここで、パルストランジェントとは、立ち下がり点の位置（時刻）と立ち下がりの波形の形状とを合わせたパルスの立ち下がりの態様を称するものである。

また、ドライブトランジスタＴｒ１５は、保持容量Ｃｓに保持された電圧に応じて有機ＥＬ素子３０を電流駆動する。また、スイッチングトランジスタＴｒ１４はドライブ走査パルス線ＤＳＬによってドライブスキャン回路１０２ｂから伝送されるドライブ走査パルスＤＳによってドレインとソースとが導通させられたときに電源ＰＶｃｃからドライブトランジスタＴｒ１５に電流を供給する。また、第１検知トランジスタＴｒ１２は、第１ＡＺ走査パルス線ＡＺＬ１によって第１ＡＺ制御回路１０３ａから伝送される第１ＡＺ走査パルスＡＺ１によって所定のタイミングでそのソースとそのドレインとが導通とされる。また、第２検知トランジスタＴｒ１３は、第２ＡＺ走査パルス線ＡＺＬ２によって第２ＡＺ制御回路１０３ｂから伝送される第２ＡＺ走査パルスＡＺ２によって所定のタイミングでそのソースとそのドレインとが導通とされる。

第１検知トランジスタＴｒ１２と第２検知トランジスタＴｒ１３との動作によって、有機ＥＬ素子３０を電流駆動するに先立って、種々のドライブトランジスタＴｒ１５の有するばらつきを補正することが可能である。例えば、ドライブトランジスタＴｒ１５の閾値電圧Ｖｔｈを検知し、この検知した閾値電圧Ｖｔｈを保持容量Ｃｓに保持する動作（閾値検出動作）が実行され、閾値のばらつきを補正する動作を行うことができる。また、例えば、サンプリングトランジスタＴｒ１１とスイッチングトランジスタＴｒ１４が共に導通している期間（後述する移動度補正期間）に、ドライブトランジスタＴｒ１５の移動度μのばらつきを検出する動作（移動度検出動作）が実行され、移動度のばらつきを補正する動作を行うことができる。ここで、サンプリングトランジスタＴｒ１１が導通している期間の終期は、信号ＷＳのパルストランジェントに応じて定められることとなる。

電源ＰＶｃｃの電圧Ｖｃｃｖの波形は、ドライブトランジスタＴｒ１５の移動度μのばらつきを補正するために特に管理がされている。電源ＰＶｓｓ２の電圧Ｖｓｓ２は、電源ＰＶｓｓ１の電圧Ｖｓｓ１からドライブトランジスタＴｒ１５の閾値電圧Ｖｔｈを差し引いたレベルよりも低く設定されている。すなわち、電圧Ｖｓｓ２＜電圧Ｖｓｓ１−閾値電圧Ｖｔｈ、となる関係が成立するようになされている。また、電源ＰＶｓｓ２の電圧Ｖｓｓ２は、有機ＥＬ素子３０の閾値電圧Ｖｔｈｅｌより小さく設定されている。すなわち、電圧Ｖｓｓ２＜閾値電圧Ｖｔｈｅｌ、となる関係が成立するようになされている。

図３は、画素回路１１０を制御する各々の信号をタイミングチャートとして示す図である。図３に沿って、画素回路１１０の動作を説明する。図３の上段から下段の方向に向かい、ライト走査パルスＷＳ、第１ＡＺ走査パルスＡＺ１、第２ＡＺ走査パルスＡＺ２、ドライブ走査パルスＤＳ、ドライブトランジスタＴｒ１５のゲート（接続点Ｎ１０２）に印加される電圧である電圧Ｖｇ及びドライブトランジスタＴｒ１５のソース（接続点Ｎ１０１）に印加される電圧である電圧Ｖｓの各々を示すものである。

ここで、実施形態のライト走査パルスＷＳは、背景技術として図２５に示すライト走査パルスＷＳとは異なり、滑らかな立ち下がり特性のパルストランジェントを呈するものである。そして、サンプリングトランジスタＴｒ１１のゲートに印加されるライト走査パルスＷＳが所定の電圧以上であるときに、サンプリングトランジスタＴｒ１１のドレインとソースとの間が導通し、ライト走査パルスＷＳが所定の電圧未満であるときに、サンプリングトランジスタＴｒ１１のドレインとソースとの間が切断する。また、第１ＡＺ走査パルスＡＺ１がハイレベルであるときに、第１検知トランジスタＴｒ１２のドレインとソースとの間が導通し、第１ＡＺ走査パルスＡＺ１がローレベルであるときに、第１検知トランジスタＴｒ１２のドレインとソースとの間が切断する。また、第２ＡＺ走査パルスＡＺ２がハイレベルであるときに、第２検知トランジスタＴｒ１３のドレインとソースとの間が導通し、第２ＡＺ走査パルスＡＺ２がローレベルであるときに、第２検知トランジスタＴｒ１３のドレインとソースとの間が切断する。さらに、ドライブ走査パルスＤＳがハイレベルであるときに、スイッチングトランジスタＴｒ１４のドレインとソースとの間が切断し、ドライブ走査パルスＤＳがローレベルであるときに、スイッチングトランジスタＴｒ１４のドレインとソースとの間が導通する。

図４は、ライトスキャン回路１２ａの一部とライト走査パルス線ＷＳＬと画素回路１１０のサンプリングトランジスタＴｒ１１とを示す図である。ここで、ライト走査パルスＷＳを伝送するライト走査パルス線ＷＳＬは、電気的には分布定数回路として動作する。この分布定数回路は、微少な抵抗値を有する抵抗Ｒｄと微少な容量値を有する容量Ｃｄとから形成されるローパスフィルタを何段にも渡りカスケード接続したのと等価的な特性を有するものとなる。このような分布定数回路では、線路長に応じてその電気特性が異なる。すなわち、周波数特性については高域成分が遮断されて、時間特性については伝送遅延が生じる。上述の説明はライト走査パルス線ＷＳＬについての説明であるが、走査パルスを加える走査パルス送信点から走査パルスを受信する走査パルス受信点までの配線の長さ及び引き回しの態様によって、周波数特性、伝送遅延特性に異なりが生じる点については、ライト走査パルス線ＷＳＬのみならず、ドライブ走査パルス線ＤＳＬ、第１ＡＺ走査パルス線ＡＺＬ１、第２ＡＺ走査パルス線ＡＺＬ２においても同様である。

図４に示すライトスキャン回路１２ａは、ｐチャンネル電界効果トランジスタＴｒ１０１（以下、トランジスタＴｒ１０１と省略する）とｎチャンネル電界効果トランジスタＴｒ１０２（以下、トランジスタＴｒ１０２と省略する）とで構成されるバッファ最終段部を有している。トランジスタＴｒ１０１のソースに電圧Ｖｃｃｖが供給される。トランジスタＴｒ１０１のゲートはナンド（ＮＡＮＤ）ゲート２０が接続されている。その結果、図４の図中に示すように、電圧Ｖｃｃｖの波形を時間とともに変化するように設定した場合においては、バッファ最終段部から出力される出力パルス（サンプリングトランジスタＴｒ１１のゲートに得られる信号ＷＳ）の立下り点の位置（時刻）及び波形を電圧Ｖｃｃｖの波形に応じて調整できる。すなわち、トランジスタＴｒ１０１はアナログスイッチ素子として機能するのでこの出力パルスの立下りの波形は、電圧Ｖｃｃｖに合わせて滑らかなものとできる。

ここで、電圧Ｖｃｃｖについて説明する。電圧Ｖｃｃｖの立ち下がりは、穏やかに立ち下がるものとされている（図４中の電圧Ｖｃｃｖの波形図を参照）。そして、後述するように、この穏やかに立ち下がる電圧によって、サンプリングトランジスタＴｒ１１を制御してドライブトランジスタの移動度補正期間の終了の時刻（終期）を定める。ここで、電圧Ｖｃｃｖの立ち下がりを利用して、終期を定めるようにしたのは、以下の理由によるものである。すなわち、制御部のデジタル回路は、信号ＣＫ（図９を参照）を基準として動作するので、電圧Ｖｃｃｖの波形は、デジタル回路によっては１Ｈ（２０μＳｅｃ〜４０μＳｅｃ）以内の時間では制御することができない、したがって、デジタル回路からは移動度補正期間の調整に必要とされるような、１Ｈ以下のμ秒（μＳｅｃ）単位での時間信号が得られないからである。また、電圧Ｖｃｃｖの立ち上がりが急峻であるのは、立ち上がり信号は、移動度補正期間を設定するための用途に用いていないので特段の制約はなく、立ち上がり波形を滑らかにすることによって、スイッチング損失が増加することを防止するためである。

また、電圧Ｖｃｃｖの波形は、後述する図７に示す移動度の補正の特性と合致したものでなければならない。すなわち、図７に横軸で示す時間に対して、縦軸で示す電圧を有する特性を電圧Ｖｃｃは有するものでなければならない。例えば、図７に示すグラフの特性は１次系の特性で近似できるので、抵抗と容量とで形成されるローパスフィルタをデジタル回路からの信号の立ち下がり波形のみに作用させて得ることができる。また、電圧Ｖｃｃｖの望ましい波形が、抵抗とコンデンサとによって発生させることができる１次系の応答波形以外である場合には、抵抗とコンデンサとからなる１次遅系の時定数を相互に大きく異ならせて複数段カスケード接続して所望の応答波形に近似することができる。また、抵抗と閾値が異なるダイオードとを複数組み合わせて得られる任意の関数を所望の応答波形に近似することができる。さらには、所望の応答波形をマッピングしたロム（ＲＯＭ）に記憶されたデータを、信号ＣＫに同期させながら信号ＣＫよりも高い周波数のクロックを用いて読み出して、順次デジタル・アナログ（Ｄ／Ａ）変換して、所望の応答波形に近似するものとしても良い。そして、いずれの場合においても、電圧Ｖｃｃｖは周期関数とされ、その周期は図５に示す１Ｈの時間と同期したものとされる。

図５は、バッファ最終段部の動作を説明するための図である。図５は、バッファ最終段部に印加される電圧Ｖｃｃｖと入力パルスと出力パルスとの関係を示している。電圧Ｖｃｃｖは電源ＰＶｃｃからの電圧である。電圧Ｖｃｃｖの最大の電圧を電圧Ｖｃｃｍｘとし、電圧Ｖｃｃｖの最小の電圧を電圧Ｖｃｃｍｎとして、以下の説明に用いる。また、図５に示す入力パルスは、ＮＡＮＤゲート２０からトランジスタＴｒ１０１のゲートとトランジスタＴｒ１０２のゲートとの接続点に入力される信号を示すものである。ここで、（Ｎ―１段）、Ｎ段の記載は、図４の紙面の上方から下方に向かって番号を付して、図４に示す各々のＮＡＮＤゲートに対する入力であることを示すものである。また、出力パルスは、トランジスタＴｒ１０１のドレインとトランジスタＴｒ１０２のドレインとの接続点から出力され、画素回路１１０のサンプリングトランジスタＴｒ１１のゲートに入力される信号である信号ＷＳを示すものである。なお、出力パルスに付された（Ｎ―１段）、Ｎ段の記載は、図４の紙面の上方から下方に向かって番号を付して、各々のバッファ最終段部からの出力であることを示すものである。

図６は、画素回路のサンプリングトランジスタＴｒ１１（図２を参照）のゲートに印加される信号である信号ＷＳとスイッチングトランジスタＴｒ１４（図２を参照）のゲートにおけるドライブ走査パルスＤＳの波形の各々を示す図である。ここで、図６に示す信号ＷＳは、図３に示すライト走査パルスＷＳのサンプリングトランジスタＴｒ１１のゲートに印加される信号を、時間軸を拡大して立ち下がり部分を示すものである。以下の説明において、ライト走査パルスＷＳの用語は、バッファ最終段部からの出力を表す信号（後述する信号ＯＵＴ）とサンプリングトランジスタＴｒ１１のゲートに印加される信号である信号ＷＳとを総称するものとして用い、特に、バッファ最終段部からの信号ＯＵＴであるか、サンプリングトランジスタＴｒ１１のゲートに印加される信号ＷＳであるかを区別する必要がある場合には、区別してその旨を記載する。なお、背景技術に示すようにライト走査パルス線が分布定数を有する低域濾波器として機能するので、ライト走査パルス線が長い場合には、サンプリングトランジスタＴｒ１１のゲートに印加される信号ＷＳとバッファ最終段部からの信号ＯＵＴの波形は若干異なる波形となる。以下においては、背景技術に示すようにして、ライト走査パルスＷＳとドライブ走査パルスＤＳとの間に生ずる配線長及び引き回の時間遅れの影響は、すでに補正が行われたものとして説明を行う。

図７は、輝度信号Ｖｓｉｇの電圧と最適なる移動度補正時間との関係を示すグラフである。すなわち、この移動度補正時間は入力輝度信号である輝度信号Ｖｓｉｇ（図２を参照）の値（この値は輝度の階調に対応する）毎に最適値が異なっている。

以下、図３ないし図７を引用して、実施形態のライトスキャン回路１２ａの動作について説明をする。図６に示す符号Ｖｓｉｇ＋Ｖｔｈを付した破線は、信号Ｖｓｉｇの電圧にサンプリングトランジスタＴｒ１１の閾値電圧Ｖｔｈを加算したものであり、サンプリングトランジスタＴｒ１１の導通と切断との変化点である。図２に示すようにサンプリングトランジスタＴｒ１１のソースは信号線ＤＴＬに接続されているので、サンプリングトランジスタＴｒ１１のソースの電圧は、輝度信号Ｖｓｉｇ（すなわち、画素の輝度レベル（階調））に応じて変化する。ここで、図６において、信号ＷＳは実線と破線との２つが示されているが、ここでの説明は実線で示す信号ＷＳのみを用い、破線については、後述する。符号Ｖｄｄ−Ｖｔｈを付した破線は、スイッチングトランジスタＴｒ１４のゲートの電圧からスイッチングトランジスタＴｒ１４の閾値電圧を差し引いた電圧を表わすものであり、スイッチングトランジスタＴｒ１４の導通と切断との変化点である。

符号Ｖｓｉｇ＋Ｖｔｈを付した破線の位置が信号ＷＳに対して紙面の上方にある場合、すなわち、輝度のレベルが大きい場合（白階調）における移動度補正時間を小さくし（図７を参照）、符号Ｖｓｉｇ＋Ｖｔｈを付した破線の位置が信号ＷＳに対して紙面の下方にある場合、すなわち、輝度のレベルが小さい場合（黒階調）における移動度補正時間を大きくすることによって（図７を参照）、白階調から黒階調までの全階調に渡りドライブトランジスタＴｒ１５において生じる移動度のばらつきを補正することができる。上述したように図６に示す信号ＷＳの滑らかな立ち下がりは電圧Ｖｃｃｖの立ち下がりの波形と略一致するものとなっている。

図３に示すタイミングチャートの横軸は時間の経過を示し、時刻ｔ１、時刻ｔ２、・・・時刻１３と時刻が経過する。時刻ｔ４から時刻ｔ１１までが、発光素子である有機ＥＬ素子３０の発光駆動の動作の１サイクルに相当するものであり、時刻ｔ７から時刻ｔ８までの間が、有機ＥＬ素子３０が発光することができる期間である発光期間である。

時刻ｔ０の直前では、ライト走査パルスＷＳ（信号ＷＳ）、第１ＡＺ走査パルスＡＺ１、第２ＡＺ走査パルスＡＺ２及びドライブ走査パルスＤＳのいずれもがローレベルである。従って、ｐチャネルのスイッチングトランジスタＴｒ１４のドレインとソースとの間が導通状態にあり、一方、サンプリングトランジスタＴｒ１１、第１検知トランジスタＴｒ１２及び第２検知Ｔｒ１３のドレインとソースとの間が切断状態にある。このときドライブトランジスタＴｒ１５は、保持容量Ｃｓに保持されている電圧、すなわち、ゲート・ソース間の電圧Ｖｇｓに応じて駆動電流Ｉｄｓを流し、有機ＥＬ素子３０を発光させている。このときドライブトランジスタＴｒ１５のソースの電圧（接続点Ｎ１０１の電圧）は所定の動作点に保持されている。スイッチングトランジスタＴｒ１４のソースは電源ＰＶｃｃに接続されており、ドレインとソースの間が導通する間は、電源ＰＶｃｃから得られる電圧ＶｃｃｖがドライブトランジスタＴｒ１５のドレインに印加される。一方、ドライブトランジスタＴｒ１５はゲート。ソース間の電圧Ｖｇｓの大きさに応じてドレイン・ソース間の電流が変化する可変電流源として機能し、有機ＥＬ素子３０に流れる駆動電流Ｉｄｓの大きさを制御する。駆動電流Ｉｄｓは、式（２）に示されるように、ドライブトランジスタＴｒ１５のゲート・ソース間の電圧ＶｇｓとドライブトランジスタＴｒ１５のゲート・ソース間の閾値電圧Ｖｔｈ（反転層を生じさせるに必要なゲート・ソース間電圧）に応じて定まることとなる。

Ｉｄｓ＝（１／２）・μ・（Ｗ／Ｌ）・Ｃｏｘ・（Ｖｇｓ−Ｖｔｈ）２ ・・・（式２）

式（２）において、各々の変数、定数はドライブトランジスタＴｒ１５の種々のパラメータを示すものであり、μは移動度、Ｗはチャネル幅、Ｌはチャネル長、Ｃｏｘはゲート容量を各々表わしている。

時刻ｔ０において、ドライブ走査パルスＤＳがハイレベルに立ち上がる。これによってスイッチングトランジスタＴｒ１４のドレインとソースとの間が切断とされ、有機ＥＬ素子３０への電流の供給が停止されて非発光期間となる。

時刻ｔ１では、第１ＡＺ走査パルスＡＺ１及び第２ＡＺ走査パルスＡＺ２がハイレベルに立ち上がる。これにより第１検知トランジスタＴｒ１２のドレインとソースとの間及び第２検知トランジスタＴｒ１３のドレインとソースとの間が導通とされ、接続点Ｎ１０１の電圧が電源ＰＶｓｓ２の電圧Ｖｓｓ２、接続点Ｎ１０２の電圧は電源ＰＶｓｓ１の電圧Ｖｓｓ１となる。すなわち、接続点Ｎ１０２の電圧（ドライブトランジスタＴｒ１５のゲートの電圧）と等しいものである電圧Ｖｇは、電圧Ｖｓｓ１となり、接続点Ｎ１０１の電圧（ドライブトランジスタＴｒ１５のソースの電圧）と等しいものである電圧Ｖｓは、電圧Ｖｓｓ２となる。ここで、上述したように電源ＰＶｓｓ２の電圧Ｖｓｓ２は、電源ＰＶｓｓ１の電圧Ｖｓｓ１からドライブトランジスタＴｒ１５の閾値電圧Ｖｔｈを差し引いたレベルよりも低く設定されているため、ドライブトランジスタＴｒ１５のドレインとソース間は導通する。しかしながら、有機ＥＬ素子３０にかかる電圧、すなわち、接続点Ｎ１０１の電圧が、有機ＥＬ素子３０の閾値電圧Ｖｔｈｅｌより小さくなるように電圧Ｖｓｓ１と電圧Ｖｓｓ２とが設定されているため、有機ＥＬ素子３０には電流は流れず、非発光状態を維持する。

時刻ｔ２では、第２ＡＺ走査パルスＡＺ２がローレベルとされて、第２検知トランジスタＴｒ１３のドレインとソースとの間が切断とされた状態においてドライブ走査パルスＤＳがローレベルとされ、スイッチングトランジスタＴｒ１４のドレインとソースとの間が導通とされる。このときドライブトランジスタＴｒ１５を流れる駆動電流Ｉｄｓによって、ドライブトランジスタＴｒ１５のソースの電圧（接続点Ｎ１０１の電圧）は上昇していき、一定時間経過後、ドライブトランジスタＴｒ１５のゲート・ソース間の電圧Ｖｇｓは閾値電圧Ｖｔｈとなる。このとき有機ＥＬ素子３０にかかる電圧を電圧Ｖｅｌとすると、電圧Ｖｅｌ＝電圧Ｖｓｓ１−閾値電圧Ｖｔｈ≦閾値電圧Ｖｔｈｅｌ、となっている。そして、閾値電圧Ｖｔｈは保持容量Ｃｓに保持されることになる。このように、第１ＡＺ走査パルスＡＺ１によって第１検知トランジスタＴｒ１２ドレインとソースの間、及び、第２ＡＺ走査パルスＡＺ２によって第２検知Ｔｒ１３のドレインとソースの間が、各々、適切なタイミングで導通と切断との動作することで、ドライブトランジスタＴｒ１５の閾値電圧Ｖｔｈを検知し、これを保持容量Ｃｓに保持することができる。これによって、ドライブトランジスタＴｒ１５の閾値変動が生じた場合において、その影響を補正することができることとなる。他の画素回路のドライブトランジスタの閾値変動についても同様にして補正をすることができる。

時刻ｔ３では、ドライブ走査パルスＤＳが、再びハイレベルとされ、スイッチングトランジスタＴｒ１４のドレインとソースとの間が切断とされてＶｔｈ補正期間（図３を参照）を終える。

時刻ｔ４では、第１ＡＺ走査パルスＡＺ１がローレベルとされ、第１検知トランジスタＴｒ１２のドレインとソースとの間が切断とされる。

時刻ｔ５では、ライト走査パルスＷＳ（信号ＷＳ）がハイレベルとされ、サンプリングトランジスタＴｒ１１のドレインとソースとの間が導通とされて信号線ＤＴＬからの輝度信号Ｖｓｉｇの保持容量Ｃｓへの書込が行われる。これによりドライブトランジスタＴｒ１５のゲートの電圧が信号線ＤＴＬからの輝度信号Ｖｓｉｇとされる。このとき、ドライブトランジスタＴｒ１５のゲート・ソース間の電圧Ｖｇｓは、保持容量Ｃｓと容量Ｃｏｌｅｄによって分圧されて式（３）で表されることとなる。

Ｖｇｓ＝
｛Ｃｏｌｅｄ／（Ｃｏｌｅｄ＋Ｃｓ）｝・（Ｖｓｉｇ＋Ｖｔｈ）・・・（式３）

容量Ｃｏｌｅｄの容量値は保持容量Ｃｓに比べて大きいために、ドライブトランジスタＴｒ１５のゲート・ソース間の電圧Ｖｇｓは、ほぼ輝度信号ＶｓｉｇとドライブトランジスタＴｒ１５の閾値電圧Ｖｔｈとの和の値となる。

時刻ｔ６では、信号線ＤＴＬからの輝度信号Ｖｓｉｇの書込が終了し、ライト走査パルスＷＳ（信号ＷＳ）をハイレベルに維持したまま、ドライブ走査パルスＤＳがローレベルとされ、スイッチングトランジスタＴｒ１４のドレインとソースとの間が導通とされる。そして、ドライブ走査パルスＤＳ、ライト走査パルスＷＳ（信号ＷＳ）によってスイッチングトランジスタＴｒ１４とサンプリングトランジスタＴｒ１１との各々のドレインとソースの間が共に導通している期間が、ドライブトランジスタＴｒ１５の移動度補正時間である。この移動度補正時間において、ドライブトランジスタＴｒ１５の移動度μに応じて、式（４）で示すように、ドライブトランジスタＴｒ１５のドレイン・ソース間の電流（駆動電流）Ｉｄｓの値は変化する。式（４）で、Ｖｓｉｇは信号線ＤＴＬからの輝度信号、ｔは時間を示すものである。

Ｉｄｓ＝
ｋ・μ・［Ｖｓｉｇ／｛１＋Ｖｓｉｇ・ｋ・μ・ｔ／（Ｃｏｌｅｄ＋Ｃｓ）｝］２・・・・（式４）

式（４）で示すように移動度μに応じてドライブトランジスタＴｒ１５のドレイン・ソース間の電流が変化をする結果として、ドライブトランジスタＴｒ１５のソース（接続点Ｎ１０１）の電圧の上昇は移動度μに応じたものとなる。すなわち、ドライブトランジスタＴｒ１５の移動度μが大きければ、ドライブトランジスタ移動度補正時間におけるソース電圧の上昇量が多く、ドライブトランジスタＴｒ１５の移動度μが小さければ、ソース電圧の上昇量が小さい。このソース電圧の上昇の変化量（移動度電圧）を検出することによって移動度μのばらつきを検出できることとなる。このソース電圧の変化量（ドライブトランジスタ移動度電圧）を保持容量Ｃｓの電圧に保持して、ドライブトランジスタＴｒ１５のゲート（制御端子）にフィードバックして、ドライブトランジスタＴｒ１５の移動度μの補正を行っている。この動作をおこなうのがドライブトランジスタの移動度補正期間（図３を参照）である。ここで、時刻ｔ６は、保持容量Ｃｓに駆動電流Ｉｄｓを蓄える動作（充電）の開始をする時刻（始期）である。すなわち、この駆動電流Ｉｄｓの充電の始期は、上述したようにドライブ走査パルスＤＳがローレベルとされ、スイッチングトランジスタＴｒ１４のドレインとソースとの間が導通される時刻である。

時刻ｔ７では、ライト走査パルスＷＳ（信号ＷＳ）がローレベルとされ、発光期間が開始する。上述した式（１）から明らかな様に、ドライブトランジスタＴｒ１５のドレイン電流である駆動電流Ｉｄｓはゲート・ソース間の電圧Ｖｇｓによって制御されるが、保持容量Ｃｓの作用によりドライブトランジスタＴｒ１５のゲート・ソース間の電圧Ｖｇｓ（ゲート・ソース間の電圧Ｖｇｓ＝輝度信号Ｖｓｉｇ＋閾値電圧Ｖｔｈで与えられる）は、閾値電圧Ｖｔｈの補正と移動度との補正がされたものとなるので、ドライブトランジスタＴｒ１５は、閾値電圧Ｖｔｈのばらつき、及び、移動度μのばらつきを補正して、輝度信号Ｖｓｉｇのみに応じた大きさの電流を有機ＥＬ素子３０に流す可変電流源として動作することとなる。このとき、接続点Ｎ１０１の電圧は有機ＥＬ素子３０に電流が流れる電圧まで上昇して、有機ＥＬ素子３０は発光する。ここで、時刻ｔ７は、発光期間の開始する時刻であると同時に、保持容量Ｃｓに駆動電流Ｉｄｓを蓄える動作（充電）の停止する時刻（終期）である。すなわち、駆動電流Ｉｄｓの充電の終期は、上述したようにライト走査パルスＷＳがローレベルとされ、サンプリングトランジスタＴｒ１１のドレインとソースとの間が切断される時刻である。そして、上述したように、サンプリングトランジスタＴｒ１１のドレインとソースとの間が切断される時刻ｔ７から、ドライブトランジスタＴｒ１５のゲートにフィードバック電圧である保持容量Ｃｓの電圧を印加して発光を開始する。

以上のように画素回路１１０は、有機ＥＬ素子３０の発光のための動作を行うが、上述したように閾値補正が時刻ｔ３〜時刻ｔ４で示すドライブトランジスタのＶｔｈ補正期間（図３を参照）におこなわれ、移動度補正が時刻ｔ６〜時刻ｔ７で示すドライブトランジスタの移動度補正期間（図３を参照）におこなわれる。これらの補正は有機ＥＬ素子３０が発光する発光期間に先立つ、有機ＥＬ素子３０が発光しない非発光期間におこなわれるので、ドライブトランジスタの閾値電圧Ｖｔｈの経時変化やばらつき、ドライブトランジスタの移動度のばらつきが生じても、発光期間において画面上に輝度ムラ等を発生させることなく、良好な画質を維持できる。

（実施形態の改善形態）
上述した実施形態の改善形態について説明をする。実施形態の改善形態では、さらに、移動度のばらつきの補正の効果を上げることができるものである。上述した実施形態では、ドライブトランジスタの移動度補正の動作の効果が、十分には発揮されないという問題を有している。すなわち、輝度信号に応じて、ドライブトランジスタの移動度補正期間の長さを変化させるという対策にもかかわらず、走査パルスを発生する回路において発生される走査パルスに生ずる波形のばらつきについては、対策が講じられていない。特に、ライトスキャン回路からの走査パルスは、ドライブトランジスタの移動度補正期間の終期に大きな影響を与えるので波形のばらつきの影響は大きなものとなる。

図４に示すバッファ最終段のトランジスタＴｒ１０１のドレイン・ソース間に生じる電圧が小さく、無視し得る程度の大きさである場合には、出力パルスの立ち下がりの波形を電圧Ｖｃｃｖの立ち下がりの波形に近似するものとできる。しかしながら、トランジスタＴｒ１０１の移動度の大きさは、個々のトランジスタによって区々であり、トランジスタ毎に移動度にばらつきが生じている。すなわち、トランジスタＴｒ１０１は、理想的なアナログスイッチ素子として機能しておらず、移動度の影響が出力パルスの波形のばらつきとして生じている。図６に実線で示す信号ＷＳは、トランジスタＴｒ１０１の移動度が小さい場合であり、図６に破線で示す信号ＷＳは、トランジスタＴｒ１０１の移動度が大きい場合である。その結果として、トランジスタＴｒ１０１からの出力パルスのハイレベルレベルからローレベルへの立下り点の位置（時刻）、及び／又は、その波形の形状、すなわち、パルストランジェント、がトランジスタ毎にばらつくこととなる。この結果、望ましい移動度補正期間（図７を参照）の長さは、白階調（信号Ｖｓｉｇが大きい場合）では、移動度補正期間の長さが短いことを理由として、パルストランジェントの影響をより大きく相対的に受け、黒階調（信号Ｖｓｉｇが小さい場合）では、図６に示すようにして、時間τの長さはより大きくなってパルストランジェントの影響を受ける。なお、上述の説明は、トランジスタＴｒ１０１以外の他の各々の段（（Ｎ−１）段、Ｎ段等）のトランジスタにおいても同様である。このような影響の発生は、ドライブトランジスタ毎に区々であり、この個々の画素におけるユニフォーミティの阻害の結果として、画像に、すじ、が発生してしまい、画質が低下する。このようにして、背景技術に示す様々な技術を駆使しての移動度補正時間の設定をしたにも拘わらず、その効果が減殺されることになってしまう。

このパルストランジェントは、また、トランジスタＴｒ１０１の閾値電圧Ｖｔｈの個体毎のばらつきによっても、ばらつくものとなる。この結果、サンプリングトランジスタＴｒ１１に印加されるゲート電圧である信号ＷＳのパルストランジェントがばらつきを有することとなる。そして、このばらつきの影響によって、トランジスタＴｒ１５の有する移動度のばらつきを補正するに最適なるドライブトランジスタの移動度補正期間にずれが生じてしまう。なお、上述の説明は、トランジスタＴｒ１０１以外の他の各々の段（（Ｎ−１）段、Ｎ段等）のトランジスタにおいても同様である。この個々の画素におけるユニフォーミティの阻害の結果として、表示装置に表示される画像に、すじ、が生じるなどして画質が低下する。

（改善形態のライトスキャン回路のバッファ最終段部の構成）
バッファ最終段部で発生するライト走査パルスＷＳ（信号ＯＵＴ）にパルストランジェントのばらつきがある場合には、上述したような画素回路における移動度補正が十分に効果を発揮しない。上述した実施形態を改善する以下述べる改善形態では、画素回路における移動度補正の動作をより確実にするために、ライトスキャン回路として新規なる構成のバッファ最終段部を採用した。これによって、バッファ最終段部から発生するライト走査パルスＷＳ（信号ＯＵＴ）のパルストランジェントが一定となるようにしている。以下、このバッファ最終段部について詳細に説明をする。

図８は、改善形態のライトスキャン回路１２ａｂの一部を示す図である。また、図１０は、図８に記載したライトスキャン回路１２ａｂの要部であるバッファ最終段部１２０を拡大して示す図である。上述したライトスキャン回路１２ａでは、トランジスタＴｒ１０１とトランジスタＴｒ１０２との２個で構成されていたバッファ最終段部は、改善形態のライトスキャン回路１２ａｂのバッファ最終段部１２０では、トランジスタＴｒ１ないしトランジスタＴｒ４の４個のトランジスタで構成するようにしている。トランジスタＴｒ１とトランジスタＴｒ２とは、ｐチャンネル電界効果トランジスタとされたＴＦＴ、トランジスタＴｒ３とトランジスタＴｒ４とはｎチャンネル電界効果トランジスタとされたＴＦＴとして形成されている。また、バッファ最終段部１２０は結合容量Ｃを有している。バッファ最終段部１２０の入力側は、ナンド（ＮＡＮＤ）ゲート２１とＮＡＮＤゲート２２との２個のナンド（ＮＡＮＤ）ゲートの各々の出力に接続され、バッファ最終段部１２０の出力側は、ライト走査パルス線ＷＳＬに接続されている。このバッファ最終段部１２０は上述したようにＴＦＴとして構成されているので、その移動度と閾値電圧が、個々のトランジスタ毎に大きなばらつきを有している。

ここで、トランジスタＴｒ２（ライトスキャン回路の第３アナログスイッチ素子、以下、第３アナログスイッチ素子と省略して用いる）、トランジスタＴｒ３（ライトスキャン回路の第１アナログスイッチ素子、以下、第１アナログスイッチ素子と省略して用いる）及びトランジスタＴｒ４（ライトスキャン回路の第２アナログスイッチ素子、以下、第２アナログスイッチ素子と省略して用いる）は、ドレインとソースとの間が導通するか切断するか、いずれかの状態となるように、制御端子として機能する各々のトランジスタのゲートの電圧を変化させてゲートとソース間に加える電圧が制御されている。一方、トランジスタＴｒ１については、その動作は上述したトランジスタＴｒ２ないしランジスタＴｒ４とは異なり、ドレイン電流の大きさが、ドレイン・ソース間の電圧には依存せず、ゲート・ソース間の電圧である電圧Ｖｇｓに依存して定まる領域である飽和領域で動作する。すなわち、これらのトランジスタＴｒ２ないしトランジスタＴｒ４の各々は、ハイレベルとローレベルとの２値のデジタル信号で制御されるアナログスイッチとして機能する。一方、トランジスタＴｒ１（出力トランジスタ）は、制御端子であるゲートに印加される電圧を制御することによって、アナログ電圧で制御される電流制御素子として機能する。このようにトランジスタＴｒ１ないしトランジスタＴｒ４の各々を機能させることによって、バッファ最終段部１２０から得られる出力パルスのパルストランジェントのばらつきをなくすようにしている。

トランジスタＴｒ１（出力トランジスタ）は、そのソースが電源ＰＶｃｃ（第１電源）に接続され、そのドレインはトランジスタＴｒ２のドレイン及びトランジスタＴｒ３のドレインに接続され、そのゲートはトランジスタＴｒ２のソース及び結合容量Ｃの一端に接続されている。また、トランジスタＴｒ２のゲートはトランジスタＴｒ３のゲートと接続されて第１入力側として、ＮＡＮＤゲート２１の出力に接続されている。トランジスタＴｒ３のソースはトランジスタＴｒ４のドレインと接続されて出力側として、ライト走査パルス線ＷＳＬに接続されている。トランジスタＴｒ４のソースは電源ＰＶｓｓ（第２電源）に接続され、そのゲートは結合容量Ｃの他端と接続されて第２入力側として、ＮＡＮＤゲート２２の出力に接続されている。なお、電源ＰＶｃｃからの電圧Ｖｃｃｖ、電源ＰＶｓｓからの電圧Ｖｓｓの具体的な数値は、サンプリングトランジスタＴｒ１１のドレイン電圧、ソース電圧、ゲート電圧の関係が、適宜定められ、詳細に後述するばらつき補正の動作が適切におこなわれるようにされている。

（改善形態のライトスキャン回路の制御部）
ライトスキャン回路１２ａｂは、バッファ最終段部を駆動する制御部を有しており、制御部としては、電源ＰＶｃｃに加えて、シフトレジスタ部及びゲート回路部を有している。シフトレジスタ部は、複数のエス・アール（セットリセット）・フリップフロップ（以下、Ｓ／Ｒと省略する）がカスケードに接続されて構成されている。図８には、このＳ／Ｒの一部が記載されている。ＮＡＮＤゲート２１は３入力のＮＡＮＤゲートであり、その入力端子の各々には、（ｎ−１）段目のＳ／Ｒの出力からの信号である信号Ｓ／Ｒ出力（ｎ−１段）と、ｎ段目のＳ／Ｒの出力からの信号である信号Ｓ／Ｒ出力（ｎ段）と、信号ＡＺＸＥＮＢとが入力されている。また、ＮＡＮＤゲート２２は２入力のＮＡＮＤゲートであり、その入力端子の各々には、信号Ｓ／Ｒ出力（ｎ段）と信号Ｓ／Ｒ出力（ｎ＋１段）とが入力されている。ＮＡＮＤゲート２１からは、信号ＡＺＸ（ｎ段）が出力され、ＮＡＮＤゲート２２からは、信号ＩＮ（ｎ段）が出力されている。

図９は、ライトスキャン回路１２ａｂの各部の信号を示す図である。バッファ最終段部１２０の入力信号である信号ＡＺＸ（ｎ段）と信号ＩＮ（ｎ段）、さらに、信号ＡＺＸ（ｎ＋１段）と信号ＩＮ（ｎ＋１段）とを生成するための各部の信号のタイミングチャートを示す図である。図９では、上段から下段に向かって、各部の動作の基準となるクロック信号である信号ＣＫ、ＮＡＮＤゲート２１のエネーブル信号である信号ＡＺＸＥＮＢ、信号Ｓ／Ｒ出力（ｎ−１段）、信号Ｓ／Ｒ出力（ｎ段）、信号Ｓ／Ｒ出力（ｎ＋１段）、信号Ｓ／Ｒ出力（ｎ＋２段）を示す。さらに、目的とする信号であるバッファ最終段部１２０の入力信号の代表例として、信号ＩＮ（ｎ段）、信号ＩＮ（ｎ＋１段）、信号ＡＺＸ（ｎ段）、信号ＡＺＸ（ｎ＋１段）の各々を示すものである。

改善形態のライトスキャン回路においても、図７を引用して説明をしたと同様に、信号Ｖｓｉｇの電圧の大きさに応じて、ドライブトランジスタ移動度補正時間（図３に示す、時刻ｔ６と時刻ｔ７との間の時間）を異ならせている。このドライブトランジスタ移動度補正時間の調整は、サンプリングトランジスタＴｒ１１のゲートに印加される電圧である信号ＷＳを電圧Ｖｃｃｖに応じたものとして行っている。

（第１実施形態の制御方法）
第１実施形態の制御方法では、トランジスタＴｒ１（出力トランジスタ）のゲート・ソース間の閾値電圧Ｖｔｈのばらつきの影響が、表示装置の画質に影響を与えることがないようにすることを目的として上述のバッファ最終段部１２０を動作させる。図１１は、バッファ最終段部１２０の動作を説明する第１実施形態の制御方法に係るタイミングチャートである。図１１の上段から下段にむかって、電圧Ｖｃｃｖ、信号ＩＮ、信号ＡＺＸ、トランジスタＴｒ１のゲートの電圧を示す信号Ｇａｔｅ、バッファ最終段部１２０の出力の信号である信号ＯＵＴ、画素回路のサンプリングトランジスタＴｒ１１のゲートに印加される信号ＷＳの各々を示すものである。また、期間Ａ、期間Ｂ、期間Ｃ、期間Ｄの各々において、電源ＰＶｃｃからの電圧Ｖｃｃｖの状態、信号ＩＮ及び信号ＡＺＸによって制御されるアナログスイッチの状態と、に応じて、信号Ｇａｔｅ及び信号ＯＵＴの状態も異なるものとなる。期間Ａにおけるこれらの状態を出力トランジスタの閾値（Ｖｔｈ）補正期間前状態、期間Ｂにおけるこれらの状態を出力トランジスタの閾値補正期間状態、期間Ｃにおけるこれらの状態を出力トランジスタの閾値補正期間後状態、期間Ｄにおけるこれらの状態を出力トランジスタのライト走査パルス出力状態と称して以下に説明をする。

また、図１２ないし図１５は、バッファ最終段部１２０の第１実施形態に係る等価回路を時系列で説明する図である。図１２は期間Ａにおける等価回路、図１３は期間Ｂにおける等価回路、図１４は期間Ｃにおける等価回路、図１５は期間Ｄにおける等価回を各々示すものである。以下、図１１ないし図１５を引用して、バッファ最終段部１２０の動作、すなわち、電圧Ｖｃｃｖの状態、信号ＩＮ及び信号ＡＺＸによって制御されるアナログスイッチの状態を時間の経過に沿って順に説明する。

（閾値補正期間前状態）
図１２は、信号ＩＮと信号ＡＺＸとが、ともにハイレベルの場合である期間Ａにおける、トランジスタＴｒ１ないしトランジスタＴｒ４の動作を等価回路で示すものであり、図１１に、期間Ａにおける、電圧Ｖｃｃｖ、信号Ｇａｔｅ、信号ＯＵＴ、信号ＷＳの各々を、期間Ａの符号を付して示す。図１１において、信号ＩＮ、信号ＡＺＸについて、紙面の上方に電圧のレベルがある場合をハイレベルと称し、紙面の下方に電圧のレベルがある場合をローレベルと称するものである。また電圧Ｖｃｃｖの波形において、最も電圧が高い定常状態の部分の電圧を電圧Ｖｃｃｍｘで表し、最も電圧の低い定常状態の部分を電圧Ｖｃｃｍｎで表すものとする

図１１に示すように期間Ａにおいては、信号ＩＮがハイレベルであり、信号ＡＺＸがハイレベルであることによって、図１２に示すようにトランジスタＴｒ３のドレインとソースとの間（第１アナログスイッチ素子）は導通し、トランジスタＴｒ４のドレインとソースとの間（第２アナログスイッチ素子）は導通する。また、トランジスタＴｒ２のドレインとソースとの間（第３アナログスイッチ素子）は切断する。また、トランジスタＴｒ１（出力トランジスタ）に印加される電圧Ｖｃｃｖは、低く、トランジスタＴｒ１はカットオフ動作点で動作しているので、トランジスタＴｒ１のドレインとソースとの間は切断している。したがって、期間Ａでは、信号ＯＵＴの電圧は、電源ＰＶｓｓ（第２電源）の電圧である電圧Ｖｓｓと等しくなる。また、信号Ｇａｔｅのレベルは、前回に設定した電圧が維持されており、その電圧値は、後述するようにして、電圧Ｖｃｃｍｘから閾値電圧Ｖｔｈの絶対値を引いたものとなっている。ここで、期間Ａにおける閾値電圧Ｖｔｈは、前回の閾値補正の動作によって得られたトランジスタＴｒ１（出力トランジスタ）の閾値電圧Ｖｔｈを示すものであり、絶対値を引いたのは、ｐチャンネル電界効果トランジスタＴｒ１の極性を考慮したものである。

（閾値補正期間状態）
図１３は、信号ＩＮがハイレベル、信号ＡＺＸがローレベルの場合である期間Ｂにおける、トランジスタＴｒ１ないしトランジスタＴｒ４の動作を等価回路で示すものである。図１３に示すように、信号ＩＮがハイレベルであることによって、トランジスタＴｒ４のドレインとソースとの間（第２アナログスイッチ素子）は導通を維持し、信号ＡＺＸがローレベルであることによって、トランジスタＴｒ３のドレインとソースとの間（第１アナログスイッチ素子）は切断するとともに、トランジスタＴｒ２のドレインとソースとの間（第３アナログスイッチ素子）は導通する。

図１１に示すように期間Ｂでは電圧ＶｃｃｖはトランジスタＴｒ１を通電可能とする定常電圧である電圧Ｖｃｃｍｘを維持しており、期間Ｂの開始直後においては、トランジスタＴｒ１（出力トランジスタ）のゲートの電圧は、短時間の間、信号ＯＵＴの電圧に引っ張られ、トランジスタＴｒ１のソースからドレインへ電流が流れる。その後、期間Ｂの最後においては、トランジスタＴｒ１のドレインとソースとの間には電圧が印加されないのでトランジスタＴｒ１はカットオフとなる。このときに、結合容量ＣにはトランジスタＴｒ１の閾値電圧Ｖｔｈに応じた電圧が設定される。その結果、トランジスタＴｒ１のゲート電圧である信号Ｇａｔｅのレベルは、電圧Ｖｃｃｍｘから電圧Ｖｔｈの絶対値を引いたものと等しくなる。これによって、出力トランジスタの閾値電圧Ｖｔｈのばらつきの補正（Ｖｔｈ補正と称する）をおこなうことができる。期間Ｂでは、トランジスタＴｒ４のドレインとソースとの間が導通しており、トランジスタＴｒ３のドレインとソースとの間が切断しているので、信号ＯＵＴの電圧は、期間Ａにおけると同様に電源ＰＶｓｓ（第２電源）の電圧Ｖｓｓと等しくなる。

（閾値補正期間後状態）
図１４は、信号ＩＮがハイレベル、信号ＡＺＸがハイレベルの場合である期間Ｃにおける、トランジスタＴｒ１ないしトランジスタＴｒ４の動作を等価回路で示すものである。図１４に示すように、信号ＩＮがハイレベルであることによって、トランジスタＴｒ４のドレインとソースとの間（第２アナログスイッチ素子）は導通を維持し、信号ＡＺＸがハイレベルであることによって、トランジスタＴｒ３（第１アナログスイッチ素子）のドレインとソースとの間は導通するとともに、トランジスタＴｒ２のドレインとソースとの間（第３アナログスイッチ素子）は切断する。

図１１に示すように、期間Ｃにおいて、電圧Ｖｃｃｖの電圧を電圧Ｖｃｃｍｘから電圧Ｖｃｃｍｎに変化させる。ここで、電圧ＶｃｃｍｎはトランジスタＴｒ１をカットオフとする電圧である。また、トランジスタＴｒ１のゲート電圧である信号Ｇａｔｅの電圧の変化はなく、トランジスタＴｒ１のゲートの電圧である信号Ｇａｔｅのレベルは、電圧Ｖｃｃｍｘ−｜Ｖｔｈ｜であるので、電圧Ｖｃｃｖの電圧が電圧Ｖｃｃｍｎまで低下していない場合、例えば、トランジスタＴｒ１のドレインの電圧が電圧Ｖｃｃｍｘである場合でもトランジスタＴｒ１はカットオフの状態を維持する。期間Ｃでは、トランジスタＴｒ４のドレインとソースとの間が導通しており、トランジスタＴｒ３のドレインとソースとの間が導通しているが、トランジスタＴｒ１は上述したようにカットオフの状態であるので、信号ＯＵＴの電圧は、期間Ａ、期間Ｂと同様に電源Ｐｖｓｓ（第２電源）の電圧Ｖｓｓと等しくなる。

（ライト走査パルス出力状態）
図１５は、信号ＩＮがローレベル、信号ＡＺＸがハイレベルの場合である期間Ｄにおける、トランジスタＴｒ１ないしトランジスタＴｒ４の動作を等価回路で示すものである。図１５に示すように、信号ＩＮがローレベルであることによって、トランジスタＴｒ４のドレインとソースとの間（第２アナログスイッチ素子）は切断し、信号ＡＺＸがハイレベルであることによって、トランジスタＴｒ３のドレインとソースとの間（第１アナログスイッチ素子）は導通するとともに、トランジスタＴｒ２のドレインとソースとの間（第３アナログスイッチ素子）は切断する。

図１１に示すように、期間Ｄでは、電圧Ｖｃｃｖは、トランジスタＴｒ１（出力トランジスタ）をカットオフとする定常電圧である電圧ＶｃｃｍｎからトランジスタＴｒ１を通電可能とする定常電圧である電圧Ｖｃｃｍｘに変化し、再び、トランジスタＴｒ１をカットオフとする定常電圧である電圧Ｖｃｃｍｎとなるように滑らかに（時間の経過に対して緩慢に電圧が変化する状態を滑らかと称する）変化する。期間Ｄの開始直後において、信号ＩＮの電圧変化は、結合容量Ｃを介して、信号Ｇａｔｅの電圧を変化させる。ここで、信号ＩＮの電圧変化量をΔＶとし、ゲートとソースとの間の容量であるゲート・ソース間容量をＣｇとすると、信号Ｇａｔｅの電圧の変化量であるΔＧａｔｅは、以下の式（５）で表されるものとなる。

ΔＧａｔｅ＝ΔＶ・Ｃ／（Ｃ＋Ｃｇ）・・・式（５）

式（５）が示す意味について説明をするに当たって、まず、トランジスタＴｒ１のソースからドレインに流れる電流（駆動電流）Ｉｄｓｗについて説明をする。駆動電流Ｉｄｓｗは、式（６）で表される。ここで、式（６）において、μはトランジスタＴｒ１の移動度、ＶｔｈはトランジスタＴｒ１の閾値電圧、ＶｇｓはトランジスタＴｒ１のゲート・ソース間の電圧、Ｖｇａｔｅは、信号Ｇａｔｅの電圧の各々を表わしている。

Ｉｄｓｗ＝
ｋ・μ・（Ｖｇｓ−｜Ｖｔｈ｜）２
＝ｋ・μ・（Ｖｃｃｍｘ−Ｖｇａｔｅ−｜Ｖｔｈ｜）２・・・式（６）

また、式（５）を用いて、式（７）を得ることができる。

Ｖｇａｔｅ＝Ｖｃｃｍｘ−｜Ｖｔｈ｜−ΔＶ・Ｃ／（Ｃ＋Ｃｇ）・・・式（７）

また、式（６）と式（７）とから式（８）を得ることができる。
Ｉｄｓｗ＝
ｋ・μ・［Ｖｃｃｍｘ−｛Ｖｃｃｍｘ−｜Ｖｔｈ｜−ΔＶ・Ｃ／（Ｃ＋Ｃｇ）｝
−｜Ｖｔｈ｜］２
＝ｋ・μ・｛Ｃ／（Ｃ＋Ｃｇ）・ΔＶ｝２・・・式（８）

式（８）が明らかに示すように、トランジスタＴｒ１の電流Ｉｄｓｗ（電源ＰＶｃｃからトランジスタＴｒ１のソース・ドレイン間を流れて、ライト走査パルス線ＷＳＬに接続される容量に分流するとともに、電源ＰＶｓｓに流れる電流）はトランジスタＴｒ１の閾値電圧Ｖｔｈの影響を全く受けないこととなる。これは、結合容量Ｃに出力トランジスタであるトランジスタＴｒ１の閾値電圧Ｖｔｈを保持してフィードバックすることによって、出力トランジスタであるトランジスタＴｒ１の閾値電圧Ｖｔｈの影響を補正したからであり、計算式に基づいて説明すれば、式（５）で示す信号Ｇａｔｅの変化量であるΔＧａｔｅを得ることによって、トランジスタＴｒ１の閾値電圧Ｖｔｈの影響を電流Ｉｄｓｗから排除したからに他ならない。

そして、電圧Ｖｃｃｖの電圧が急速に電圧Ｖｃｃｍｘに立ち上がったときに、式（８）で示す電流ＩｄｓｗがトランジスタＴｒ１のソースとドレインとの間に流れることによって、この電流Ｉｄｓｗが負荷容量に充電される。ここで、負荷容量とは、トランジスタＴｒ１からの電流を充電する容量を指し、その主なるものは、ライト走査パルス線ＷＳＬの有する容量、ライト走査パルス線ＷＳＬに接続される画素回路のサンプリングトランジスタＴｒ１１のゲート容量及びトランジスタＴｒ３のソースとトランジスタＴｒ４のドレインとの接続点に接続されるとみなせる浮遊容量（図示せず）であり、これらの負荷容量は、トランジスタＴｒ３のドレインとソースとの間が導通とされることによってトランジスタＴｒ１のドレインに接続されることとなる。負荷容量には電流Ｉｄｓｗが充電されて、信号ＯＵＴの電圧は図１１に示すように立ち上がる。ここで、トランジスタＴｒ３の負荷容量の大きさは小さく、駆動連流Ｉｄｓｗによって急速に充電され、殆ど電圧Ｖｃｃｖの立ち上がりの速度と一致する。なお、期間Ｄにおいて、図１１に示すように、信号ＯＵＴの電圧は、高いものとなるが、この電圧を電圧Ｖｃｃｍｘに近づけるためには、トランジスタＴｒ３の導通したときの抵抗値をできるだけ小さくして、理想的なアナログスイッチ素子に近いものとしてトランジスタＴｒ３を動作させる必要があり、このためには、信号ＡＺＸがハイレベルである場合の信号ＡＺＸの電圧は、電圧Ｖｃｃｍｘと電圧Ｖｔｈ（トランジスタＴｒ３のＶｔｈ）との和の電圧以上の電圧に設定しておくことが望ましい。

その後、期間Ｄの後半部において、電圧Ｖｃｃｖが立ち下がり、トランジスタＴｒ１はカットオフ状態となる。この電圧Ｖｃｃｖが立ち下がりの過程において、電圧Ｖｃｃｖの低下が生じるが、トランジスタＴｒ１が能動領域で動作している範囲では、電流Ｉｄｓｗの大きさは、式（８）で示すものであり、その結果、信号ＯＵＴの電圧は、電圧Ｖｃｃｖと略等しいものとなる。すなわち、電圧Ｖｃｃｖの立ち下がり特性が、信号ＯＵＴの立ち下がり特性と略等しいものとなる。ここで、電圧Ｖｃｃｖの波形のパルストランジェントは正確に制御されている。例えば、上述したように、電圧Ｖｃｃｖを抵抗とコンデンサとの１次遅特性を利用して得る場合であれば、この抵抗とコンデンサとに高精度のものを用いると同時に電圧Ｖｃｃｖの発生源となる電源の安定度の高いものが用いられる。

このようにして、信号ＯＵＴの立ち下がり特性に影響を与えるトランジスタＴｒ１の閾値電圧Ｖｔｈのばらつきは補正されているので、信号ＯＵＴは、トランジスタＴｒ１の閾値電圧Ｖｔｈのばらつきの影響を受けることがないものとなる。ここで、念のために付言すれば、上述したように、信号ＯＵＴはライト走査パルス線ＷＳＬの送り側における走査パルスであり、この送り側における走査パルスと略同様の信号が、図２に示す信号ＷＳとしてサンプリングトランジスタＴｒ１１のゲートに得られることとなる。

上述したようにして、第１実施形態の制御方法では、バッファ最終段部にＴＦＴを用いる場合においても、出力トランジスタの閾値電圧のばらつきの影響は、各々のトランジスタ毎に補正されている為に、画素回路の回路動作に影響を与えることはない。すなわち、バッファ最終段部で発生するパルストランジェントばらつきの影響を抑制することができる。その結果、有機ＥＬ素子の発光の全階調でユニフォーミティの高い、良好なる画質を有する表示装置を得ることができる。

（第２実施形態の制御方法）
第２実施形態の制御方法では、トランジスタＴｒ１の移動度μのばらつきの影響が、表示装置の画質に影響を与えることがないようにすることを目的として上述のバッファ最終段部１２０を動作させる。図１６は、バッファ最終段部１２０の動作を説明する第２実施形態の制御方法に係るタイミングチャートである。図１６の上段から下段にむかって、電圧Ｖｃｃｖ、信号ＩＮ、信号ＡＺＸ、トランジスタＴｒ１のゲートの電圧を示す信号Ｇａｔｅ、バッファ最終段部１２０の出力の信号である信号ＯＵＴ、画素回路のサンプリングトランジスタＴｒ１１のゲートに印加される信号ＷＳの各々を示すものである。また、期間Ｅ、期間Ｆ、期間Ｇの各々においては、異なる、電圧Ｖｃｃｖと信号ＩＮ及び信号ＡＺＸによって制御されるアナログスイッチの状態とに応じて、信号Ｇａｔｅ及び信号ＯＵＴの状態も異なるものとなる。期間Ｅにおけるこれらの電圧Ｖｃｃｖ及び各々のアナログスイッチ素子の状態を出力トランジスタの移動度補正期間前状態、期間Ｆにおけるこれらの状態を出力トランジスタの移動度補正期間状態、期間Ｇにおけるこれらの電圧Ｖｃｃｖ及び各々のアナログスイッチ素子の状態を出力トランジスタの移動度補正期間後状態と称して以下に説明をする。また、期間Ｈは、結合容量Ｃの電荷のリセットを行うリセット期間である。期間Ｈにおけるこれらの電圧Ｖｃｃｖ及び各々のアナログスイッチ素子の状態をリセット期間状態と称して以下に説明をする。

また、図１７ないし図２０は、バッファ最終段部１２０の第２実施形態の制御方法に係る等価回路を時系列で説明する図である。図１７は期間Ｅにおける等価回路、図１８は期間Ｆにおける等価回路、図１９は期間Ｇにおける等価回路、図２０は期間Ｈにおける等価回路を各々示すものである。以下、図１６、図１７ないし図２０を引用して、第２実施形態の制御方法におけるバッファ最終段部１２０の動作を時間の経過に沿って順に説明する。

（移動度補正期間前状態）
図１７は、信号ＩＮがローレベル、信号ＡＺＸがハイレベルである場合である期間Ｅにおける、トランジスタＴｒ１ないしトランジスタＴｒ４の動作を等価回路で示すものであり、図１６に示す期間Ｅは、出力トランジスタの移動度補正期間の前のバッファ最終段部１２０の動作状態を示す期間である。

図１６に示すように、期間Ｅの開始直後において、信号ＩＮの電圧変化は、結合容量Ｃを介して、信号Ｇａｔｅを変化させ、信号Ｇａｔｅの電圧の変化量であるΔＧａｔｅは、式（５）で表されるものとなる。そして、期間Ｅにおいて、電圧Ｖｃｃｖの電圧は立ち上がり、信号ＯＵＴの電圧はハイレベルとなる。

（移動度補正期間状態）
図１８は、信号ＩＮがローレベル、信号ＡＺＸがローレベルとなる期間Ｆにおける、トランジスタＴｒ１ないしトランジスタＴｒ４の動作を等価回路で示すものである。移動度補正期間は電圧Ｖｃｃｖの値が定常電圧である電圧Ｖｃｃｍｘである期間に選ばれる。

期間Ｆにおいては、図１８に示すようにトランジスタＴｒ１のドレインとそのゲートとが接続されるので、そのドレインに接続された、そのゲートの電圧は上昇する。このときのトランジスタＴｒ１のゲート電圧の上昇はトランジスタＴｒ１の移動度μに関係しており、この移動度μに応じた電圧をトランジスタＴｒ１のゲートにフィードバックすることによってトランジスタＴｒ１の移動度μのばらつきを補正する。また、期間Ｆでは、トランジスタＴｒ３とトランジスタＴｒ４とのいずれもが切断とされており、ライト走査パルス線ＷＳＬはハイインピーダンスとなる。この期間Ｆの長さは、上述したようにμ秒（μＳｅｃ）の単位（図７を参照）であるので、ライト走査パルス線ＷＳＬの分布容量及びサンプリングトランジスタＴｒ１１のゲート容量によって、サンプリングトランジスタＴｒ１１に印加される信号ＷＳのレベル及びバッファ最終段からの出力信号である信号ＯＵＴのレベルは前のレベルであるハイレベルを維持する。

期間Ｆにおいては、トランジスタＴｒ１の移動度μの大きさに応じてトランジスタＴｒ１のドレイン・ソース間の電流が変化をする結果として、トランジスタＴｒ１のソースの電圧の上昇は移動度μに応じたものとなる。すなわち、移動度μが大きければ、移動度補正時間におけるソース電圧の上昇量が多く、移動度μが小さければ、ソース電圧の上昇量が小さい。このソース電圧の上昇の変化量を検出することによって移動度μのばらつきを検出でき、このソース電圧の変化量を結合容量Ｃの電圧に反映する動作をおこなっている。

トランジスタＴｒ１における移動度の補正後の駆動電流Ｉｄｓｗは、以下の式（９）で表されるものとなる。ここで、式（９）において、μａｖｅは、出力トランジスタの有する平均（集合平均）的な移動度を表わしている。

Ｉｄｓｗ＝
１／４・ｋ・μａｖｅ・｛Ｃ／（Ｃ＋Ｃｇ）・ΔＶ｝２・・・式（９）

（移動度補正期間後状態）
図１９は、信号ＩＮがローレベル、信号ＡＺＸがハイレベルである場合である期間Ｇにおける、トランジスタＴｒ１ないしトランジスタＴｒ４の動作を等価回路で示すものである。ここで、期間Ｇは、移動度補正期が経過した後のバッファ最終段部１２０の動作状態を示す期間である。

（リセット期間状態）
図２０は、信号ＩＮがハイレベル、信号ＡＺＸがローレベルである場合である期間Ｈにおける、トランジスタＴｒ１ないしトランジスタＴｒ４の動作を等価回路で示すものである。ここで、期間Ｈは、出力トランジスタの移動度補正を行う前に、念のために結合容量Ｃの電圧を一定の電圧に保つための期間である。

第２実施形態の制御方法では、バッファ最終段部における出力トランジスタの移動度のばらつきの影響が各々のトランジスタ毎に補正されているので、移動度のばらつきが、画素回路の回路動作に影響を与えることはない。よって、高い画質を有する表示装置を得ることができる。

（第３実施形態の制御方法）
図２１は、第３実施形態の制御方法に係る動作を説明する図である。第３実施形態では、上述した、電圧Ｖｃｃｖ及び各々のアナログスイッチ素子の制御法の第１実施形態であるトランジスタＴｒ１（出力トランジスタ）の閾値のばらつきの影響を除く閾値補正の動作と、第２実施形態であるトランジスタＴｒ１（出力トランジスタ）の移動度のばらつきの影響を除く移動度補正の動作とを組み合わせている。図２１に示す期間Ａ、期間Ｂ、期間Ｃにおいては、各部は第１実施形態におけると同様に動作する。また、期間Ｅ、期間Ｆ、期間Ｇにおいては、各部は第２実施形態におけると同様に動作する。そして、期間Ｅは、Ｖｔｈ補正期間において、すでに、トランジスタＴｒ１の閾値電圧Ｖｔｈのばらつきを補正した後の状態である期間Ｃに続く部分である。また、第３実施形態の制御方法は、別の観点から見ると、第１実施形態の制御方法における期間Ｄにおいて、出力トランジスタの移動度補正期間（第２実施形態の期間の期間Ｆ）を設けるようにしたものと言うこともできる。

第３実施形態の制御方法では、バッファ最終段部における出力トランジスタの閾値のばらつき及び出力トランジスタの移動度のばらつきの影響が各々のトランジスタ毎に補正されているので、出力トランジスタの閾値のばらつき及び出力トランジスタの移動度のばらつきが、画素回路の回路動作に影響を与えることはない。よって、さらに、高い画質を有する表示装置を得ることができる。

また、上述した第１実施形態の制御方法ないし第３実施形態の制御方法の説明においては、バッファ最終段部が画素回路を介して駆動をする発光素子が、有機ＥＬ素子である場合について説明した。有機ＥＬ素子を用いる場合には、電流駆動型の画素回路を用いるために、画素回路のドライブトランジスタの移動度のばらつきを補正することによって得られる画質向上の効果が顕著である。このような場合において、出力トランジスタからのライト走査パルスのパルストランジェントを正確に管理する実施形態の改善形態のバッファ最終段部は、極めて高い効果を有するものである。しかしながら、この実施形態の改善形態のバッファ最終段部は、発光素子が液晶素子である場合の液晶表示装置（ＬＣＤ）に用いても、効果を有するものである。液晶表示装置の画素毎に設けられた画素回路では、一般的には電流駆動型は採用されないので、その効果は有機ＥＬ素子を用いる場合ほど顕著ではない場合が多いが、液晶表示装置では、ライト走査パルスの波形を、穏やかな立ち上がり、立ち下がり特性を有するように意図的にして、所謂、カップリングコンデンサを介して生じる悪影響を排除する手法が用いられる場合もある。特に、このような場合においては、トランジェントばらつきを補正する改善形態のバッファ最終段部は、高い効果を有するものである。

また、サンプリングトランジスタのゲートに印加されるライト走査パルスＷＳは、その立下りのパルストランジェントを利用して移動度時間補正を行っているので、上述したように、厳密にパルストランジェントを管理する必要があり、この点から、ライトスキャン回路に改善形態に示すようなバッファ最終段部を用いるのが効果的であった。しかしながら、バッファ最終段部において生じる閾値電圧のばらつき、又は、閾値電圧のばらつき及び移動度のばらつきの影響は、より少ない影響とは言えドライブ走査パルスＤＳにも及ぶものであるので、ドライブスキャン回路に実施形態の改善形態のバッファ最終段部を用いることによって、さらに、表示装置の画質の改善を図ることができる。

上述した実施形態の表示装置では、特に、改善形態のライトスキャン回路におけるバッファ最終段部の構成を有することによって、バッファ最終段部の出力トランジスタで発生する閾値電圧のばらつき、移動度のばらつきを補正して、パルストランジェントのばらつきのないライト走査パルスを得ることができる。このような、ばらつきの少ないパルストランジェントを有するライト走査パルスによって画素回路が制御されることによって、良好なる画質の表示装置を実現することができる。

また、表示装置の小型化、薄型化のために、ライトスキャン回路が、薄膜トランジスタとして形成される場合においては、バッファ最終段部の出力トランジスタの特性のばらつきが大きく、このような場合に、上述した改善形態のライトスキャン回路は特別に大きな効果を発揮するものである。また、ライトスキャン回路の制御部が、第１アナログスイッチ素子ないし第３アナログスイッチ素子の導通と切断との状態を制御して、出力トランジスタの特性のばらつきを補正する手順は、表示装置に応じて種々に組み合わせることが可能であり、改善形態のライトスキャン回路は良好なる適応性を有するものである。

実施形態の有機ＥＬ素子を用いた表示装置の全体のブロック図を示す。 実施形態の画素回路の構成を示す図である。 実施形態の画素回路を制御する各々の信号をタイミングチャートとして示す図である。 実施形態のライトスキャン回路の一部を示す図である。 実施形態のバッファ最終段部の動作を説明するための図である。 実施形態の画素回路における信号ＷＳとドライブ走査パルスＤＳの波形の各々を示す図である。 水平セレクタ回路からの輝度信号の電圧と最適なる移動度補正時間との関係を示すグラフである。 別の実施形態のライトスキャン回路の一部を示す図である。 別の実施形態のライトスキャン回路の各部の信号を示す図である。 別の実施形態のライトスキャン回路のバッファ最終段部を拡大して示す図である。 バッファ最終段部の動作を説明する第１実施形態の制御方法に係るタイミングチャートである。 バッファ最終段部の第１実施形態の制御方法に係るアナログスイッチ素子の動作を時系列で説明する図である。 バッファ最終段部の第１実施形態の制御方法に係るアナログスイッチ素子の動作を時系列で説明する図である。 バッファ最終段部の第１実施形態の制御方法に係るアナログスイッチ素子の動作を時系列で説明する図である。 バッファ最終段部の第１実施形態の制御方法に係るアナログスイッチ素子の動作を時系列で説明する図である。 バッファ最終段部の第２実施形態の制御方法に係るタイミングチャートを時系列で説明する図である。 バッファ最終段部の第２実施形態の制御方法に係るアナログスイッチ素子の動作を時系列で説明する図である。 バッファ最終段部の第２実施形態の制御方法に係るアナログスイッチ素子の動作を時系列で説明する図である。 バッファ最終段部の第２実施形態の制御方法に係るアナログスイッチ素子の動作を時系列で説明する図である。 バッファ最終段部の第２実施形態の制御方法に係るアナログスイッチ素子の動作を時系列で説明する図である。 バッファ最終段部の第３実施形態の制御方法に係るタイミングチャートを時系列で説明する図である。 背景技術のアクティブマトリクス方式の画像表示装置の構成を示す図である。 背景技術のアクティブマトリクス方式の画像表示装置の構成をより具体的に示す図である。 背景技術の画素回路を示す図である 背景技術の閾値電圧を補正するとともに、各々の階調毎に最適な移動度補正時間を設定するための各々の信号のタイミングチャートを示す図である。

符号の説明

１１ サンプリングトランジスタ、 １２ａ ライトスキャン回路、 ２０、２１、２２ ＮＡＮＤゲート、 ３０ 有機ＥＬ素子、 １０１ 水平セレクタ回路、 １０２ 垂直スキャン回路、 １０２ａ、１２ａ ライトスキャン回路、 １０２ｂ ドライブスキャン回路、 １０３ 制御回路、 １０３ａ 制御回路、 １０３ｂ 制御回路、１０４ 画素部、１１０ 画素回路、１２０ バッファ最終段部、 ＡＺ１、ＡＺ２ 走査パルス、 ＡＺＬ１、ＡＺＬ２ 走査パルス線、 ＡＺＸ、ＡＺＸＥＮＢ、ＣＫ、ＤＳ、Ｇａｔｅ、ＩＮ、ＯＵＴ、Ｓ／Ｒ出力 信号、 Ｖｓｉｇ 輝度信号、Ｃｓ 保持容量、 Ｃ、Ｃｄ、Ｃｏｌｅｄ 容量、 ＤＳ 走査パルス、 ＤＳＬ、ＷＳＬ 走査パルス線、 ＤＴＬ 信号線、 Ｉｄｓ、Ｉｄｓｗ 駆動電流（電流）、 Ｎ１０１、Ｎ１０２ 接続点、 ＰＶｃｃ、ＰＶｃｃｖ、ＰＶｓｓ、ＰＶｓｓ１、ＰＶｓｓ２ 電源、 Ｒ、Ｒｄ 抵抗、 ＴＦＴ 低温ポリシリコン、 Ｔｒ１、Ｔｒ２、Ｔｒ４、Ｔｒ１１、Ｔｒ１２、Ｔｒ１３、Ｔｒ１４、Ｔｒ１５ トランジスタ、 Ｖｃｃｖ、Ｖｃｃｍｎ、Ｖｃｃｍｘ、Ｖｃｃｍｘ、Ｖｅｌ、Ｖｇｓ、Ｖｓｓ、Ｖｓｓ１、Ｖｓｓ２、Ｖｇ、Ｖｓ 電圧、 Ｖｔｈ、Ｖｔｈｅｌ 閾値電圧、 ＷＳ 信号（走査パルス）、 μ 移動度

Claims (4)

1. 一の方向と他の方向とに複数個に細分化されて配置される各々の画素素子と、
   輝度信号とドライブ走査パルスとライト走査パルスとが入力されて前記各々の画素素子を駆動する各々の画素回路と、
   前記一の方向に相互に接続される前記各々の画素回路に対して前記輝度信号を供給するセレクタ回路と、
   前記他の方向に相互に接続される前記各々の画素回路に対して前記ドライブ走査パルスを供給するドライブスキャン回路と、
   前記他の方向に相互に接続される前記各々の画素回路に対して前記ライト走査パルスを供給するライトスキャン回路と、
   を備える表示装置であって、
   前記画素回路は、
   前記画素素子に流れる駆動電流の大きさを制御するドライブトランジスタと、
   前記ドライブトランジスタの移動度に応じたドライブトランジスタ移動度電圧を保持して前記ドライブトランジスタのゲートにフィードバックをするための保持容量と、
   前記ドライブ走査パルスによって開始し前記ライト走査パルスのレベルが前記輝度信号の大きさに応じた所定値を通過することによって終了するドライブトランジスタ移動度補正期間において前記ドライブトランジスタ移動度電圧を前記保持容量に得るための回路と、を具備し、
   前記ライトスキャン回路は、
   第１電源と出力トランジスタと第１アナログスイッチ素子と第２アナログスイッチ素子と第２電源とが順に直列接続されて形成される直列接続回路と、
   前記出力トランジスタのゲートと前記出力トランジスタのソースとの間に接続される第３アナログスイッチ素子と、
   前記出力トランジスタのゲートに接続され、前記出力トランジスタ毎のゲート・ソース間の閾値電圧を保持して前記出力トランジスタのゲートにフィードバックをするための結合容量と、
   前記閾値電圧を得るために前記第１アナログスイッチ素子ないし前記第３アナログスイッチ素子の各々の導通と切断との状態を制御するとともに、前記第１電源から所望とする前記ドライブトランジスタ移動度補正期間の情報を含む電圧を出力するように制御する制御部と、を具備し、
   前記第１アナログスイッチ素子と前記第２アナログスイッチ素子との接続点から前記ライト走査パルスを得るようにした表示装置。
2. 前記制御部は、所定期間毎に異なる制御態様を有し、
   閾値補正期間前状態においては、前記第１アナログスイッチ素子及び前記第２アナログスイッチ素子を導通するとともに前記第３アナログスイッチ素子を切断し、前記第１電源の電圧を前記出力トランジスタが通電可能となる定常電圧に変化させ、
   閾値補正期間状態においては、前記第１アナログスイッチ素子を切断するとともに前記第２アナログスイッチ素子及び前記第３アナログスイッチ素子を導通し、前記第１電源の電圧を前記出力トランジスタが通電可能となる定常電圧に維持し、
   閾値補正期間後状態においては、前記第１アナログスイッチ素子及び前記第２アナログスイッチ素子を導通するとともに前記第３アナログスイッチ素子を切断し、前記第１電源の電圧を前記出力トランジスタが通電不能となる電圧に変化させ、
   ライト走査パルス出力状態においては、前記第１アナログスイッチ素子を導通するとともに前記第２アナログスイッチ素子及び前記第３アナログスイッチ素子を切断し、前記第１電源からの電圧波形に応じたライト走査パルスを出力することを特徴とする請求項１に記載の表示装置。
3. 前記ライト走査パルス出力状態において、前記第１電源の電圧が前記出力トランジスタを通電可能とする定常電圧を維持するときに、さらに、移動補正期間状態を有し、
   前記移動度補正期間状態では、前記第１アナログスイッチ素子及び前記第２アナログスイッチ素子を切断するとともに前記第３アナログスイッチ素子を導通することを特徴とする請求項２に記載の表示装置。
4. 前記出力トランジスタと前記第１アナログスイッチ素子と前記第２アナログスイッチ素子と前記第３アナログスイッチ素子とが、薄膜トランジスタとして形成されることを特徴とする請求項１に記載の表示装置。

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